KR100266428B1 - 반도체장치 및 그의 제조방법 - Google Patents

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도루 다지마
시게루 하라다
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다니구찌 이찌로오; 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

금속배선 사이, 금속배선 아래 또는 위의 층간절연막 형성방법 및 평탄화방법에 관한 것으로, 반도체장치의 층간막 형성에 있어서 공정수를 증가시키는 일 없이 제조코스트를 억제함과 동시에 평탄성, 클랙내성 및 내습성을 향상시키고 또 배선의 부식을 일으키지 않기 위해, 기판상에 실리콘산화막을 개재시키고 형성된 제1 배선을 덮도록 실리콘산화막을 성막하고, 다음에 실리콘산화막상에 후막 무기SOG를 도포하고 거기에 열처리를 가한 후, 또 실리콘산화막을 형성하여 소정의 마스크에 의해 관통구멍을 형성하고 열처리를 실행하는 구성으로 한다.
이러한 구성으로 하는 것에 의해, 형성된 배선의 부식을 방지하여 신뢰성 높은 반도체장치를 제공할 수 있게 된다.

Description

반도체 장치 및 그의 제조 방법
본 발명은 반도체 장치, 그의 제조 방법에 관한 것으로, 특히 금속배선 사이, 위, 또는 아래에 평탄화 층간 절연막을 갖는 반도체장치 및 그의 제조방법에 관한 것이다.
최근, 하층 단차의 감소와 배선사이의 절연막의 평탄화는 반도체장치의 고밀도 및 고집적화에 대응하여 반도체 장치의 제조효율과 신뢰성을 향상시키는 가장 중요한 방법의 하나가 되고 있다. 이러한 방법중의 하나는 실리콘중합체를 구비한 스핀-온-글라스 방법에 의한 막(이하 "SOG막"이라 한다)을 도포하여 열처리를 실시하는 공정을 포함한다.
SOG막을 형성하기 위한 재료(이하 "SOG재료"라 한다)로서는 2가지 종류, 즉 무기 SOG재료와 알킬기가 실리콘에 직접 결합된 구조를 갖는 유기 SOG 물질로 분류된다.
무기 SOG재료를 사용하는 것에 의해 하층 단차를 감소시키는 경우, 도 24에 도시한 바와 같이 하층 산화막(4)상에 무기 SOG막(5a)를 도포하는 공정과 도 25에 도시한 바와 같이 평탄성을 향상시키기 위해 무기 SOG막(5b)를 다시 도포하는 공정이 필요하다. 단차부 사이의 공간을 충진시키는 무기SOG막은 막의 성장시에 막의 수축으로 인한 인장응력을 받아 크랙(20)이 발생한다.
SOG막을 금속배선상의 비활성막으로서 사용할 경우, 이 균열은 내습성에도 영향을 미친다. 예를 들면, 크랙(21)은 도 26에 나타낸 바와 같이 플라즈마 CVD에 의해 금속배선상에 형성된 실리콘 질화막(11)의 단차부 아래에서 용이하게 형성된다. SOG막((5b)가 단차부에 도포되지만, 이 SOG막(5b)에서 또 다른 크랙(20)이 발생하면 실리콘 질화막(11)내의 크랙(21)에 부가해서 내습성이 감소하고 금속배선(7)의 부식을 초래한다.
한편, 제27도에서 도시한 바와 같이 유기 SOG막(5c)를 사용해서 최대 두께 약 1.5㎛의 막을 형성할 수 있어 1회의 도포에 의해 하층의 단차를 감소시킬 수 있다.
이 유기 SOG재료는 산소 플라즈마에 의해 손상되기 쉬운 Si-CH3, 및 Si-C2H5등의 알킬기를 포함한다. 제28도에서 도시한 바와 같이 비어 홀의 에칭 공정시에 막의 크랙 또는 박리(23)이 발생할 경우 사이드에칭(22)가 발생하는 문제가 있다.
따라서, 유기 SOG막(5c)가 비어 홀의 측면에서 노출되지 않은 구조가 필요하다. 특히, 유기 SOG막(5c)를 도포한 후 전면 에치 백을 실행하고, 제29도에 도시한 바와 같이 단차부상의 유기 SOG막을 제거한다. 이러한 추가의 처리에 의해 제30도에 도시한 바와 같이 유기 SOG막(5c)가 비어홀의 측면에서 노출되지 않는 구조가 가능하다.
종래의 SOG막의 상술한 문제를 해결하기 위한 새로운 재료로서는 종래의 무기SOG막보다 두껍게 형성할 수 있는 무기 SOG막(이하, "후막 무기 SOG막"이라 한다)이 있다. 일본국 특허공개공보 평성 5-121572호에는 식
----(SiHℓNHm)----n
(여기에서, ℓ=1~3, m=0~1, n=20~25000이다)
에 따른 후막 무기 SOG막 재료의 1예가 개시되어 있다.
이 예에 따르면, 상기 식의 실리콘 중합체를 포함하는 층간절연막이 제31도에 도시한 바와 같은 비어 홀(24)의 에칭 처리가 실행된 후 제1금속 배선(3)상에 도포되어 제32도에 도시한 바와 같이 제2 금속배선(7)이 형성된다.
여기서 도포 및 베이크된 실리콘 중합체는 SiON 또는 SiO2의 구조로서 팽창한다. 따라서, 막내에 잔류 압축응력이 발생하여 막의 치밀화를 증가시킴으로써 크랙 내성을 향상시킨다.
이러한 처리에 의하면, 사이드 에칭 및 크랙의 발생을 억제할 수 있다. 그러나, 비어 홀(24)의 형성 후, 제2 금속 배선을 형성할 때 비어 홀의 측면의 SOG막에서 H2O나 CO2와 같은 가스가 발생한다. 발생된 가스에 의해 소위 포이즌 비어(poisoned via)의 불량현상을 초래함으로써 제2 금속배선(7)을 부식시킨다. 이러한 현상은 제34도에 도시한 바와 같이, 종래의 무기 SOG막을 사용하는 구조(27) 및 유기 SOG막을 사용하는 구조(26)에서도 마찬가지의 현상이 발생한다.
종래의 무기 SOG재료를 사용해서 반도체 장치의 배선 사이의 절연막의 평탄화와 하층 단차의 감소를 실행하는 경우, 중첩 도포에 의해 다층이 형성되어야 한다. 이것은 제조 공정의 수 및 비용을 증가시킨다. 또한, 성막시에 막의 수축에 의해 초래된 크랙이 발생하여 내습성등과 같이 장치의 신뢰성에 영향을 미치는 문제가 있다.
종래의 유기 SOG재료를 사용한 경우, 유기 SOG막의 노출된 표면이 사이드 에칭되거나 크랙이 발생되어 배선 불량을 초래하는 문제가 있다.
상술한 2종류의 SOG재료의 개량된 후막 무기 SOG재료를 사용하는 경우에도 비어 홀의 측면에서 후막 무기 SOG막의 노출면으로부터의 가스에 의해 포이즌 비어(poisoned via)라는 배선 부식을 초래하여 장치의 신뢰성을 저하시킨다.
상기의 관점에서, 본 발명의 목적은 후막 무기 SOG 물질이 사용되는 경우에도 공정수 및 비용을 증가시키는 일 없이 배선의 불량을 초래하지 않고 내균열성 및 내습성을 갖는 반도체 장치를 제공하는 것이다. 본 발명의 다른 목적은 이러한 제조 방법을 제공하는 것이다.
제1도 및 제2도는 각각 본 발명의 제1 및 제2 실시예에 따른 제조 방법의 하나의 공정을 도시한 반도체 장치의 단면도.
제3도는 본 발명의 제2 실시예에 따른 제2도의 공정후에 실행된 공정을 도시한 반도체 장치의 단면도.
제4도는 본 발명의 제2 실시예에 따른 제3도의 공정후에 실행된 공정을 도시한 반도체 장치의 단면도.
제5도는 본 발명의 제2 실시예의 TDS에 따른 SOG막의 탈가스 평가 결과를 도시한 그래프.
제6도는 본 발명의 제2 실시예에 따른 웨이퍼 제조효율 및 베이킹 온도 사이의 관계를 도시한 그래프.
제7도는 본 발명의 제3 실시예에 따른 제조 방법의 하나의 공정을 도시한 반도체 장치의 단면도.
제8도는 본 발명의 제3 실시예에 따른 제7도의 공정후에 실행된 공정을 도시한 반도체 장치의 단면도.
제9도는 본 발명의 제4 실시예에 따른 제조 방법의 공정을 도시한 반도체 장치의 단면도.
제10도는 본 발명의 제4 실시예에 따른 제9도의 공정후에 실행된 공정을 도시한 반도체 장치의 단면도.
제11도 및 제12도는 본 발명의 제4 실시예의 TDS에 따른 SOG막의 탈가스 평가 결과를 도시한 그래프.
제13도는 본 발명의 제6 실시예에 따른 제조 방법의 공정을 도시한 반도체 장치의 단면도.
제14도는 본 발명의 제5 실시예에 따른 제13도의 공정후에 실행된 공정을 도시한 반도체 장치의 단면도.
제15도 및 제16도는 본 발명의 제5 실시예에 따른 적외선흡수에 의한 SOG막 스펙트럼을 도시한 도면.
제17도는 본 발명의 제6 실시예에 따른 제조 공정을 도시한 반도체장치의 단면도.
제18도는 본 발명의 제7 실시예의 TFT의 근방에서의 SRAM의 단면도.
제19도는 본 발명의 제7 실시예에 따른 폴리실리콘내의 실리콘의 결합상태를 도시한 도면.
제20도는 본 발명의 제7 실시예에 따른 제18도의 TFT상에 형성된 SOG막을 갖는 SRAM의 단면도.
제21도는 본 발명의 제7 실시예에 따른 제20도의 폴리실리콘내의 실리콘의 결합상태를 도시한 도면.
제22도는 본 발명의 제8 실시예에 따른 제조방법의 공정을 도시한 반도체 장치의 단면도.
제23도는 본 발명의 제8 실시예에 따른 제19도의 공정후에 실행된 공정을 도시한 반도체 장치의 단면도.
제24도는 종래의 제조 방법의 1예의 1공정을 도시한 반도체 장치의 단면도.
제25도는 종래의 반도체 장치의 제21도의 공정후에 실행된 1공정을 도시한 단면도.
제26도 및 제27도는 종래의 반도체 장치의 제조 방법의 예의 1공정을 도시한 단면도.
제28도 및 제29도는 종래의 반도체 장치의 제24도의 공정후에 실행된 공정을 도시한 단면도.
제30도는 종래의 반도체 장치의 제26도의 공정후에 실행된 공정을 도시한 단면도.
제31도는 종래의 반도체 장치의 제조 방법의 또 다른 1공정을 도시한 단면도.
제32도는 종래의 제조 방법에 따른 제28도의 공정후에 실행된 공정을 도시한 단면도.
제33도는 종래의 제조 방법에 따른 제29도의 공정후에 실행된 공정을 도시한 단면도.
제34도는 종래의 반도체 장치의 제조 방법의 또 다른 1공정을 도시한 단면도.
본 발명의 하나의 관점에 따른 반도체 장치의 제조 방법은 반도체 기판상에 스핀-온-글라스(spin-on-glass) 방법에 의해 무기 막을 퇴적시킨 후, 약 300-500℃의 온도에서 질소, 공기 또는 수증기 분위기에서 열처리를 실행하여 층간 막을 형성하는 공정을 포함한다.
이 제조 방법에 따르면, 층간 막은 종래의 무기 SOG막보다 두께를 증가시킬 수 있다.
또한, 하층 단차는 1회의 도포에 의해 감소시킬 수 있어 크랙내성을 향상시킬 수 있다.
본 발명의 다른 관점에 따른 반도체 장치의 제조 방법은 반도체기판상에 스핀-온-글라스 방법에 의해 형성된 무기 막을 포함하는 층간막을 퇴적하는 공정 및 층간막에서 개구부를 형성하고 그 개구부의 측면에서 무기 막을 노출시킨 후, 진공도 10-3Torr 이하, 온도 150-550℃에서 열처리를 실행하는 공정을 포함한다.
이 제조 방법에 따르면, 온도 150-550℃, 진공도 10-3Torr 이하에서의 열처리에 의해 측면의 무기막에 흡착된 가스를 방출시킬 수 있다.
이후 형성된 금속배선은 개구부에서 부식되지 않는다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판상에 스핀-온-글라스 방법으로 무기 막을 퇴적시키고 무기 막상에 질소 플라즈마를 조사하는 공정을 포함한다.
이 제조방법에 따르면, 막의 상층부를 무기막의 상층면에 질소 플라즈마를 조사하는 것에 의해 질화할 수 있다.
따라서, 무기막의 내부가 질화된 표면에 의해 보호되므로 크랙내성이 더욱 향상된다.
본 발명의 또 다른 관점에 따른 반도체 장치의 제조 방법은 반도체 기판상에 스핀-온-글라스 방법에 의해 무기막을 퇴적시킨 후, 무기막상에 자외선을 조사하는 공정을 포함한다.
이 제조방법에 따르면, 자외선으로 무기막을 조사하는 것에 의해 무기막을 SiO2로 전환할 수 있다.
따라서, 크랙내성을 더욱 향상시킬 수 있다.
스핀-온-글라스 방법에 의해 형성된 무기막의 재료로서 식
SiHx(OR)y
여기에서, x=1~3, y=3~1, R은 수소 원자 또는 저급 알킬기로 표기되는 제1 실리콘 중합체 또는 식
----(SiHℓNHm)----n
여기에서, 1=1~3, m=0~1, n=20~25000
으로 표기되는 제2 실리콘 중합체를 적용할 수 있다.
또, 이 관점에 따른 반도체 장치의 제조 방법은 상술한 제1 및 제2 실리콘 중합체를 사용하여 무기막을 형성한 후에 열처리를 실행하여 층간막을 형성하는 공정을 포함한다. 따라서, 크랙내성을 향상시킬 수 있고 층간막의 두께를 증가시킬 수 있다.
따라서, 하층의 단차를 용이하게 감소시킬 수 있고, 내습성과 같은 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 관점에 따르면, 반도체 장치는 식
SiHx(OR)y
여기에서, x=1~3, y=3~1, R은 수소 원자 또는 저급 알킬기로 표기되는 제1 실리콘 중합체 또는 식
----(SiHℓNHm)----n
여기에서, ℓ=1~3, m=0~1, n=20~25000
로 표기되는 제2 실시콘 중합체를 사용하여 형성된 무기막을 포함한다. 상술한 열처리를 무기막에 적용하는 것에 의해 질량수 18, 22 및 44에 대응하는 탈가스가 TDS(Thermal desorption spectroscopy: 승온탈리가스분석법)에 의해서도 실질적으로 관찰되지 않는다.
본 발명의 또 다른 관점에 따르면, 반도체 장치는 식
SiHx(OR)y
여기에서, x=1~3, y=3~1, R은 수소 원자 또는 저급 알킬기로 표기되는 제1 실리콘 중합체 또는 식
----(SiHℓNHm)----n
여기에서, ℓ=1~3, m=0~1, n=20~25000
로 표기되는 제2 실리콘 중합체를 사용해서 형성된 무기막을 포함한다. 자외선이 조사된 무기막에 있어서, 파수 2000-2040 cm-1에서 실리콘 원자와 수소 원자의 결합에 상응하는 적외선 흡수 및 파수 3200-3600 cm-1에서 질소 원자와 수소 원자의 결합에 대응하는 적외선흡수가 적외선 흡수 분광법에서 실질적으로 관찰되지 않는다.
본 발명의 상기 및 그밖의 목적, 특징, 관점 및 이점은 첨부도면과 관련하여 본 발명의 하기 상세한 기술로 부터 더욱 명백하게 될 것이다.
[제1 실시예]
SOG재료를 사용한 본 발명의 제1 실시예를 도면을 참조해서 설명한다.
본 발명에서 사용된 SOG재료를 "후막 무기 SOG재료"라 하며, Si-H 및 Si-N과 같은 무기기와 실리콘과의 결합을 갖는다. SOG재료는
SiHx(OR)y
여기에서, x=1~3, y=3~1, R은 수소 원자 또는 저급 알킬기로 표기되는 제1 SOG재료 또는 식
----(SiHℓNHm)----n
여기에서, ℓ=1~3, m=0~1, n=20~25000
로 표기되는 제2 SOG재료를 포함한다.
Si-OH 결합의 종래의 무기 SOG재료와 비교하여 상기 후막 무기 SOG 물질에서 Si-H 결합이 용이하게 파괴되지 않으므로, 내부응력에 의한 크랙내성이 약 1.3~2.0배로 향상된다. 따라서, 1번의 도포만으로 종래의 무기 SOG막보다 두께를 증가시킬 수 있다.
제1도에 있어서 하층 산화막(4)에 후막 무기 SOG막(5)를 스핀 도포하고 용매를 제거한다. 다음에, N2, H2O, O2등의 적절한 분위기내의 300~550℃ 온도 범위에서 신터(sinter)로에서 열처리를 실행한다.
상기 열처리에서 신터로내의 반도체 장치의 삽입/인출 속도는 크랙내성을 향상시키기 위해 10cm/min내로 하는 것이 바람직하다. 또한, 반도체 장치가 신터로내로 삽입 또는 인출되는 경우의 온도는 실처리 온도보다 30~100℃ 낮게하는 것이 바람직하다.
실제로, 반도체장치를 삽입/인출하는 온도가 실처리온도와 동일한 경우 두께 5000Å의 SOG막에서 크랙이 관찰된다. 그러나, 실처리온도 보다 30~100℃ 낮은 로에서 반도체장치를 삽입 또는 인출할 경우 SOG막에서 크랙의 발생을 방지할 수 있다.
또한, 15 cm/min로 반도체 장치를 로에서 삽입 또는 인출하는 경우에 두께 7000Å의 SOG막에서 크랙이 관찰된다. 그러나, 속도를 10 cm/min까지 저하시키는 것에 의해 SOG막에서 크랙의 발생을 억제할 수 있다.
1회의 SOG재료의 도포에 의해 하층 단차가 감소하고 크랙내성이 향상하므로, 반도체 장치의 신뢰성을 향상시킬 수 있고 제조 공정수를 감소시킬 수 있다. 따라서, 제조 비용도 억제할 수 있다.
[제2 실시예]
이하, 본 발명의 제2 실시예를 설명한다.
제1도에서 도시한 바와 같이 하층 산화막(4)상에 후막 무기 SOG막을 형성한 후, 제2도에서 도시한 바와 같이 플라즈마 CVD에 의해 실리콘 산화막(6)을 형성한다. 소정의 마스크를 사용하여 비어 홀을 패턴화 한다. 그 다음, 이방성 에칭을 실행하여 비어 홀(24)를 형성한다.
다음에, 제3도에 도시한 바와 같이, 비어 홀의 측면에 일부가 노출된 후막 무기 SOG막에 10-3Torr 이하의 낮은 압력상태에서 온도 150~550℃로 열처리를 실행한다. 이 열처리에 의해, 비어 홀의 측면의 SOG막의 부분에 부착된 CO2, H2O등의 잔류 가스(25)와 흡착된 물이 방출된다(탈리한다).
열처리 후, 불순물이 비어 홀의 측벽에 다시 부착하는 것을 방지하기 위해 제2 배선(7)을 제4도에 도시한 바와 같이 연속해서 형성한다.
열처리를 위한 온도범위를 다음과 같은 실험에 의해 구하였다. 특히, 비어 홀의 개구로 노출된 후막 무기 SOG막의 일부에서 TDS법에 의해 탈가스량을 평가하였다. 제1 SOG재료를 적용한 실시예의 결과를 제5도에 나타내었다.
제5도는 웨이퍼의 온도와 웨이퍼에서 이탈된 물질의 질량수사이의 관계를 도시한 것이다. 제5도의 그래프에서 알 수 있는 바와 같이, 질량수 18, 즉, H2O의 탈가스의 양이 많고 약 150℃ 중심에서 방출된다. 따라서, 비어 홀의 형성후 열처리 온도의 하한은 150℃가 바람직하다. 상한 온도는 금속배선이 용융되지 않는 550℃가 바람직하다.
또한, 열처리 온도에 대한 웨이퍼 제조효율의 의존성을 평가하였다. 제6도는 이 결과를 나타낸다. 열처리 온도가 100℃인 경우 제조효율의 편차가 큰 반면에 온도가 200℃이상인 경우 낮은 편차로써 제조효율이 높았다.
후막 무기 SOG막을 금속배선 사이에 개재하는 경우, 후막 무기 SOG막이 비어 홀에서 노출된 구조이어도 낮은 압력으로 열처리를 실시하여 탈가스를 실행하는 것에 의해서 금속 배선이 부식되는 것을 방지할 수 있다. 따라서, 반도체 장치를 높은 제조효율로 또한 안정하게 얻을 수 있다.
[제3 실시예]
다음에, 본 발명의 제3 실시예를 설명한다.
제7도에서 도시한 바와 같이 후막 무기 SOG막(5)를 제2 배선(7)상에 도포하고, 열처리하여 비어 홀을 충진시킨다. 그 후, 제8도에 도시한 바와 같이 플라즈마 CVD에 의해 실리콘 산화막(2)를 퇴적하고 제3 배선(28)을 형성한다. 그 다음에, 제3 배선(28)을 피복하도록 실리콘 산화막(4)를 퇴적한다.
마찬가지의 공정을 반복하여 3층 이상의 다층 배선 구조를 형성한다. 후막 무기 SOG막을 적용하는 것에 의해 하층 단차를 감소시킬 수 있고 비어 홀을 충진시킬 수 있다. 따라서, 다층 배선을 용이하게 형성할 수 있어 장치의 집적도를 향상시킬 수 있다.
[제4 실시예]
다음에, 제4 실시예로서 크랙내성을 더욱 향상시키기 위해 SOG막의 질화방법을 설명한다.
제9도에 도시한 바와 같이, 제1 배선(3)을 피복하도록 플라즈마 CVD에 의해 실리콘 산화막(4)를 형성한 후, 후막 무기 SOG막(5)를 도포한다.
그 다음, 질소 플라즈마를 SOG막(5)의 표면상에 조사하여 SOG막(5)의 질화면(5d)를 얻는다.
후막 무기 SOG막을 도포한 후에 질소 플라즈마 처리의 유무에 의한 탈가스량을 TDS에 의해 평가하였다. 결과를 제11도 및 제12도의 그래프에 도시하였다. 이 경우, 상기 SOG 물질을 적용하였다.
제11도는 질소 플라즈마 처리가 적용되지 않은 상태를 도시한 그래프이고, 제12도는 질소 플라즈마 처리가 적용된 상태를 도시한 것이다.
제12도에서 알 수 있는 바와 같이, 질소 플라즈마 처리를 실행한 반도체 장치에서 500℃근처까지 탈가스가 거의 관찰되지 않았다. 이것은 500℃이하의 온도에서 막의 분해 등이 억제되고 막 수축이 발생하지 않음을 의미한다. SOG막 표면의 근방을 질화시키는 것에 의해 크랙내성이 향상된다는 것을 알 수 있었다.
또한, 크랙내성의 가속평가를 실행하였다. 질소 플라즈마 처리한 후막 무기 SOG막을 질소 분위기에서 15분 동안 400℃에서 열처리를 10회 반복하여도 크랙이 발생하지 않았다. 한편, 질소 플라즈마 처리를 하지 않은 후막 무기 SOG막에서는 제4회째의 열처리에서 크랙이 발생하였다.
따라서, 후막 무기 SOG막을 도포한 후에 질소 플라즈마 처리를 실행하는 것에 의해 크랙내성이 향상되고 높은 신뢰성을 갖는 반도체 장치를 얻을 수 있었다.
[제5 실시예]
다음에, 실시예 5로서 후막 무기 SOG막이 SiO2로 변환을 촉진시키는 것에 의해 크랙내성을 향상시키는 방법을 설명한다.
제13도에 도시한 바와 같이, 제1 배선(3)을 피복하도록 플라즈마 CVD에 의해 실리콘 산화막(4)를 형성한 후, 후막 무기 SOG막(5)를 도포한다. 그 다음, 후막 무기 SOG막(5)의 표면상에 자외선을 조사한다.
여기서, 자외선 조사의 유무에 의한 후막 무기 SOG막내에서 SiO2의 전환의 차이를 제15도 및 제16도를 참조하여(제2 SOG재료를 사용) 설명한다. 제15도는 후막 무기 SOG막을 도포한 후에 자외선을 조사하지 않고 300℃ 또는 400℃에서 열처리하여 SOG막의 적외선 흡수스펙트럼을 도시한 것이다. 제16도는 후막 무기 SOG막을 도포한 후 자외선을 조사하고 300℃ 또는 400℃의 열처리를 실행하여 SOG막의 적외선 흡수 스펙트럼을 도시한 것이다.
자외선을 조사시킨 후막 무기 SOG막은 Si-O-Si의 결합에 대응하는 적외선 흡수 강도가 자외선을 조사하지 않은 후막 무기 SOG막보다 큰 것을 알 수 있다. SiO2변환이 촉진된 것을 알 수 있다.
자외선을 조사하는 것에 의해, 제14도에 도시한 바와 같이 SiO2(5e) 변환이 촉진된다. 따라서, 크랙내성이 더욱 향상되고 높은 신뢰성을 갖는 반도체 장치를 얻을 수 있다.
후막 무기 SOG막의 크랙내성의 향상은 내습성의 향상도 제공한다.
[제6 실시예]
이하, 제6 실시예로서 비활성화막을 병용하는 방법에 대해 설명한다.
제17도에 도시한 바와 같이, 플라즈마 CVD에 의해 금속 배선(7)상에 형성된 비활성화막(11)로서 기능하는 실리콘 질화막(11)의 단차부 근방에서 크랙(21)이 용이하게 발생한다. 그러나, 실리콘 산화막 또는 실리콘 질소 상에 후막 무기 SOG막을 도포한 다음 열처리를 실행하여 크랙(21)을 막는 것에 의해 크랙으로 수증기 등이 침입하는 것을 방지할 수 있다.
따라서, 내습성이 향상되고 높은 신뢰성을 갖는 반도체 장치를 얻을 수 있다.
[제7 실시예]
이하, 본 발명의 제7 실시예를 설명한다.
상술한 바와 같이, 후막 무기 SOG막의 적용은 배선 부식을 방지하고 크랙내성 및 평탄성을 향상시키는데 직접적으로 유리하다. 후막 무기 SOG의 적용은 반도체 장치의 전기적 특성의 향상에도 간접적으로 공헌한다. 후막 무기 SOG막 이외의 실리콘계의 막에서 Si원자에서 댕글링 본드(dangling bond)가 존재할 경우, 후막 무기 SOG막내의 수소가 댕글링 본드에 결합하여 댕글링 본드를 종결시킬 수 있다. 즉, 후막 무기 SOG막은 댕글링 본드에 대한 수소 공급원으로 된다.
SRAM(Static Random Access Memory)는 기억 장치의 1종류로서 알려져 있다. 이러한 SRAM에서 메모리 셀은 플립플롭으로 형성되며 몇가지 유형이 있다. 그중 하나가 셀 면적을 감소시킬 목적으로 개발되고 안정한 CMOS형 셀인 TFT(박막 트랜지스터)이다.
제18도는 이 예의 단면도를 도시한 것이다. TFT는 기판(1)상에 형성된 게이트전극(9)상에 게이트 산화막(31)를 개재시켜 폴리실리콘(34)의 채널 영역 및 게이트 전극(9)의 양측에 1쌍의 소오스/드레인(32)와 (33)을 포함한다. 폴리실리콘(34)는 제19도에 도시한 바와 같이 결정 입계(35)를 갖는다. 실리콘 댕글링 본드(36)이 결정입계(35)에 존재하여 미드 갭(mid gap) 준위를 형성한다.
캐리어가 이 미드 갭 수준에서 트랩되고 다른 캐어리를 결정입계(35)에서 제거하고 공핍층(37)에서 전위 장벽을 형성한다. 이 전위 장벽 때문에 게이트 전압이 임계값전압인 경우의 소오스/드레인간 전류인 온전류가 감소한다. 또한, 게이트 전압이 0V일 때의 소오스/드레인간 전류인 오프 전류가 이 준위를 거친 열여기에 의해 누설 전류로서 발생된다.
따라서, TFT의 전기적 특성으로서는 온 전류가 높고 및 오프 전류가 낮은 것이 바람직하다.
따라서, 제20도에 도시한 바와 같이 TFT상에 TEOS계 실리콘 산화막(38)을 개재시키고 후막 무기 SOG막(5)를 형성한다. 제21도에 도시한 바와 같이 후막 무기 SOG막의 수소는 하층의 TFT의 폴리실리콘(34)의 댕글링 본드에 결합(39)된다.
수소의 결합은 미드 갭 준위의 캐리어를 감소시켜 전위 장벽을 저하시키고 온 전류를 증가시킨다. 또한, 미드 갭 준위를 거친 발생전류를 억제해서 오픈 전류를 감소시킬 수 있다. 실제로, 채널 길이가 0.6㎛이고 채널 폭이 0.8㎛인 TFT를 구비한 SRAM에 있어서 후막 무기 SOG막을 적용하지 않는 경우, 온 전류가 약 1pA이고 오프 전류가 약 100fA이다. 반대로, 후막 무기 SOG막을 적용하는 것에 의해 온 전류 약 10pA, 오프 전류 약 10pA가 얻어져 각각 약 1자리수만큼 특성을 향상시킬 수 있다.
본 발명은 SRAM에 한정되지 않고 DRAM(Dynamic Random Access Memory)에 있어서도 적용가능하다. 댕글링 본드를 종단시키는 것에 의해 메모리 신호를 재생하는 리프레시동작의 간격을 연장시키는 등의 리프레시 특성을 향상시킬 수 있다. 또한, 트랜지스터의 접합 누설 전류를 감소시킬 수 있다. 이렇게 해서, 고성능이며 또한 신뢰성이 높은 반도체 장치를 얻을 수 있다.
이상, 실시예에서는 후막 무기 SOG막을 남기는 처리 즉, 논-에치 백(non-etch back) 처리에 대해 기술하였지만, 에치-백 방법을 사용하여 디바이스의 평탄성을 향상시킬 수 있다.
[제8 실시예]
본 발명의 제8 실시예를 하기에서 기술한다.
제22도에 도시한 바와 같이, 반도체 기판(1)상에 형성된 분리절연막(8), 게이트 전극(9)등을 충진하도록 산화막(10)을 퇴적한다. 그 다음, 산화막(10)상에 후막 무기 SOG막을 도포해서 열처리를 실행하는 것에 의해 산화막의 단차부를 충진시킨다. 그 결과, 거의 평탄한 SOG막이 형성된다. 다음에, SOG막과 산화막의 전체 표면을 이방성 에치 백하여 SOG막을 제거한다.
이 공정에 의하면, 제23도에 도시한 바와 같이 단차가 감소된 하층을 얻을 수 있다.
또한, 에칭 방법은 드라이 에칭에 한정되지 않으면, SOG막과 산화막에 대한 에칭 레이트가 실질적으로 동일하게 되면 어떠한 에칭 레벨을 사용해도 좋다.
하층 단차에서의 차이가 감소될 수 있기 때문에, 후의 사진 제판공정에 있어서 소정 패턴을 고정밀도로 형성할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
이상, 본 발명을 실시예에 따라서 상세하게 설명하였지만, 본 발명은 이것에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.

Claims (18)

  1. 스핀온글라스법에 의해서 식 SiHx(OR)y(x=1~3, y=3~1, R: 수소원자 또는 알킬기)로 표기되는 재료에서 수소 또는 질소와 결합된 실리콘을 함유하는 무기막을 반도체기판 상에 형성하는 공정 및; 그 후 온도 300~500℃하에서 질소, 공기 또는 수증기의 분위기에서 제1열처리를 실시하여 층간막을 형성하는 공정을 구비한 반도체장치의 제조방법.
  2. 배선을 포함하는 소자형성영역을 보호하기 위한 비활성화막을 갖는 반도체장치의 제조방법으로서, 무기막으로 이루어지는 제1 보호막을 형성하는 공정 및; 상기 무기막과는 다른 재료로 이루어지는 제2 보호막을 형성하는 공정을 구비하고, 상기 비활성화막은 일부에 상기 무기막의 층을 포함하도록 형성되는 반도체장치의 제조방법.
  3. 제2항에 있어서, 상기 비활성화막은 실리콘 질화막과 상기 무기막을 적층해서 이루어지는 반도체장치의 제조방법.
  4. 제2항에 있어서, 상기 무기막은 식 SiHx(OR)y(x=1~3, y=3~1, R: 수소원자 또는 알킬기)로 표기되는 무기재료를 함유하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 무기막을 포함하는 층간막을 반도체기판 상에 형성하고, 상기 층간막에 개구부를 형성하며, 상기 개구부의 측벽면에 상기 무기막을 노출시킨 후, 진공도 10-3Torr이하, 온도 150~550℃에서 제2 열처리를 실시하는 공정을 포함하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 제1 열처리 또는 상기 제2 열처리를 신터로 내에서 실행하는 공정을 포함하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 신터로 내에 있어서의 반도체기판의 삽입 또는 인출 속도는 10cm/min 이하인 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 무기막을 형성한 후, 상기 무기막 상에 질소를 함유하는 플라즈마를 조사하는 공정을 포함하는 반도체장치의 제조방법.
  9. 제1항에 있어서, 상기 무기막을 형성한 후, 상기 무기막 상에 자외선을 조사하는 공정을 포함하는 반도체장치의 제조방법.
  10. 스핀온글라스법에 의해서 형성된 무기막을 포함하는 층간막을 반도체기판 상에 형성하고, 상기 층간막에 개구부를 형성하며, 상기 개구부의 측벽면에 상기 무기막을 노출시킨 후, 진공도 10-3Torr이하, 온도 150~550℃에서 열처리를 실시하는 공정을 포함하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 열처리를 신터로에 의해서 실행하는 공정을 포함하는 반도체장치의 제조방법.
  12. 제11항에 있어서, 상기 신터로 내에 있어서의 반도체기판의 삽입 또는 인출 속도는 10cm/min이하인 반도체장치의 제조방법.
  13. 스핀온글라스법에 의해 반도체기판 상에 무기실리콘막을 형성하고, 그 후 상기 무기실리콘막에 질소를 함유하는 플라즈마를 조사하는 공정을 구비한 반도체장치의 제조방법.
  14. 반도체기판 상에 식 SiHx(OR)y(x=1~3, y=3~1, R: 수소원자 또는 알킬기)로 표기되는 무기재료를 도포한 후, 열처리를 실시하여 층간막을 형성하는 공정을 구비한 반도체장치의 제조방법.
  15. 제14항에 있어서, 상기 층간막을 비활성화막에 적용하는 공정을 포함하는 반도체장치의 제조방법.
  16. 제14항에 있어서, 상기 층간막을 상기 반도체기판 상의 하층 표면에 형성한 후, 상기 층간막을 포함하는 하층 표면을 전면 에치백하는 공정을 포함하는 반도체장치의 제조방법.
  17. 반도체기판 상에 식 SiHx(OR)y(x=1~3, y=3~1, R: 수소원자 또는 알킬기)로 표기되는 제1 무기재료 또는 식 ----(SiHℓNHm)----n(ℓ=1~3, m=0~1, n=20~25000)으로 표기되는 제2 무기재료를 사용해서 형성된 무기막을 갖는 반도체장치로서, 상기 무기막의 승온탈리 가스분석법에서는 질량수 18, 28 및 44에 대응하는 탈리 가스가 실질적으로 관찰되지 않는 반도체장치.
  18. 반도체기판 상에 식 SiHx(OR)y(x=1~3, y=3~1, R: 수소원자 또는 알킬기)로 표기되는 제1 무기재료 또는 식 ----(SiHℓNHm)----n(ℓ=1~3, m=0~1, n=20~25000)으로 표기되는 제2 무기재료를 사용해서 형성된 무기막을 갖는 반도체장치로서, 상기 무기막은 적외선 흡수 스펙트럼법에 의해 2000~2400cm-1에 있어서의 실리콘원자와 수소원자의 결합에 대응하는 적외선 흡수 및 3200~3600cm-1에 있어서의 질소원자와 수소원자의 결합에 대응하는 적외선 흡수가 실질적으로 관찰되지 않는 반도체장치.
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