KR100448245B1 - 반도체 소자의 금속배선간 절연막 형성방법 - Google Patents

반도체 소자의 금속배선간 절연막 형성방법 Download PDF

Info

Publication number
KR100448245B1
KR100448245B1 KR1019970077914A KR19970077914A KR100448245B1 KR 100448245 B1 KR100448245 B1 KR 100448245B1 KR 1019970077914 A KR1019970077914 A KR 1019970077914A KR 19970077914 A KR19970077914 A KR 19970077914A KR 100448245 B1 KR100448245 B1 KR 100448245B1
Authority
KR
South Korea
Prior art keywords
film
hsq
sog
semiconductor device
forming
Prior art date
Application number
KR1019970077914A
Other languages
English (en)
Other versions
KR19990057835A (ko
Inventor
송정규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019970077914A priority Critical patent/KR100448245B1/ko
Publication of KR19990057835A publication Critical patent/KR19990057835A/ko
Application granted granted Critical
Publication of KR100448245B1 publication Critical patent/KR100448245B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02134—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising hydrogen silsesquioxane, e.g. HSQ

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 차례로 적층된 실리콘옥시나이트라이드막과, HSQ(Hydrogen Silsesquoxane) SOG막 및 실리콘리치산화막을 포함하는 것을 특징으로 하는 반도체소자의 금속배선간 절연막에 관한 것으로, 본 발명의 금속층간절연막은 HSQ SOG막을 포함하여 비아(via) 형성 공정에서 SOG막의 횡방향 수축을 최소화하고, 그 상부에 실리콘리치산화막(Silicon rich oxide), 그 하부에 실리콘옥시나이트라이드막(SiON)을 각각 포함하여 수분 확산에 대한 베리어 특성을 향상시킨다.

Description

반도체소자의 금속배선간 절연막 형성방법
본 발명은 반도체소자의 금속배선 간의 절연막층간절연막에 관한 것으로, 비아홀(via hole) 형성시 SOG(spin on glass)막의 횡방향 수축을 최소화하여 비아홀의 프로파일을 양호히하고, 수분 확산에 대한 베리어 특성을 향상시킨 반도체소자의 금속층간절연막 및 그 형성방법에 관한 것이다.
도 1a는 종래의 금속배선간의 절연막 구조 및 그 문제점을 보여준다.
도 1a에 도시된 바와 같이, 종래에는 기판(또는 절연막)(11) 상에 하부금속배선(12)이 완료된 상태에서, 금속배선간의 절연막으로서 TEOS(Tetraethylorthosilicate) 산화막(13), 실록산(Siloxane)계 SOG막(14) 및 TEOS 산화막(13)이 차례로 적층된다.
구체적으로, 실록산(Siloxane)계 SOG 공정은 코팅, 베이크(80∼250℃) 및 큐어링(400℃)의 순서로 진행하며, 큐어링후에 SOG막내에는 메칠기, 에칠기는 물론 SOG의 용액내의 수분이나 실라놀등이 완전히 증발되어 날아가지 않고 SOG막내에 남게된다. 이 중에 메칠기, 에칠기는 탄소를 함유하고 있기 때문에, 도 1a에와 같이, 비아 식각공정에서 산소 플라즈마에 의한 감광막 제거시 산소와 반응하여 CO2나 CO가 형성되어 비아 측면의 SOG막이 노출된 부분에서 외부로 발산된다.
이 결과로 비아의 횡방향으로 SOG막이 심하게 수축(도면의 "a")되는가 하면, 그 계면이 산소 플라즈마 의해 손상을 받아 균열이 발생하거나 막질이 열악해 지는 문제 등이 발생하여 비아의 저항이 높아지는 문제점을 야기시킨다.
도 1b는 실록산(Siloxane)계 SOG막을 사용할 시 발생되는 비아홀 불량(SOG 수축) 현상을 보여주는 사진이다.
한편, 액체 소스인 TEOS와 산소를 이용하여 플라즈마화학기상증착법으로 증착된 SiO2인 TEOS 산화막은 스텝커버리지 특성이 우수하여 TEOS 산화막(12,13)을 SOG막 위아래로 증착하여야 하는데, 이러한 산화막은 액체 소스 TEOS를 사용하기 때문에 막내에 수분을 함유하고 있으며 SOG막과 TEOS 산화막내의 수분 등의 외 확산을 막을 수 없어서, 이 수분(H2O) 등의 침투에 의해 MOSFET의 핫 캐리어 열화 문제가 발생되어 소자의 신뢰성이 떨어지는 결과를 나타낸다.
본 발명은 그가 식각되어 비아홀이 형성될때 비아홀의 프로파일이 양호하고, 수분 확산에 대한 베리어 특성을 향상시킨 박막들로 구성된 반도체소자의 금속배선간 절연막을 제공함을 그 목적으로 한다.
도 1a는 종래의 금속배선간 절연막을 선택적으로 식각하여 비아홀을 형성한 상태의 단면도.
도 1b는 도 1a의 사진.
도 2a는 본 발명의 금속배선간 절연막을 선택적으로 식각하여 비아홀을 형성한 상태의 단면도.
도 2b는 도 2b의 사진
* 도면의 주요부분에 대한 부호의 설명
22 : 하부금속배선
23 : 실리콘옥시나이트라이드막
24 : HSQ SOG막
25 : 실리콘리치산화막
상기 목적을 달성하기 위한 본 발명의 금속배선간 절연막은, 차례로 적층된 실리콘옥시나이트라이드막과, HSQ(Hydrogen Silsesquoxane) SOG막 및 실리콘리치산화막을 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a를 참조하면, 본 발명의 금속배선간 절연막은 HSQ(Hydrogen Silsesquoxane)-SOG막(24)을 사용하여 비아(via) 식각 공정에서의 SOG막의 횡방향 수축을 최소화하고, 그 상부에 실리콘리치산화막(Silicon rich oxide)(25), 그 하부에 실리콘옥시나이트라이드막(SiON)(23)을 각각 포함하여 수분 침투에 대한 베리어 특성을 향상시킨 것이다. 미설명 도면부호 "21"은 기판(또는 절연막), "22"는 하부금속배선을 각각 나타낸다.
종래에 사용하는 유기계 SOG는 Si-CH4, Si-C2H5결합내의 탄소로 인하여, 포토레지스트 제거 공정(산소 플라즈마 이용)시, CO 및 CO2등의 가스가 다량 발산되어 콘택내에서 SOG막의 횡방향수축 문제를 발생시키는데, 본 발명은 Si-H 결합이 주성분인 HSQ-SOG를 사용하기 때문에, 후속 포토레지스트 제거 공정에서 산소와 HSQ-SOG의 수소와의 반응에 의한 부산물 HO, H2O가 종래에 비해 적게 발산된다.
즉, 수소(Mass: 1)가 탄소(Mass: 12)에 비해 질량이 훨씬 적으므로 외부로 발산되는 양도 작다. 따라서, SOG의 횡방향 수축을 최소화할 수 있다. 도 2b는 HSQ-SOG를 사용할 경우의 비아홀 형상을 나타내는 것으로, 그 프로파일이 매우 양호함을 알 수 있다.
또한, 실리콘리치산화막(25)과 실리콘옥시나이트라이드막(23)은 액체 소스인 TEOS 대신에 기체 소스인 SiH4와, N2, N2O 등을 사용하여 플라즈마화학기상증착법으로 증착될 수 있으므로, HSQ-SOG막(24)내의 수분 확산을 억제하는 우수한 베리어(barrier) 특성을 갖는다. 이에 의해 MOSFET의 핫 캐리어 열화 문제를 최소화할 수 있다.
일예로써, 플라즈마화학기상증착에 의한 실리콘옥시나이트라이드막(SiON)을 증착하는 공정조건은, 소스 가스로서 SiH4/N2/N2O/NH3을 혼합하여 사용하거나, SiH4/N2/N2O를 혼합하여 사용하며, 챔버내의 압력을 약 2 Torr, 온도를 약 400℃로 사용한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 금속배선간의 절연막으로 HSQ-SOG를 적용하며 비아식각공정에서 횡방향에서의 SOG막의 수축을 최소화할 수 있으므로 후속 알루미늄증착특성이 우수하여 비아콘택저항을 감소시키는 효과와, HSQ-SOG막으로부터의 수분확산 방지를 위한 베리어 절연막으로서 실리콘옥시나이트라이드막과 실리콘리치산화막을 사용하므로써, 금속배선 하부의 MOSFET으로 수분이 침투하여 발생되는 핫 캐리어 열화 문제를 최소화하는 효과를 가져온다. 이에 의해 소자의 특성 및 수율을 향상시킬 수 있다.

Claims (4)

  1. 하부금속배선이 형성된 기판 상에 SiH4와 N 계열의 소스 가스를 사용하여 실리콘옥시나이트라이드막을 형성하는 단계;
    상기 실리콘옥시나이트라이드막 상에 HSQ(Hydrogen Silsesquoxane) SOG막을 형성하는 단계; 및
    상기 HSQ SOG막 상에 실리콘리치산화막을 형성하는 단계
    를 포함하여 이루어진 반도체소자의 금속배선간 절연막 형성방법.
  2. 제1항에 있어서,
    상기 HSQ SOG막은 Si-H 결합이 주성분인 반도체소자의 금속배선간 절연막 형성방법.
  3. 제1항에 있어서,
    상기 실리콘옥시나이트라이드막의 소스 가스로서 SiH4/N2/N2O/NH3을 혼합하여 사용하거나 SiH4/N2/N2O를 혼합하여 사용하는 반도체소자의 금속배선간 절연막 형성방법.
  4. 제1항에 있어서,
    상기 실리콘리치산화막의 소스 가스로서 SiH4/N2/N2O를 혼합하여 사용하는 반도체소자의 금속배선간 절연막 형성방법.
KR1019970077914A 1997-12-30 1997-12-30 반도체 소자의 금속배선간 절연막 형성방법 KR100448245B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970077914A KR100448245B1 (ko) 1997-12-30 1997-12-30 반도체 소자의 금속배선간 절연막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970077914A KR100448245B1 (ko) 1997-12-30 1997-12-30 반도체 소자의 금속배선간 절연막 형성방법

Publications (2)

Publication Number Publication Date
KR19990057835A KR19990057835A (ko) 1999-07-15
KR100448245B1 true KR100448245B1 (ko) 2004-11-16

Family

ID=37366705

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970077914A KR100448245B1 (ko) 1997-12-30 1997-12-30 반도체 소자의 금속배선간 절연막 형성방법

Country Status (1)

Country Link
KR (1) KR100448245B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3248492B2 (ja) * 1998-08-14 2002-01-21 日本電気株式会社 半導体装置及びその製造方法
KR100680499B1 (ko) 2005-11-02 2007-02-08 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506177A (en) * 1994-02-28 1996-04-09 Nec Corporation Fabrication process for multilevel interconnections in a semiconductor device
JPH08255834A (ja) * 1994-12-20 1996-10-01 Texas Instr Inc <Ti> ０．５および０．５以下のｕｌｓｉ回路用の中間レベル誘電体内要素としての水素シルシクイオクサンをベースとした流動性酸化物
US5728630A (en) * 1993-10-07 1998-03-17 Mitsubishi Denki Kabushiki Kaisha Method of making a semiconductor device
KR19980056091A (ko) * 1996-12-28 1998-09-25 김광호 반도체장치의 층간절연막 형성방법
KR0149237B1 (ko) * 1995-03-14 1998-12-01 기따오까 다까시 반도체 디바이스와 그 제조 방법
KR19990040433A (ko) * 1997-11-18 1999-06-05 윤종용 절연막에서의 아웃가싱 공정을 포함하는 콘택형성방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5728630A (en) * 1993-10-07 1998-03-17 Mitsubishi Denki Kabushiki Kaisha Method of making a semiconductor device
US5506177A (en) * 1994-02-28 1996-04-09 Nec Corporation Fabrication process for multilevel interconnections in a semiconductor device
JPH08255834A (ja) * 1994-12-20 1996-10-01 Texas Instr Inc <Ti> ０．５および０．５以下のｕｌｓｉ回路用の中間レベル誘電体内要素としての水素シルシクイオクサンをベースとした流動性酸化物
KR0149237B1 (ko) * 1995-03-14 1998-12-01 기따오까 다까시 반도체 디바이스와 그 제조 방법
KR19980056091A (ko) * 1996-12-28 1998-09-25 김광호 반도체장치의 층간절연막 형성방법
KR19990040433A (ko) * 1997-11-18 1999-06-05 윤종용 절연막에서의 아웃가싱 공정을 포함하는 콘택형성방법

Also Published As

Publication number Publication date
KR19990057835A (ko) 1999-07-15

Similar Documents

Publication Publication Date Title
JP3323055B2 (ja) 半導体装置およびその製造方法
US6153543A (en) High density plasma passivation layer and method of application
US6187662B1 (en) Semiconductor device with low permittivity interlayer insulating film and method of manufacturing the same
KR20010085677A (ko) 반도체 장치 및 그 제조 방법
KR19990006346A (ko) 반도체 장치 및 그 제조 방법
KR19980024000A (ko) 반도체 장치 및 그 보호 절연층의 제조방법
JPH0964037A (ja) 半導体装置の製造方法
US20050170102A1 (en) Method for manufacturing semiconductor device
KR20050013381A (ko) 캡핑막을 포함하는 층간절연막 및 이를 포함하는 금속배선형성 방법
US20040152336A1 (en) Semiconductor device and its manufacturing method
KR100448245B1 (ko) 반도체 소자의 금속배선간 절연막 형성방법
KR20020072035A (ko) 크랙방지층을 이용한 콘택 형성방법 및 이를 이용한반도체 소자
KR100271718B1 (ko) 반도체소자의 금속배선 형성방법
US8334204B2 (en) Semiconductor device and manufacturing method therefor
JPH0555199A (ja) 半導体装置
KR100401504B1 (ko) 반도체장치의 패시베이션층 형성방법
KR100599948B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR19990009557A (ko) 배선 형성 방법
KR100256232B1 (ko) 반도체소자의층간절연막형성방법
JP2008053402A (ja) 半導体装置の製造方法
JP2002134610A (ja) 半導体装置の製造方法
KR20070048820A (ko) 반도체 장치의 배선 구조물 및 그 제조 방법
JP3368445B2 (ja) 半導体装置の製造方法
KR100640569B1 (ko) 원자층 증착에 의한 산화알루미늄막을 이용한 구리배선형성방법
KR0119966B1 (ko) 반도체 소자의 금속층간 절연막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee