KR0149237B1 - 반도체 디바이스와 그 제조 방법 - Google Patents

반도체 디바이스와 그 제조 방법 Download PDF

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Abstract

반도체 디바이스와 그 제조 방법에 있어서, 수지막은 다층 상호 접속 구조를 가지는 반도체 디바이스의 층간막을 형성하고, 화학식, (HO)2(R2Si2O3)n H2으로 표현되는 실리콘 래더 폴리머를 함유하는 피복액을 사용하여 단지 한번만으로 형성된다. 그 결과 전기적 특성의 장기간의 신뢰성을 개선하고, 공정을 간단화하는 것이 가능하다.

Description

반도체 디바이스와 그 제조 방법.
제1(a)도 내지 제1(d)도는 본 발명의 한 실시예에 따른 반도체 디바이스의 구조를 도시한 단면도.
제2(a)도 내지 제2(d)도는 본 발명의 한 실시예에 따른 반도체 디바이스의 제조 방법을 공정 순서로 도시한 단면도.
제3도는 실리콘 수지중 탄소 함량과 에칭 속도 사이의 관계를 도시한 그래프.
제4(a)도 내지 제4(d)도는 본 발명의 다른 실시예에 다른 반도체 디바이스의 제조 방법을 공정 순서로 도시한 단면도.
제5(a)도 내지 제5(d)도는 종래의 반도체 디바이스의 제조 방법을 공정 순서로 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 절연막
3 : 제1Al배선층 4 : 실리콘 산화막
5 : 수지막 6 : 실리콘 산화막
7 : 제2Al배선층
[발명의 배경]
[발명의 분야]
본 발명은 다층의 상호 접속 구조를 가지는 반도체 디바이스와 그 제조 방법에 관한 것으로, 보다 상세하게는 실리콘 래더 시리즈(ladder series) 수지막을 포함하는 층간 절연막을 가지는 반도체 디바이스와 그 제조 방법에 관한 것이다.
[종래 기술의 설명 ]
LSI와 같이 고 집적화된 반도체 디바이스로 인하여, 다층 구조뿐만 아니라 고 밀도 구조를 가지는 반도체 디바이스들이 개발되었었다. 그러므로, 층간 상호 접속의 상부층은 단계 레벨에서 큰 변화를 가지며, 상부층에 형성된 미세 배선 패턴은 단속으로 인한 손상된 신뢰성의 문제를 유발한다.
그러므로, 층간막의 평탄화는 다층의 상호 접속을 용이하게 하는 중요한 기술이며, 다양한 방법들이 평탄화 기술로서 개발되었었다.
무엇보다도, SOG(스핀 온 글래스) 피복 방법이 용이한 공정으로 인해 평탄면을 가지는 층간 절연막을 형성하도록 액상절연물질에 의해 단계 레벨에서 변화를 가지는 반도체 기판의 표면을 피복하도록 종종 채택되었다.
그러나, 이러한 방법에서는, SOG 피복 방법에서 사용되는 물질(이후에는 SOG 물질로 칭함)로부터 발산된 습기로 인하여 알루미늄(Al)으로 만들어진 배선에서 실패가 발생할 수도 있다. 그러므로, 내구성이 저하된 전기 특성으로 인하여 손상될 수도 있다.
이러한 문제를 피하기 위하여, SOG 피복 방법에 의하여 형성된 피복막(이후에는 SOG 막으로 칭함)과 배선을 직접 접촉시키지 않도록 층간 절연막이 3층 구조를 가지는 방법이 채택되었다.
예를들어, 일본 특허공개 평3-62554호에 게재된 바와 같이, 3층 구조를 가지는 층간 절연막은 SOG 막이 플라즈마 증기상 에피택시에 의해 형성된 산화막들 사이에 배치되는 구조를 가지도록 형성된다.
3층 구조를 가지는 층간 절연막의 제조 방법에 대해 간단한 설명이 하기에 기술된다.
제5(a)도에 도시된 바와 같이, 제1Al배선층(3)으로서 작용하는 패턴은 초기에 반도체 기판(1)과 절연막(2)상에 형성된다.
계속적으로, 제5(b)도에 도시된 바와 같이, 실리콘 산화막(4, SiO2)이 플라즈마 CVD(화학 증착) 방법에 의해 제1알루미늄(Al) 배선층(3)에 증착된다. 또한, 실리콘 산화막(4)의 표면은 시핀 코터(spin coater)에 의하여 SOG 막(8)으로 피복된다.
그런 다음, 제5(c)도에 도시된 바와 같이, 플라즈마 CVD 방법에 의해 증착된 실리콘 산화막(6)이 SOG 막(8)의 표면에 형성된다.
다음에, RIE(반응 이온 에칭) 방법에 따라서, 접촉공이 에칭에 의하여 사전결정된 위치에 3층 구조를 가지는 층간 절연막이 제공된다.
제5(d)도에 도시된 바와 같이, 제2Al배선층(7)이 필요한 형태를 위한 패턴화를 제공하도록 스퍼터링 방법을 사용하여 형성된다.
이러한 경우에, 고 정밀도를 가진 제2Al배선층(7)을 형성하도록 평탄한 주 피복부를 제공하는 것이 필요하다.
SOG막(8)은 3층 구조를 가지는 층간 절연막에서 중간층으로서 작용하도록 평탄화를 위해 형성된다. 무기질 SOG 물질이 단지 한번의 피복에 의해 두꺼운 SOG 막(8)을 형성하도록 사용될 때, SOG 막(8)이 열경화시에 수축으로 인해 쉽게 균열된다는 문제가 있다.
따라서, 열경화는 박막을 형성하도록 무기질 SOG 물질을 적용한 다음 수행되어야만 한다. 덧붙여, 평탄화를 개선하기 위하여, 다층의 SOG 막(8)을 형성하도록 수차례 SOG 박막의 피복을 반복하는 것이 필요하다.
그러나, 이 공정은 평탄화를 위하여 증가된 수의 단계가 불가피하게 따른다. 덧붙여, 단지 한번의 피복에 의해 무기질 SOG 물질로 만들어진 두꺼운 막을 형성하는 것은 당연히 어렵다.
상기와 비교되는 바와 같이, 실리콘 수지와 같은 유기질 SOG 물질이 채용될 때, 두꺼운 막은 단지 한번의 피복에 의해 용이하게 형성될 수 있고, 단지 한번의 피복에 의한 두꺼운 막이어도 열경화시에 균열(크랙)에 대한 양호한 내성의 이점을 제공할 수 있다.
그러나, 종래의 유기질 SOG 물질이 한번 피복하여 전기된 바와 같은 무기질 SOG 물질보다 피복에 의해 보다 개선된 평탄화를 제공할 수 있음에도 불구하고, 다층의 상호접속 구조에서 요구되는 충분한 평탄화를 제공하는 것은 불가능하다. 덧붙여, 종래의 유기질 SOG 물질은 무기질 SOG 물질과 동일한 양의 습기와 같은 가스를 막에서 배출한다. 유기질 SOG 막이 단일층막으로서 채택될 때, 습기와 같은 가스는 SOG 막에 있는 상부 및 하부 반도체층 또는 금속층에 나쁜 영향을 준다.
그러므로, 상기된 바와 같이, 유기질 SOG 물질은 3층 구조를 형성하도록 무기질 실리콘 산화막 사이에 상하로 배치된 층간 절연막으로서 채택된다.
이러한 것은 관통공과 Al과 같은 배선이 끼워짐으로 저하된 전기적 특성이 발생하여, 장기간의 내구성에 대한 결점이 따르게 된다.
이러한 결점을 제거하기 위하여, 하부층의 배선 패턴 바로 위에 제공되는 관통공에 있는 유기질 SOG 막을 노출시키지 않도록 하부 배선층에 남아있는 SOG 막을 제거하는 에치 백이 통상 실시된다.
이러한 관점에서, 실리콘 래더 시리즈 수지가 유기질 SOG 물질로서 채택되면, 한번의 피복에 의하여 충분히 두꺼운 막을 얻는 것이 가능하다. 또한 작은 양의 -OH 그룹 때문에 응축물을 건조시키는 것으로 발생되는 습기와 같은 배출 가스의 양을 감소시키는 것이 가능하다.
즉, 실리콘 래더 시리즈 수지가 관통공에서 노출될 때 조차도, Al 배선에서 실패가 발생할 수 없는 것에 의하여, 반도체 디바이스의 구조 제한을 제거하고 단계의 수를 감소시킨다.
이러한 형태의 실리콘 래더 시리즈 수지는 일본 특허 공개 소 56-49540호에 기술되어 있다.
그러나, 상기 공개된 특허에서 채택된 실리콘 래더 시리즈 수지가 습기와 같은 소량의 가스를 배출하고, 우수한 신뢰성의 배선을 제공할 수 있음에도 불구하고, 실리콘 래더 시리즈 수지는 수지막과 인접층들 사이에 빈약한 결합성능을 가져서, 수지막은 주피복부 또는 상부막으로부터 쉽게 분리될 수도 있다.
특히, 빈약한 결합 성능을 빈번하게 보여주는 수지는 -OH 그룹이 없이 분자 사슬의 끝에 -CH3그룹 또는 -C2H5그룹을 가지는 수지와, 100,000을 초과하는 분자량 및 -OH의 극히 작은 그룹을 가지는 수지를 포함한다.
그러나, 분자 사슬의 측부 사슬에서 -OH 그룹을 가지는 수지는 많은 양의 가스를 배출한다.
한편, 상기 다층의 상호 접속 구조에서 3층 구조를 가지는 층간 절연막을 형성하는 공정에서, 플라즈마 CVD 방법에 의해 형성된 무기질 실리콘 산화막과 유기질 SOG 막은 에치백에서 또는 관통공을 형성하는 공정에서 동시에 에칭된다.
따라서, 유기질 SOG 막과 실리콘 산화막 사이의 에칭속도의 차이를 감소시키는 것이 필요하다. 유기질 SOG 막과 실리콘 산화막은 층간 막으로서 인버하여 형성되고, 최종적으로 동일층으로서 취급된다.
이것의 에칭 공정에서, 두 형태의 층들이 동시에 에칭되고 2개의 물질이 상당히 다른 에칭 속도를 가진다면, 두 물질의 에칭된 표면은 서로 일치하지 않는다. 그 결과, 필요하게 처리된 형태를 제공하는 것이 불가능하다.
예를들어, 하부층이 에치백 방법에 의하여 평탕화될 때, 상부 및 하부층에 동일한 에칭 속도를 제공하는 것이 필요하다.
실제로, 유기질 SOG 막의 에칭 속도는 건식 에칭에서 무기질 SOG 막보다 느리다.
이는 유기질 SOG 막이 탄소를 함유하기 때문이다. 즉, 무기질 물질을 에칭하기 위한 건식 에칭에서, 에칭된 물질이 보다 많은 양의 탄소를 가짐으로써, 에칭 속도는 보다 느리게 된다.
여기에서, 건식 에칭에서 산소 함유 에칭 가스를 사용하는 것에 의하여 탄소 함유 유기질 SOG 막의 보다 높은 에칭 속도를 제공하는 것이 가능하다.
앞서 기술된 바와 같이, 무기질 물질로 만들어진 실리콘 산화막과 유기질 물질로 만들어진 유기질 SOG 막을 위하여 동일한 에칭 속도가 건식 에칭으로 설정될 수 있다면, 2층 구조에서의 층간막이 동시에 에칭될 수 있다.
더욱이, 많은 양의 산소가 탄소를 함유하지 않은 실리콘 산화막과 동일한 건식 에칭 속도로 많은 양의 탄소를 함유한 실리콘 래더 시리즈 수지와 같은 수지를 에칭하기 위하여 에칭 가스에 첨가되어야만 된다.
그러나, 많은 양의 산소가 첨가됨에 따라, 패턴을 형성하는 마스크로서 사용되는 레지스트의 보다 많은 양을 에칭하는 것이 유발되어서, 에칭 목표물로서 작용하는 실리콘 래더 시리즈 수지와 마스크로서 작용하는 레지스트의 낮은 선택비가 따른다.
결과적으로, 관통공의 형성과 같은 패턴화가 저촉되기 때문에 첨가되는 산소의 양은 제한되게 된다.
[발명의 요약]
앞서의 관점에서, 본 발명의 목적은 배선 물질의 긴 내구성 및 전기적 특성이 개선될 수 있는 다층의 상호 접속 구조를 가지는 반도체 디바이스, 및 그 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 공정이 단순화될 수 있는 반도체 디바이스의 제조 방법을 제공하는 데 있다.
본 발명의 또다른 목적은 층간 절연막이 무기질 실리콘 산화막과 실리콘 래더 시리즈 폴리머로 만들어진 평탄막의 조합에 의해 형성되었을 때 조차도, 접촉공이 성공적으로 제공될 수 있는 반도체 디바이스의 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 에칭이 산소를 함유하지 않는 가스를 사용하여 실시될 수 있는 반도체 디바이스의 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 막과 다른층의 동일한 선택비를 제공하거나 또는 에칭에 의하여 패턴을 형성할 때에 사용되는 레지스트 마스크와 막의 크게 다른 선택비를 제공하는 것이 가능한 반도체 디바이스의 제조 방법을 제공하는 데 있다.
본 발명의 제1양태에 따라서, 상기 목적을 달성하기 위하여, 층간 절연층이 실리콘 래더 시리즈 수지로 만들어진 평탄막을 포함하며, 상기 평탄막은 다음의 화학식에 의해 나타나는 실리콘 래더 폴리머중 적어도 하나는 함유하는 수지 물질로 만들어진 경화막이다:
(HO)2(R2Si2O3)nH2
(여기에서, n은 2,000 내지 100,000의 범위에서 화합물의 가중 평균 분자량을 얻기에 충분한 정수; R은 수소원자, 저 알킬 그룹, 및 페닐 그룹중 어느 하나).
상기된 바와 같이. 본 발명의 제1 양태에 따른 반도체 디바이스에서, 층간 절연막은 실리콘 래더 시리즈 수지로 만들어진 패턴화막(즉, 경화막)을 포함한다. 실리콘 래더 폴리머가 사슬의 끝에 있는 -OH 때문에 주 피복부에 대해 양호한 결합 성능을 제공하더라도, -OH가 그 측부 사슬에 없기 때문에 실리콘 래더 폴리머는 다른 층에 나쁜 영향을 주는 가스 배출을 거의 유발하지 않는다(즉, 가스 배출이 거의 없다).
본 발명의 제2양태에 따라서, 수지 물질이 수소실세스퀴옥산을 함유하는 반도체 디바이스가 제공된다.
본 발명의 제3양태에 따라서, 패턴화막이 측부 사슬에서 수화물 그룹을 함유하는 실리콘 폴리머를 함유하는 반도체 디바이스가 제공된다.
본 발명의 제4양태에 따라서, 수지 물질이 150 내지 100,000ppm의 범위에서 실란 결합제를 함유하는 반도체 디바이스가 제공된다.
상기된 바와 같이, 본 발명의 제2 내지 제4양태에 따른 반도체 디바이스에서, 수지 물질은 실세퀴옥산, 측부 사슬에서 수화물 그룹을 함유하는 실리콘 폴리머, 또는 150 내지 100,000ppm의 범위에서 실란 결합제를 함유한다. 그 결과, 경화막과 상부 또는 하부층 사이의 결합성능을 개선하는 것이 가능하다.
본 발명의 제5양태에 따라서, 화학식:
(HO)2(R2Si2O3)nH2
으로 표현되는 실리콘 래더 폴리머를 함유하는 수지 물질이 사용되고, 유기질 용매가 피복막을 형성하도록 5 내지 30wt%의 수지 농도를 가지는 수지 용액을 준비하여 적용하도록 수지 물질에 첨가되고, 평탄막이 피복막을 열경화시키는 것에 의하여 형성되는 반도체 디바이스의 제조 방법이 제공된다.
상기된 바와 같이, 본 발명의 제5양태에 따른 반도체 디바이스의 제조 방법에 있어서, 5 내지 30wt%의 농도를 가지는 수지 용액이 사용되기 때문에, 우수한 평탄도 및 양호한 충전(plugging) 성능을 가지는 경화막을 제공하는 것이 가능하다.
본 발명의 제6양태에 따라서, 수지 용액이 30,000이상의 높은 분자량을 가지는 하나의 실리콘 래더 폴리머와, 30,000 이하의 낮은 분자량을 가지며 높은 분자량을 가지는 상기 실리콘 래더 폴리머에 대해 20wt% 이상인 다른 실리콘 래더 폴리머를 함유하는 반도체 디바이스의 제조 방법이 제공된다.
상기된 바와 같이, 본 발명의 제6양태에 따른 반도체 디바이스의 제조 방법에서, 30,000이상의 높은 분자량을 가지는 한쪽 실리콘 래더 폴리머가 30,000이하의 낮은 분자량을 가지는 다른 실리콘 래더 폴리머의 혼합되는 수지 용액이 사용된다.
결과적으로, 주 피복부에 대한 실리콘 래더 폴리머의 결합 성능을 향상시키는 것이 가능하다. 덧붙여, 피복동안 평탄도와 충전 성능을 개선하는 것이 가능하다.
본 발명의 제7양태에 따라서, 수지 용액이 수소 실세스퀴옥산을 함유하는 반도체 디바이스의 제조 방법이 제공된다.
본 발명의 제8양태에 따라서, 측부 사슬에서 수화물 그룹을 함유하는 실리콘 폴리머가 5 내지 40wt%의 범위의 농도로 용해된 용액을 수지용액이 함유하는 반도체 디바이스의 제조 방법이 제공된다.
상기된 바와 같이, 본 발명의 제7 및 제8 양태에 따른 반도체 디바이스의 제조 방법에 있어서, 수소 실세스퀴옥산, 또는 측부 사슬에서 수화물 그룹을 함유하는 실리콘 폴리머가 수지 용액으로서 사용된다. 그 결과, 주 피복부에 대한 결합 성능, 경화막의 평탄도 및 충전 성능을 개선하는 것이 가능하다.
본 발명의 제9양태에 따라서, 수지 용액이 수지 함량에 대하여 150 내지 100,000ppm의 범위로 실란 결합제를 함유하는 반도체 디바이스의 제조 방법이 제공된다.
상기된 바와 같이, 본 발명의 제9양태에 따른 반도체 디바이스의 제조 방법에 있어서, 사용되는 수지 용액은 150 내지 100,000ppm의 범위로 실란 결합제를 함유하여, 주 피복부에 대한 개선된 결합 성능이 따르게 된다.
본 발명의 제10양태에 따라서, 수지 용액중 탄소 함량이 사전 결정된 값으로 조절되는 반도체 디바이스의 제조 방법이 제공된다.
상기된 바와 같이, 본 발명의 제10양태에 따른 반도체 디바이스의 제조 방법에 있어서, 탄소 함량이 사전 결정된 값으로 조절되는 것에 의하여, 에칭 속도를 조절할 수 있다.
층간 절연층이 무기질 실리콘 산화막과, 실리콘 래더 시리즈 수지로 만들어진 평탄막을 포함할 때, 2개의 막에 대하여 동일한 에칭 속도가 제공될 수 있다. 에칭 속도는 소량의 산소를 함유하거나 산소를 함유하지 않는 에칭 가스의 경우에서도 유지될 수 있다.
본 발명의 제11양태에 따라서, 탈탄 처리로 수지막의 표면을 변경하는 추가의 단계를 포함하는 반도체 디바이스의 제조 방법이 제공된다.
상기된 바와 같이, 본 발명의 제11양태에 따른 반도체 디바이스의 제조 방법에 있어서, 탈탄 처리는 실리콘 래더 시리즈 수지막의 표면이 무기질 산화막을 형성하도록 변경되어서 산소를 함유하지 않는 에칭 가스를 사용할 수 있도록 실시된다. 따라서, 고 정밀도의 패턴화를 실시하여, 산소 무함유 가스를 사용하는 전형적인 건식 에칭을 채택한 공정에서 층간 막에 관통막을 제공하는 것이 가능하다.
본 발명의 제12양태에 따라서, 수지막의 상부층과 하부층중 하나이상의 층에 실리콘 산화물로 만들어진 무기질 막을 형성하는 추가의 단계를 포함하는 반도체 디바이스의 제조방법이 제공된다.
상기된 바와 같이, 본 발명의 제12양태에 따른 반도체 디바이스의 제조 방법에 있어서, 무기질 막은 실리콘 산화물로 만들어져서, 에칭 속도가 조절될 수 있다. 덧붙여, 접촉공은 층간막이 실리콘 래더 시리즈 수지막과, 실리콘 산화물로 만들어진 무기질 막을 포함하는 다층 구조를 가질 때에도 불규칙성이 없는 측벽을 가지도록 단지 한번의 에칭 공정에 의해 형성될 수 있다.
본 발명의 상기 목적과 신규성은 첨부된 도면을 참조할 때 다음의 상세한 설명으로부터 보다 전체적으로 명백하게 된다. 그러나, 도면은 단지 예시의 목적을 위한 것이고 발명의 제한하는 것이 아니라는 것을 알 수 있을 것이다.
[바람직한 실시예의 상세한 기술]
본 발명의 개략적인 기술이 다음에 주어진다.
본 발명은, 실리콘 래더 시리즈 수지막이 반도체 기판상에 다층의 상호 접속 구조에 있는 층간 절연막으로서 사용되고, 다음의 화학식(Ⅰ)으로 표현되는 실리콘 래더 폴리머로 만들어진 경화막이 실리콘 시리즈 수지로서 채용된다:
(여기서, R은 동일하거나 또는 상이한 수소원자, 저알킬 그룹, 또는 페닐 그룹; n은 2,000 내지 100,000의 가중 평균 분자량을 얻기에 충분한 정수이다). 따라서, 거의 가스 배출을 유발하지 않고 단지 하나의 피복부에 의한 우수한 평탄도를 가지는 층간 절연막을 제공하는 것이 가능하다.
실리콘 래더 폴리머가 분자 사슬의 끝에 있는 -OH 때문에 주 피복부에 대한 양호한 결합 특성을 제공할 수 있음에도 불구하고, 실리콘 래더 폴리머는 -OH가 그 측부 사슬에 없기 때문에 다른 층들에 나쁜 영향을 주는 가스 배출을 거의 유발하지 않는다(즉, 가스 배출이 거의 없다).
더욱이, 실리콘 래더 폴리머는 2,000이하의 분자량의 경우에 균열에 대해 빈약한 내성을 보이며, 100,000을 초과하는 분자량의 경우에 빈약한 충전 성능을 보인다.
이러한 경우에, 경화막은 수소 실세스퀴옥산, 또는 측부 사슬에 수화물 그룹을 함유하는 실리콘 폴리머를 함유할 수도 있다. 대안적으로, 경화막은 150 내지 100,000ppm의 범위에서 실란 결합제를 함유할 수도 있다. 따라서, 상부 및 하부층에 대한 결합 성능을 개선하는 것이 가능하다.
한편, 본 발명에 따라서, 평탄막은 수지 용액을 적용하여 열 경화시키는 것에 의해 형성된다. 수지용액은 유기질 용제가 5 내지 30wt%의 범위의 농도를 제공하도록 화학식(Ⅰ)으로 나타난 실리콘 래더 폴리머에 첨가되는 조성을 가진다.
이러한 것은, 고체 함량 농도가 5wt%이하일 때 평탄도가 빈약하게 되고, 충전 성능은 30wt%를 초과하는 경우에 저하되기 때문이다.
유기질 용제로서, 방향족 시리즈 유기질 용제, 알콜 시리즈 유기질 용제, 에스테르 시리즈 유기질 용제, 에테르 유기질 용제, 및 케톤 유기질 용제중 어느 하나 또는 그 혼합물을 사용하는 용액이 사용될 수도 있다.
방향족 시리즈 유기질 용제로서, 메톡시벤젠, 에톡시벤젠, 톨루엔, 1, 2, 3, 4-테트라하이드로나프타렌중 어느 하나 또는 그 혼합물을 함유하는 용액이 사용될 수도 있다. 알콜 시리즈 유기질 용제로서, 메탄올, 에탄올, 1-프로페놀, 1-부탄올, 2-부탄올, 3-부탄올 중 어느 하나 또는 그 혼합물을 함유하는 용액이 사용될 수도 있다. 에스테르 시리즈 유기질 용제로서, 메틸 아세트산염, 에틸 아세트산염, 프로필 아세트산염, 이소프로필 아세트산염, 부틸 아세트산염, 이소부틸 아세트산염, 2-부틸 아세트산염, 펜틸 아세트산염, 이소펜틸 아세트산염 중 어느 하나 또는 그 혼합물을 함유하는 용액이 사용될 수도 있다.
또한, 케톤 시리즈 유기질 용제로서, 아세톤, 메틸에틸케톤, 메틸 이소부틸 케톤, 및 싸이크로헥사논 중 어느 하나 또는 그 혼합물을 함유하는 용액이 사용될 수도 있다. 에테로 시리즈 유기질 용제로서, 에틸렌 글리콜 디에틸 에테르, 에틸렌 글리콜 디에틸 에테르, 디에틸렌 글리콜 디메틸 에테르, 디에틸렌 글리콜 디에틸 에테르 중 어느 하나 그 혼합물을 함유하는 용액이 사용될 수도 있다.
본 발명에 따라서, 높은 분자량을 가지는 한쪽 실리콘 래더 폴리머와 낮은 분자량을 가지는 다른쪽 실리콘 래더 폴리머는 주 피복부에 대한 실리콘 래더 폴리머의 결합 성능 향상의 목적을 위하여 서로 혼합된다.
바람직하게, 30,000 이상의 가중 평균 분자량을 가지는 한쪽 실리콘 래더 폴리머는 30,000 이하의 낮은 분자량을 가지는 다른쪽 실리콘 래더 폴리머와 혼합된다.
낮은 분자량을 가지는 혼합된 실리콘 래더 폴리머의 형태는 높은 분자량을 가지는 실리콘 래더 폴리머의 형태와 같거나 다를 수도 있다. 낮은 분자량 물질의 첨가량은 높은 분자량 물질에 대하여 바람직하게 20wt%이상이다.
낮은 분자량 물질의 첨가는 주 피복부에 대한 결합 성능 뿐만 아니라 피복부 특성에서의 변화 때문에 피복시에 평탄도와 충전 성능에서 효과적이다.
상기 목적을 위하여, 수소 실세스퀴옥산, 또는 측부 사슬에서 수화물 그룹을 함유하는 실리콘 폴리머를 사용하는 SOG 피복 방법을 위해 사용된 다른 무기질 또는 유기질 용액(이후에 무기질 SOG 용액 또는 유기질 SOG 용액이라 한다)을 첨가하는 것이 또한 효율적이다.
수소 실세스퀴옥산의 첨가량은 실리콘 래더 폴리머에 대하여 20 내지 60wt%의 범위이다. 20wt%이하의 양은 효과를 줄 수 없으며, 60wt% 이상의 양은 크랙에 대한 내성이 빈약하다.
무기질 SOG 용액 또는 유기질 SOG 용액의 첨가량은 실리콘 래더 시리즈 수지 피복 액체에 대하여 5 내지 40wt%의 범위이다. 5wt%이하의 양은 효과가 없으며, 40wt%를 초과하는 양의 배출 가스로 인하여 배선에 대한 신뢰성의 문제를 유발한다.
여기에서 사용된 무기질 SOG 용액은 상업적으로 시판되는 OCD T-2(도오꾜오 오까 공업 주식회사에 의해 제조되어 시판, 일본에서 이용가능하며 동일한 것이 이후에 적용됨), SF2700(스미또모 화학 주식회사), HSG-200(히타치 화학 주식회사)등을 포함할 수도 있다.
또한, 유기질 SOG 용액은 상업적으로 시판되는 OCD T-2(도오꼬오 오까 공업 주식회사), SF1000(스미또모 화학 주식회사), HSG-2200(히타치 화학 주식회사)등을 포함할 수도 있다.
덧붙여, 본 발명에 따라서, 수지 함량에 대하여 150 내지 100,000ppm의 범위에 있는 실란 결합제가 결합성능을 개선하기 위하여 실리콘 래더 시리즈 수지 피복액에 첨가된다.
실란 결합제의 첨가량이 150ppm 이하이면, 개선된 결합 성능의 효과를 제공하는 것이 불가능하다. 100,000ppm을 초과하는 양은 막을 열경화시켜 형성한 후에 저하된 질의 실리콘 래더 시리즈 수지막이 따르게 된다.
상기된 바와 같이, 실리콘 시리즈 수지막을 패턴화하는 방법에서, CHF3와 혼합된 산소 함유 CF4가스가 사용되는 건식 에칭이 통상 채택되고, 에칭 속도비는 산소 첨가량에 의해 조절된다.
그러나, 이러한 방법에서, 에칭 가스의 산소 함량에 있어서의 변화는 패턴화동안 사용된 레지스트의 선택에서 주요문제를 유발하고, 다른 공정에 나쁜 영향을 줄 수도 있다.
예를들어, 화학식(Ⅰ)에 의해 나타난 화학식의 측부 사슬에서 페닐 그룹을 가지는 실리콘 래더 폴리머는 내열성을 필요로 하는 층간 막을 위해 효과적으로 사용될 수 있다. 그러나, 실리콘 래더 폴리머의 높은 탄소 함량 때문에, 많은 양의 산소를 함유하는 가스는 패턴화동안 에칭 가스로서 요구된다.
따라서, 패턴화동안 사용된 레지스트 마스크와, 실리콘 래더 폴리머의 큰 에칭비를 제공하는 것이 불가능하기 때문에, 패턴화의 정밀도가 떨어진다.
이 문제를 극복하도록 용액을 연구한 후에, 본 발명의 발명자는 에칭 속도가 층간막의 탄소 함량에 의해 조절된다는 것을 알았다.
이는 막이 동일한 공정에 의해 형성될 때, 실리콘 시리즈 수지의 에칭 속도가 단지 실리콘 수지의 탄소 함량에 좌우되고 실리콘 수지를 형성하는 유기질 그룹의 구조에 나쁜 영향을 주지 않는다는 것을 보여준다.
즉, 화학식(Ⅰ)에 의해 나타난 실리콘 래더 폴리머의 측부 사슬의 형태를 선택하는 것에 의하여 탄소 함량을 조절하는 것이 가능하다. 조절은 상이한 탄소 함량을 가지는 2가지 이상의 형태의 실리콘 래더 폴리머를 혼합하는 것에 의하여 만들어질 수 있다.
덧붙여, 실리콘 래더 폴리머와 무기질 수소 실세스퀴옥산의 혼합비에 의하여, 또는 실리콘 래더 시리즈 수지 피복액에 혼합되는 무기질 SOG 용액 또는 유기질 SOG 용액의 양에 의하여 탄소 함량을 조절하는 것이 가능하다.
한편, 상기 목적을 이하여, 탈탄 처리가 높은 탄소 함량을 가지는 실리콘 래더 시리즈 수지와 같은 유기질 SOG을 에칭하도록 실시될 수도 있다. 이 처리도 비활성 가스를 사용하는 플라즈마 처리를 포함할 수도 있다.
탈탄 처리는 무기질 산화막을 형성하도록 실리콘 래더 시리즈 수지막의 표면을 변경하여서, 산소를 함유하지 않는 에칭 가스가 패턴을 형성하기 위한 건식 에칭에서 사용될 수 있다.
그 결과, 높은 정밀도로 패턴화할 수 있도록 패턴화동안 사용된 레지스트 마스크와 실리콘 래더 시리즈 수지막의 큰 에칭비를 제공하는 것과, 산소를 함유하지 않는 가스를 사용하는 전형적인 건식 에칭을 채택하는 공정에 의해 층건막에 관통공을 제공하는 것이 가능하다.
층간 막이 실리콘 래더 시리즈 수지막과 CVD에 의해 실리콘 산화물로 만들어진 무기질 막을 포함하는 다층 구조를 가질 때 조차도, 동일한 에칭비가 상기된 바와 같이 에칭비를 조절하는 것에 의하여 실리콘 수지막과 무기질 막을 위해 준비될 수 있다.
따라서, 단지 한번의 에칭 처리만으로, 실리콘 래더 시리즈 수지막과 실리콘 산화물로 만들어진 무기질 막을 포함하는 다층 구조를 가지는 층간막에서 조차도 불규칙성을 그 측벽이 가지지 않는 접촉공을 제공하는 것이 가능하다.
상세한 설명은 첨부된 도면을 참조하여 본 발명의 한 실시예에 대해 주어지게 된다.
[예 1]
제1(a)도 내지 제1(d)도는 본 발명의 한 실시예에 따른 반도체를 부분적으로 도시한 단면도이다.
도면에서, 도면부호1은 회로 소자들을 구비한 실리콘 반도체 기판을 의미하여, 2는 반도체 기판(1)에 형성된 절연막이며, 3은 절연막(2)에 형성된 제1Al배선층이며, 4는 제1Al배선층(3)을 덮도록 플라즈마CVD방법으로 만들어진 실리콘 산화막이며, 5는 실리콘 산화막(4)에 형성되고 상기 화학식(Ⅰ)으로 나타나는 실리콘 래더 시리즈 수지로 만들어진 수지막이며, 6은 수지막(5)에 형성된 실리콘 산화막이며, 7은 실리콘 산화막(6)에 형성된 제2Al배선층이다.
제1Al배선층(3)과 제2Al배선층(7)은 접촉공을 통하여 접속되고, 접촉공은 사전 결정된 위치에 있는 층간막에 제공되고, 실리콘 산화막(4), 수지막(5), 실리콘 산화막(6)을 포함한다.
제1(a)도는 제1Al배선층(3)과 제2Al배선층(7)이 실리콘 산화막(4), 수지막(5) 및 실리콘 산화막(6)을 포함하는 3층구조를 포함하는 층간막에 의해 분리된 상태를 도시한다.
제1(b)도는 제1Al배선층(3)과 제21A배선층이 수지막(5)과 실리콘 산화막(6)을 포함하는 2층 구조를 가지는 층간막에 의해 분리된 상태를 도시한다.
제1(c)도는 제1Al배선층(3)과 제2Al배선층(7)이 실리콘 산화막(4)과 수지막(5)을 포함하는 2층 구조를 가지는 층간막에 의해 분리된 상태를 도시한다.
제1(d)도는 제1Al배선층(3)과 제2Al배선층(7)이 하나의 층, 즉 수지막(5)에의해 분리된 상태를 도시한다.
실리콘 산화막이 CVD 방법으로 수지막(5)상에 또는 그 아래에 형성된 것에 의하여, 강도 또는 전기적 특성과 같은 반도체 디바이스의 신뢰성을 개선한다.
제2(a)도 내지 제2(d)도를 참조하여 제1(a)도에 도시된 반도체 디바이스의 제조 방법에 대해 기술된다.
제1단계에서, 절연막(2)은 반도체 기판(1)에 형성되고, Al막은 스퍼터링 방법에 의하여 반도체 기판에 피착된다.
덧붙여, 주어진 포토리소 그래피 기술은 제1Al배선층(3)을 형성하는 패턴화를 위해 사용된다.
계속적으로, 실리콘 산화막(4)은 반도체 기판(1)에 형성된 제1Al배선층(3)에 플라즈마 CVD 방법으로 형성된다.
실리콘 산화막(4)은 실리콘 래더 폴리머 용액으로 스핀-피복된다.
실리콘 래더 폴리머 용액에 있는 주 용해 물질은 20,000의 가중 평균 분자량을 가진 실리콘 래더 폴리머이며 다음의 화학식(Ⅱ)으로 표시된다:
(여기에서, n은 20,000의 가중 평균 분자량을 얻기에 충분한 정수이다.)
n-부틸 아세트산염/1-부탄올(4/1) 혼합 용액이 실리콘 래더 폴리머 용액의 용제로서 사용되었으며, 상기 물질은 15wt%의 농도를 제공하도록 용해된다.
r-글리사이드옥시프로필트라이메톡시실란(모델명:KBM-403E, 신에쓰 화학 주식회사 제품)이 실리콘 래더 폴리머 수지 함량에 대하여 1,000ppm의 농도로 실란결합제로서 작용하는 첨가제로 사용되었다.
실란 결합제는 상기된 바와 같이 실리콘 래더 폴리머 수지 용액에 추후 첨가될 수 있으며, 또는 실란 결합제도 용제에 초기에 용해될 수도 있고, 그런 다음 실리콘 래더 폴리머 수지는 용제에 용해될 수도 있다. 대안적으로, 실란 결합제의 한 용액은 실리콘 래더 폴리머의 수지의 다른 용액과 혼합시키는 것이 또한 가능하다.
실리콘 래더 폴리머 용액은 스핀 피복되고, 그런다음 150℃ 및 250℃의 온도에서 각각 30분동안 열처리되었다. 실리콘 래더 폴리머 용액은 400℃의 온도에서 1시간동안 추가 열처리되는 것에 의하여, 수지막(5)을 형성하도록 적용된 실리콘 래더 폴리머를 열경화시킨다.
화학식(Ⅱ)으로 나타난 측부 사슬에 수산기 그룹을 함유하는 실리콘 폴리머 래더는 그 전체가 본 명세서에 통합된 일본 특허출원 평 4-340638호에 기술된 방법이다.
이 방법에 따라 제조된 실리콘 래더 폴리머는 1ppm 이하의 나트륨, 포타슘, 철, 구리, 납 및 수산화염화물, 그리고 1ppb 이하의 우라늄, 토륨을 함유하는, 즉 극히 낮은 불순물 함유량을 가지는 고 순수 실리콘 래더 폴리머이다.
따라서, 실리콘 래더 폴리머로 만들어진 층간 절연막은 우수한 내열성을 보여줄 수 있으며, 10이하의 분자량 분포에서 양호한 조절성 및 적은 특성 변화 때문에 신뢰성의 개선에 기여했다.
다음에, 제2(b)도에 도시된 바와 같이, 이소트로픽에칭이 평탄도를 개선하도록 CF4시리즈 가스에 의해 수지막(5)에 만들어졌고, 제1Al배선층(3)의 배선 패턴 이상의 두께를 제거하거나 감소시켰다.
계속적으로, 실리콘 산화막(6)이 3층 구조를 가지는 층간 절연막을 형성하도록 CVD 방법으로 수지막(5)에 형성되었다. 제2(c)도에 도시된 바와 같이, 3층 구조를 가지는 사전 결정된 위치의 층간 절연막은 접촉공을 제공하도록 전형적인 방법에 따라 에칭되었다.
제2(d)도에 도시된 바와 같이, 제2Al배선층(7)은 스퍼터링 방법등에 의하여 형성되고, 패턴화는 제2Al배선층(7)을 제1Al배선층(3)에 접속하기 위하여 필요한 형태를 제공하기 위해 실시되었다.
상기된 바와 같이, 예1의 반도체 디바이스의 층간 절연막에서, 패턴화를 위한 수지막(5)은 높은 분자량을 가지는 실리콘 래더 시리즈로 만들어 졌다. 그러므로, 두꺼운 막이 한번의 피복에 의해 형성되었을 때에도 크랙없이 충분한 평탄도를 제공하는 것이 가능하다.
덧붙여, 실란 결합제의 첨가 때문에, 막과 주 피복부 또는 상부막 사이에 양호한 결합성능이 제공될 수 있었다. 또한, 적은 양의 가스가 500℃ 이하의 온도에서 배출되었으며, Al배선층(7)이 수지막(5)이 노출되는 관통공에 형성될지라도 Al배선층(7)에 실패가 없이 우수한 장기간 신뢰성이 따른다.
[예 2]
본 발명에 따른 제1(b)도에 도시된 반도체 디바이스는 예1과 동일한 방법으로 제조되었다.
이 경우에, 제2(a)도에서의 제1Al배선층(3)을 패턴화한 후에 실리콘 산화막(4)의 형성 단계가 생략되고, 그 대신 수지막(5)이 제1Al배선층(3)의 패턴화 후에 형성된다.
예2의 반도체 디바이스에서, 크랙에 대한 양호한 내성 및 충분한 평탄도를 가지는 층간막을 제공하는 것이 가능하였다.
또한, 우수한 결합 성능이 막(5)과 주 피복부 또는 상부막 사이에 제공될 수 있었으며, 제1Al배선층(3) 또는 관통공에 있는 알루미늄에 실패가 발생하지 않았다.
[예 3]
본 발명에 따른 제1(c)도에 도시된 반도체 디바이스는 예1과 동일한 방법으로 제조되었다.
이 경우에, 제2(c)도에서의 수지막(5)의 에치 백후에 실리콘 산화막(6)의 형성단계가 생략되고, 그 대신 제2층으로서 작용하는 제2Al배선층(7)을 형성하도록 수지막(5)의 에치백후에 관통공이 제공되었다.
예3의 반도체 디바이스에서, 크랙에 대한 양호한 내성 및 충분한 평탄도를 가지는 층간막을 제공하는 것이 또한 가능하다.
덧붙여, 우수한 결합 성능이 막(5)과 주 피복부 또는 상부막 사이에 제공될 수 있었으며, 제2Al배선층(7) 또는 관통공에 있는 알루미늄에 발생되지 않았다.
[예 4]
본 발명에 따른 제1(d)도에 도시된 반도체 디바이스는 제1과 동일한 방법으로 제조되었다.
이 경우에, 실리콘 산화막(4)과 실리콘 산화막(6)의 형성 단계가 생략되고, 그 대신, 층간 절연막이 단지 수지막(5)만을 포함하였으며, 관통공이 제2Al배선층을 형성하도록 층간 절연막에 제공되었다.
예4의 반도체 디바이스에서, 크랙에 대한 양호한 내성과 충분환 평탄도를 가지는 층간막을 제공하는 것이 또한 가능하였다.
또한, 우수한 결합 성능이 막(5)과 주 피복부 또는 상부막 사이에 제공될 수 있었으며, 제1Al배선층(3),제2Al배선층(7), 또는 관통공에 있는 알루미늄에 실패가 없었다.
[예 5 내지 16]
예1 내지 4에서, 수지막(5)은 실리콘 래더 폴리머 용액에서의 주 용해된 물질로서, 20,000의 가중 평균 분자량을 가지면 화학식(Ⅱ)으로 나타난 폴리메틸 실세스퀴옥산을 사용하는 것에 의하여 형성된다. 덧붙여, n-부틸 아세트산염/1-부탄올(4/1의 혼합비) 혼합액이 용제로서 사용되었으며, 상기 물질은 15wt%의 농도를 가지도록 용제에 용해되었다. 또한, r-글리사이드옥시프로필트라이메톡시실란이 실리콘 래더 폴리머 수지 함량에 대하여 1,000ppm 의 농도로 첨가제로서 채택되었다. 그러나, 본 발명에 이것으로 제한되지 않는다는 것을 유의해야 한다.
수지막(5)을 형성하는 실리콘 래더 폴리머 용액의 조성은 다음의 표1에 기재된 바와 같이 조합될 수도 있다.
표 1에 기입된 실리콘 래더 폴리머는 다음의 화학식 Ⅲ으로 나타나는 구조를 가지도록 일본 특허출원 평4-340638호, 평4-208994호 및 일본 특허공개 평1-92224호에 기술된 방법에 따라 제조되었다:
(여기에서, R은 동일하거나 또는 상이한 메틸 그룹, 또는 페닐 그룹을 각각 지시하고, n은 2,000 내지 100,000의 범위에서 가중 평균 분자량을 얻기에 충분한 정수이다.)
표 1에 기입된 실리콘 래더 폴리머는 1ppm이하의 나트륨, 포타슘, 철, 구리, 납, 수산화 염화물, 및 1ppb 이하의 우라늄, 토륨을 함유하는, 즉 극히 낮은 불순물 함유량을 가지는 고순도의 실리콘 래더 폴리머였다.
그러므로, 실리콘 래더 폴리머로 만들어진 수지막(5, 층간 절연막)은 우수한 내열성을 보였으며, 10이하의 분자량 분포에서 적은 특성 변화 및 양호한 조절성 때문에 신뢰성의 개선에 기여했었다.
예 5 내지 17에서의 조합에 따른 실리콘 래더 폴리머 용액에 의해 형성된 수지막(5)을 사용하여 반도체 디바이스에 크랙에 대한 양호한 내성 및 충분한 평탄도를 가지는 층간막을 제공하는 것이 또한 가능하다.
또한, 우수한 결합성능이 막(5)과 주 피복부 또는 상부막 사이에 제공될 수 있었으며, 제1Al배선층(3), 제2Al배선층(7), 또는 관통공에 있는 알루미늄에서 실패가 발생되지 않았다.
[예 17 내지 20]
상기 예들에서 단지 한 형태의 실리콘 래더 폴리머가 사용되었음에도 불구하고, 본 발명은 한정되지 않음을 알아야 한다.
상기된 바와 같이, 주 피복부에 대한 30,000 이상의 큰 가중 평균 분자량을 가지는 실리콘 래더 폴리머의 결합 성능을 개선하는 것이 필요하다. 이러한 목적을 위하여, 다음의 표2에 기입된 바와 같이, 또 다른 낮은 분자량을 가지는 실리콘 래더 폴리머가 실리콘 래더 폴리머와 혼합되었다.
예를들어, 예 18에 기입된 바와같이, 50,000과 5,000의 가중 평균 분자량을 가지는 두 폴리메틸 실세스퀴옥산은 15wt%의 농도를 제공하도록 n-부틸 아세트산염에서 용해되기 위해 1:1의 비율로 혼합될 수도 있다. 또한, 수지막(5, 제2(a)도 내지 제2(d)도)은 1,000ppm의 r-글리사이드옥시프로필트라이메톡시실란이 실리콘 래더 폴리머에 첨가된 실리콘 래더 폴리머를 사용하는 것에 의하여 형성될 수도 있다.
예들에 있는 반도체 디바이스에서, 크랙에 대한 양호한 내성 충분한 평탄도를 가지는 층간 막을 제공하는 것이 또한 가능하였다.
더욱이, 우수한 결합 성능이 수지막(5)과 주 피복부 또는 상부막 사이에 제공될 수 있었으며, Al 배선층(3,7), 또는 관통공에 있는 알루미늄에 실패가 없었다.
[예 21 내지 30]
실란 결합제로서 작용하는 1,000ppm의 r-글리사이드옥시프로필트라이메톡시실란이 예들에서 결합성능을 개선하도록 첨가되었어도, 본 발명은 이에 한정되는 것은 아니다.
다음의 표 3에 기입된 바와 같이, r-글리사이드옥시프로필트라이메톡시실란의 양은 150 내지 100,000의 범위일 수도 있으며, 또다른 실란 결합제가 동일한 목적을 위하여 사용될 수도 있다.
예들에 있는 반도체 디바이스에서, 크랙에 대한 양호한 내성 및 충분한 평탄도를 가지는 층간막을 제공하는 것이 또한 가능하였다. 또한, 우수한 결합성능이 수지막(5)과 주 피복부 또는 상부막 사이에 제공될 수 있었으며, 관통공에 있는 알루미늄에서 실패가 발생되지 않았다.
[예 31 내지 33]
실란 결합제가 상기 예들에서 결합 성능을 개선하기 위하여 첨가제로서 채택되었더라도, 본 발명은 이에 한정되는 것은 아니다. 수소 실세스퀴옥산, 또다른 무기질 SOG 또는 유기질 SOG 용액을 첨가하는 것에 의하여 동일한 효과를 제공하는 것이 또한 가능하다.
다음의 표 4에 기입된 바와 같이, 수소 실세스퀴옥산(HSQ)는 20 내지 60wt%의 범위에서 첨가될 수도 있다.
20wt%의 이하의 첨가된 HSG 의 양은 개선된 결합 성능의 효과를 제공할 수 없으며, 60wt%를 초과하는 양은 열경화 작업동안 크랙에 대해 빈약한 내성을 유발한다.
[예 34 내지 39]
또한, 다른 무기질 SOG 또는 유기질 SOG 용액으로서 다음의 표5에 기입된 바와 같이 상업적으로 시판중인 SOG용액을 사용하는 것에 의하여 결합 성능을 유사하게 개선하는 것이 가능하였다.
표 5에서, 참조부호 T-7(12500T)는 유기질 SOG를 의미하고, T-2(P-48340)는 무기질 SOG이다.
[비교예 1 내지 12]
상기 예에 대한 비교예로서, 제2(a)도 내지 제2(d)도에 도시된 수지막(5)에 대응하는 실리콘 래더 폴리머 막은 다음의 표 6에 기입된 조합에 따라 준비된 실리콘 폴리머 용액을 사용하여 형성되었다.
표 6에서 비교예 1에 기입된 바와 같이, 형성된 실리콘 폴리머막은 실란 결합제의 첨가없이 주 피복부로부터 분리되었다. 특히, 제1Al배선층(3)에서 분리가 쉽게 발생되었다.
대안적으로, 주 피복부에 대한 결합성능은 표 6에 있는 비교예 2에 기입된 소량의 첨가된 실란 결합제로 빈약하였다. 또한, 비교예 3에 기입된 바와 같이 많은 양의 첨가된 실란 결합제로 인하여 형성된 실리콘 래더 폴리머 막의 질에 있어서 결점이 유발되었다.
표 6에 있는 비교예 4 및 5에 기입된 바와 같이, 100,000을 초과하는 분자량을 가지는 실리콘 래더 폴리머는 피복시에 저하된 충전성능이 따랐고, 종료시에 작은 양의 -OH그룹으로 인하여 주 피복부에 대한 빈약한 결합성능이 유발되었다. 한편, 표 6에 있는 비교예 6에 기입된 바와 같은 저 폴리머 농도를 가지는 실리콘 래더 폴리머는 피복시에 빈약한 평탄도를 제공했다.
또한, 표 6에 있는 비교예 7과 8에 기입된 바와 같이, 소량의 첨가된 HSG는 빈약한 결합 성능을 유발하였고, 많은 양은 실란 결합제에서와 같이 막의 질에 있어서의 결점이 유발된다.
소량의 첨가된 SOG 는 표 6에 있는 비교예1와 11에 기입된 바와 같이 빈약한 결합성능을 유발하였으며, 많은 양은 Al배선에 나쁜 영향을 주었다.
[예 41]
제3도는 실리콘 수지의 탄소 함량의 에칭 속도 사이의 관계를 도시한 그래프이다.
도면에서, 참조 부호 31과 31는 폴리메틸실세스퀴옥산을 의미하고, 32와 32a는 폴리페닐실세스퀴옥산이며, 33과 33a는 T-7(12500T, 도오꾜오 오까 공업 주식회사의 유기질 SOG 물질)이고, 34와 34a는 T-7(12500TA, 도오꾜오 오까 공업 주식회사의 유기질 SOG 물질)이고, 35와 35a는 산소 함유 또는 산소 무함유 에칭 가스의 각 조건하에서의 SF1014(스미또모 화학 주식회사의 유기질 SOG 물질)이다.
참조부호 36과 36a는 플라즈마 CVD 방법에 따른 실리콘 산화막에 대한 에칭 속도를 의미하고, 실리콘 산화막은 0%의 탄소 함량을 가졌다.
각각의 막의 탄소 함량은 측정의 결과에 의해 얻어진다.
도면으로부터 알수 있는 바와 같이, 에칭 속도는 유기질 그룹의 형태 또는 막에 함유된 폴리머의 구조에 관계없이 단지 탄소 함량에만 좌우된다.
산소 무함유 가스가 제3도에 도시된 에칭 조건에 따라 사용될 때, 탄소 함량은 1,000(Å/min)으로 에칭 속도를 설정하기 위하여 약 40wt%로 설정될 수도 있다.
40wt%의 조절된 탄소 함량을 가지는 층간 평탄막을 제공하기 위하여, 화학식(Ⅲ)에 도시된 폴리메틸페닐실세스퀴옥산은 일본 특허 출원 평 4-208994 호에 기술된 방법에 따라 40.1:59.9의 메틸 그룹 대 페닐 그룹을 가지도록 구성되었다.
또한, 폴리머의 피복액은 층간 절연막을 형성하도록 준비되어 사용되었다.
막의 측정된 에칭 속도는 의도값과 거의 일치하는 983(Å/min)이었다.
[예 42]
예 41에서와 같이, 실리콘 래더 폴리머는 1,000(Å/min)의 에칭 속도를 제공하기 위하여 40wt%의 조절된 탄소 함량을 가지도록 준비되었다.
층간, 패턴막은, 화학식(Ⅱ)으로 나타난 폴리메틸실세스퀴옥산(20,000의 가중 평균 분자량을 가짐)과 다음의 화학식(Ⅳ)으로 나타나는 폴리페닐실세스퀴옥산이 40.1:59.9의 중량비로 혼합된 피복액을 준비하는 것에 의하여 형성되었다.
(여기에서, ph는 페닐 그룹이고;n은 2,000의 가중 평균 분자량을 얻기에 충분한 정수이다.)
막의 측정된 에칭 속도는 위도값과 거의 동일한 991(Å/min)이었다.
화학식(Ⅳ)에 의해 나타나는 끝에 수산화기 그룹을 가지는 실리콘 래더 폴리머는 일본 특허 공개 평 1-92224호에 기술된 방법에 따라 준비되었다.
[예 43]
예 41에서와 같이, 실리콘 래더 폴리머는 1,000(Å/min)의 에칭 속도를 제공하기 위하여 40wt%의 조절된 탄소 함량을 가지도록 준비되었다.
여기에서, 층간 패턴막은 화학식(Ⅳ)으로 나타난 폴리페닐실세스퀴옥산(2,000의 가중 평균 분자량을 가짐)과 수소 실세스퀴옥산이 73.0:27.0의 중량비로 혼합된 피복액을 준비하는 것에 의하여 형성되었다.
막의 측정된 에칭 속도는 의도값과 거의 동일한 1012(Å/min)이었다.
[예 44]
예 41에서와 같이, 실리콘 래더 폴리머는 1,000(Å/min)의 에칭 속도를 제공하기 위하여 40wt%의 조절된 탄소 함량을 가지도록 준비되었다.
여기에서, 층간 패턴막은 20wt%의 화학식(Ⅳ)으로 나타난 폴리페닐실세스퀴옥산(2,000의 가중 평균 분자량을 가짐)을 함유하는 용액과 상업적으로 시판되는 유기질 SOG 용약(T-7[12500TA], 도오꾜오 오까 공업주식회사 제품)이 71.8:28.2의 중량비로 혼합된 피복액을 준비하는 것에 의하여 형성되었다.
막의 측정된 에칭 속도는 의도값과 거의 동일한 966(Å/min)이었다.
[예 45]
예 41에서와 같이, 실리콘 래더 폴리머는 1,000(Å/min)의 에칭 속도를 제공하기 위하여 40wt%의 조절된 타소함량을 가지도록 준비되었다.
여기에서, 층간 패턴막은 8.4wt%의 화학식(Ⅳ)으로 표현된 폴리페닐실세스퀴옥산(2,000의 가중 평균 분자량을 가짐)을 함유하는 용액과 상업적으로 시판되는 무기질 SOG 용액(T-2[p-48340], 도오꾜오 오까 공업주식회사 제품)이 73.0:27.0의 중량비로 혼합된 피복액을 준비하는 것에 의하여 형성되었다.
막의 측정된 에칭 속도는 의도값과 거의 동일한 981(Å/min)이었다.
[예 46]
이러한 것으로부터 알 수 있는 바와 같이, 상이한 탄소 함량을 가지는 수지들이 형성된 막의 탄소 함량을 조절하도록 혼합되는 것에 의하여, 에칭 속도를 조절한다.
층간 패턴막이 CVD 방법에 의해 만들어진 실리콘 산화막과 실리콘 래더 수지막을 포함하는 다층구조를 가지도록 형성될 때, 실리콘 산화막과 수지막의 에칭 속도가 서로 동일하게 만들어지는 것에 대해 기술한다.
제3도에 도시된 바와 같은 산소를 채택한 에칭 조건하에서, 도면으로부터 알 수 있는 바와같이, 실리콘 래더 시리즈 수지의 탄소 함량은 플라즈마 CVD 방법에 의해 형성된 실리콘 산화막과 동일한 에칭 속도를 제공하도록 약 8wt%로 설정될 수도 있다.
여기에서, 약 8wt%의 탄소 함량을 가지는 실리콘 래더 시리즈 수지는 20,000의 가중 평균 분자량을 가지는 폴리메틸실세스퀴옥산과 수소 실세스퀴옥산이 56.7:43.3의 중량비로 혼합된 액을 사용하는 것에 의해 제공될 수 있었다.
상기된 바와 같이 형성된 막의 측정된 에칭 속도는 의도 값과 거의 동일한 4,431(Å/min)이었다.
그러므로, 이 방법에 따라서, 에칭 가스의 증가된 산소함량없이 실리콘 래더 시리즈 수지에 의해 층간막이 에칭 속도를 조절하는 것이 가능하다. 그 결과, 층에 패턴을 형성할 때 사용된 레지스트 마스크의 에칭의 선택성에 문제가 발생하지 않는다.
[예 47]
층간 절연막이 실리콘 래더 시리즈 수지와 플라즈마 CVD방법에 의해 만들어진 실리콘 산화막에 의해 형성될 때, 상이한 막의 에칭 속도는 실리콘 래더 시리즈 수지막을 변경하는 것으로 동일하게 될 수도 있었다.
제4(a)도 내지 제4(d)도는 실리콘 래더 시리즈 수지막을 변경하는 것에 의하여 에칭 속도를 조절하는 방법을 도시한 공정 단면도다.
도면에서, 폴리페닐실세스퀴옥산이 실리콘 래더 시리즈 수지막으로서 사용되었고, 그 공정은 제1(a)도에 도시된 구조를 가지는 반도체 디바이스를 형성하도록 도시되었다.
이 예에서, 수지막(5)은 에칭되는 폴리페닐실세스퀴옥산으로 만들어졌으며, 수지막(5)의 표면은 탈탄처리에 의해 과물화를 위해 변경된 것에 의하여, 에칭 속도를 플라즈마 CVD 방법에 의해 형성된 실리콘 산화막(4,6)에서의 에칭 공정에서 산소 무함유 CF4및CHF3를 함유하는 전형적인 혼합 가스를 채택하는 것이 가능하다.
제4(a)도 내지 제4(d)도를 참조하여 본 발명의 제조 방법에 대해 설명한다.
제1단계에서, 절연막(2)은 제4(a)도에 도시된 바와 같은 반도체 디바이스를 형성하는 반도체 기판(1)에 형성되었다.
2,000의 가중 평균 분자량을 가지며 화학식(Ⅳ)으로 나타나는 실리콘 래더 폴리머로서, 실리콘 산화막(4)이 메톡시벤젠/에톡시벤젠(1/1) 혼합액(20wt%의 농도)으로 스핀 피복되었다. 적용된 용액은 150℃와 250℃ 의 온도에서 30분동안 열처리되고, 수지막(5)을 형성하도록 400℃의 온도에서 1시간동안 열처리되었다.
다음에, 평탄도를 제공하고 제1Al 배선층(3)에서의 수지막(5)의 두께를 제거 또는 감소시키기 위하여, 이소트로픽 에칭이 실리콘 래더 폴리머의 에치 백을 위하여 CF4시리즈 가스로 만들어졌다.
이 경우에, 20%이하의 산소가 에칭 속도 및 균일성을 개선하도록 에칭 가스와 바람직하게 혼합되었다.
예에서 중요한 특징인 다음의 공정에서, 남아있는 수지막(5)의 표면은 질소 가스의 플라즈마에 의하여 처리되는 것에 의해, 무기질 SiO2층(5')를 형성하고, 제4(b)도에 도시된 바와 같이 제1Al배선층에 있는 수지막(5)을 완전히 제거한다.
질소 가스의 플라즈마에 의한 표면 처리는 남아있는 수지막(5)의 표면에 대한 탈탄처리로서 작용하였다.
계속적으로, 제4(c)도에 도시된 바와 같이, 실리콘 산화막(6)은 CVD 방법에 따라 수지막(5')에 형성되었다. 또한, 동일한 도면에 도시된 바와 같이, 3층 구조를 가지는 층간 절연막의 사전 결정된 위치는 산소를 함유하지 않으나 CF4및 CHF3를 함유하는 전형적인 혼합가스를 사용하는 방법에 따라서 접촉공을 제공하도록 에칭된다.
제4(d)도에 도시된 바와 같이, 제2Al배선층(7)은 스퍼터링 방법에 따라 연속적으로 형성되고, 스퍼터링은 제2Al배선층(7)을 제1Al배선층(3)에 접속시키도록 제2Al배선층(7)의 필요한 형태를 제공하기 위해 실시된다.
반도체 디바이스의 제조방법이 폴리페닐실세스퀴옥산으로 만들어진 수지막(5)에 한정되지 않고, 유기질 그룹을 함유하는 어떠한 형태의 막에 적용될 수도 있음을 알아야 한다.
대안적으로, 아르곤 또는 네온과 같은 다른 비활성 가스의 플라즈마, 또는 산소 가스의 플라즈마를 사용하여 동일한 효과를 제공하는 것이 가능하다.
상기된 바와 같이, 우수한 내열성을 보여주는 폴리페닐실세스퀴옥산은 탄소함량에 관계없이 층간 패턴막으로서 사용될 때에도, 산화막을 형성하도록 실리콘 시리즈 수지막의 표면을 변경시키는 것이 가능하여서, 산소를 함유하지 않은 가스를 사용할 수 있다.
본 발명에 따라서, 통상의 공정으로 관통공을 제공하는 것이 가능하다.
상기로부터 알 수 있는 바와 같이, 본 발명에 따라서, 실리콘 래더 폴리머는 배선층들 사이에 배치된 층간 절연층에 대한 평탄막으로서 사용된다. 그러므로, 막은 크랙에 대한 양호한 내성을 보일 수 있으며, 두꺼운 막을 형성하도록 적용될 수 있다. 또한, 막의 단 한번의 피복이 우수한 평탄도를 제공할 수 있어, 간단화된 공정이 따른다.
덧붙여, 막은 소량의 가스를 배출하고, 다른 층에 대하여 양호한 결합성능을 보일 수 있다. 그 결과, 장기간의 신뢰성을 가지는 Al배선층을 구비한 반도체 디바이스를 제공하는 것이 가능하다.
또한, 막의 탄소 함량을 조절하여 공정에 따른 에칭 속도를 제공하는 것이 가능하다. 층간 절연층이 무기질 실리콘 산화막과 실리콘 래더 폴리머의 조합에 의해 형성될 때에도 접촉공을 연속적으로 제공하는 것이 가능하다.
실리콘 래더 폴리머로 만들어진 평탄막의 표면은 비활성 가스의 플라즈마에 의한 표면 처리와 같은 탈탄 처리에 의해 무기질 막을 제공하는 것이 가능하다.
따라서, 산소 무함유 가스에 의한 평탄막을 에칭하는 것이 가능하다.
그 결과, 막과 다른 층들의 동일한 에칭 선택비를 제공하거, 또는 에칭에 의해 패턴을 형성할 때에 사용된 레지스트 마스크와 막의 크게 다른 선택비를 제공하는 것이 가능하다.
본 발명의 바람직한 실시예가 특정 용어를 사용하여 기술되었지만, 이러한 기술은 단지 예시의 목적을 위한 것이고, 첨부된 특허청구의 범위로부터 벗어남이 없이 변경 및 변형이 만들어질 수 있음을 알 것이다.

Claims (12)

  1. 주어진 배선 패턴이 형성되는 제1 배선층과; 접촉공을 가지며 상기 제1배선층으로 인한 불규칙성을 흡수하도록 상기 제1배선층에 형성되는 층간 절연층과; 주어진 패턴을 제공하기 위하여 상기 층간 절연층에 형성되는 제2배선층을 포함하며; 상기 제2배선층과 상기 제1배선층은 사전결정된 위치에서 상기 층간 절연층에 제공되는 상기 접촉공을 통해 접속되고; 상기 층간 절연층은 다음의 화학식에 의해 표현되는 실리콘 래더 폴리머중 하나이상을 함유하는 수지 물질로 만들어진 경화막인 패턴 막을 포함하는 것을 특징으로 하는 반도체 디바이스.
    (HO)2(R2SiO3)nH2
    여기에서, n은 2,000 내지 100,000의 범위로 화합물의 가중 평균 분자량을 얻기에 충분한 정수; r은 수소 원자, 저알킬 그룹, 및 페닐 그룹중 하나.
  2. 제1항에 있어서, 상기 수지 물질은 수소 실세스퀴옥산을 함유하는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 평탄막은 측부 사슬에 수산화물 그룹을 함유하는 실리콘 폴리머를 함유하는 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서, 상기 수지 물질은 150 내지 100,000ppm의 범위에서 실란 결합제를 함유하는 것을 특징으로 하는 반도체 디바이스.
  5. 주어진 패턴이 형성되는 제1배선층을 형성하는 단계와; 상기 제1배선층으로 인한 불규칙성을 흡수하도록 상기 제1배선층에 실리콘 래더 시리즈 수지로 만들어진 패턴막을 포함하는 층간 절연막을 형성하는 단계와; 사전 결정된 위치에서 상기 층간 절연층의 상기 제1배선층에 접촉공을 제공하는 단계와; 상기 층간 절연층에 사전결정된 패턴을 가지는 제2배선층을 형성하는 단계와; 상기 제1배선층을 상기 층간 절연층에 제공된 상기 접촉공을 통하여 상기 제2배선층에 접속시키는 단계를 포함하며; 평탄막을 포함하는 층간 절연층을 형성하는 단계는, 5 내지 30wt%의 수지 농도의 수지 용액을 얻도록, 수지 물질에 대한 방향족 시리즈 유기질 용제, 알콜 시리즈 유기질 용제, 에스테르 시리즈유기질 용제, 에테르 시리즈 유기질 용제, 및 케톤 시리즈 유기질 용제들중 하나이상에 상기 수지물질을 첨가하는 단계와; 피복막을 형성하도록 하부층에 상기 수지용액을 적용하는 단계와; 상기 피복막을 열경화시키는 것에 의하여 상기 패턴막을 형성하는 단계를 포함하며; 상기 수지물질은 다음의 화학식으로 표현되는 실리콘 래더 폴리머중 하나이상을 함유하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
    (HO)2(R2Si2O3)nH2
    여기에서, n은 2,000 내지 100,000ppm의 범위에서 화합물의 가중 평균 분자량을 얻기에 충분한 정수; r은 수소 원자, 저 알킬 그룹, 및 페닐 그룹중 하나.
  6. 제5항에 있어서, 상기 수지 용액은 30,000의 고 분자량을 가지는 하나의 실리콘 래더 폴리머와, 30,000이항의 저 분자량을 가지며 고 분자량을 가진 상기 실리콘 래더 폴리머에 대해 20wt% 이상인 다른 하나의 실리콘 래더 폴리머를 함유하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  7. 제5항에 있어서, 상기 수지 용액은 수소 실세스퀴옥산을 함유하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  8. 제5항에 있어서, 상기 수지 용액은 측부 사슬에 수산화기 그룹을 함유한 실리콘 폴리머가 5 내지 40wt% 범위의 농도를 가지도록 용해된 용액을 함유하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  9. 제5항에 있어서, 상기 수지 용액은 수지 함량에 대하여 150 내지 100,000ppm의 범위에서 실란 결합제를 함유하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  10. 제5항에 있어서, 상기 수지 용액중 탄소 함량은 사전결정된 값으로 조절되는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  11. 제5항에 있어서, 상기 수지로 만들어진 피복막의 표면을 탈탄처리로 변경시키는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  12. 제5항에 있어서, 상기 수지로 만들어진 피복막의 상부층과 하부층 중 하나이상에 실리콘 산화물로 만들어진 무기질 막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
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KR100476371B1 (ko) * 1997-12-30 2005-07-05 주식회사 하이닉스반도체 금속층간의평탄화절연막형성방법

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