KR100645422B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

배선 간 용량을 저감하기 위해, 배선 간의 층간 절연막에 크세로겔(Xerogel) 또는 불소 수지를 사용했을 때의 문제점, 미스얼라인먼트(misalignment)를 발생한 경우의 문제점 등을 해결하여 신뢰성이 높은 배선 구조를 형성하는 반도체 소자의 제조 방법을 제공한다. 크세로겔막 또는 불소 수지막을 포함하는 층간 절연막(12)을 구비한 반도체 소자의 제조 방법에 있어서, 층간 절연막(12)의 하부층을 유기막으로 형성하고, 층간 절연막(12)의 상부층을 크세로겔막 또는 불소 수지막으로 형성한 층간 절연막(12) 상에, 그 층간 절연막(12)을 에칭하여 비아홀(via hole)(26)을 형성할 때의 에칭 마스크로 되는 제1 마스크(25)를 형성하는 공정과, 제1 마스크(25)와 재질이 상이하며, 제1 마스크(25) 상에 층간 절연막(12)을 에칭하여 배선홈(27)을 형성할 때의 에칭 마스크로 되는 제2 마스크(21)를 형성하는 공정을 구비한 제조 방법이다.
층간 절연막, 제1 마스크, 제2 마스크, 에칭 마스크, 비아홀

Description

반도체 소자의 제조 방법{PROCESS FOR PRODUCING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 반도체 소자의 제조 방법에 관한 제1 실시 형태를 나타낸 제조 공정도.
도 2는 본 발명의 반도체 소자의 제조 방법에 관한 제1 실시 형태를 나타낸 제조 공정도.
도 3은 본 발명의 반도체 소자의 제조 방법에 관한 제2 실시 형태를 나타낸 제조 공정도.
도 4는 본 발명의 반도체 소자의 제조 방법에 관한 제3 실시 형태를 나타낸 제조 공정도.
도 5는 본 발명의 반도체 소자의 제조 방법에 관한 제4 실시 형태를 나타낸 제조 공정도.
도 6은 제4 실시 형태에 나타낸 제조 방법에서 미스얼라인먼트(misalignment)를 발생한 경우의 제조 방법을 나타낸 제조 공정도.
도 7은 종래 기술의 제조 방법을 나타낸 제조 공정도.
도 8은 종래 기술에서 미스얼라인먼트를 발생한 경우의 과제를 나타낸 제조 공정도.
<도면의 주요 부분에 대한 부호의 설명>
12: 층간 절연막, 21: 제2 마스크, 25: 제1 마스크.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는 설계 규격이 0.25㎛를 넘는 소자 공정에 사용되는 다층 배선 구조(multi-layer wiring structure)를 가지는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 미세화에 따라, 배선의 미세화, 배선 피치(배선 간격)의 축소화가 필요하게 되고 있다. 또, 동시에 저소비 전력화 및 고속화 등의 요구에 따라, 층간 절연막의 저유전율화(低誘電率化) 및 배선의 저저항화가 필요하게 되고 있다. 특히, 논리 소자인 경우, 미세 배선에 의한 저항의 상승, 배선 용량의 증가에 의하여 소자의 속도 열화가 생기기 때문에, 저유전율막을 층간 절연막에 사용한 미세한 다층 배선이 필요하게 되고 있다.
층간 절연막에 비아홀과 배선홈을 형성해 두고 도전 재료를 매립(埋入)하여 평탄화하는 듀얼 다마신(dual damascene)법을 저유전율 층간 절연막에 적용하기 위해서는, 저유전율 층간 절연막에 비아홀과 배선홈을 동시에 형성하는 기술이 필요하게 된다.
이러한 저유전율 층간 절연막의 재료로서는, 유기 폴리머(organic polymer)가 주목되고 있다. 유기 폴리머는 2.7 정도의 유전율을 가지고, 유전율이 4.0 정도의 산화 실리콘(SiO2)막이나 유전율이 3.5 정도의 산불화(酸弗化) 실리콘(SiOF)막 등을 사용한 종래의 층간 절연막과 비교하여, 낮은 값의 유전율로 되어 있다. 그러므로, 유기 폴리머를 층간 절연막에 사용한 반도체 소자는, 성능을 크게 향상시킬 수 있다. 그러나, 유기 폴리머는 고가의 재료이기 때문에, 비용의 상승과 반도체 소자 성능 향상의 균형을 고려하면, 홈 배선이 형성되는 층의 층간 절연막만을 유기 폴리머로 형성하고, 비아홀이 형성되는 층의 층간 절연막은 종래부터 사용되어 온 산화 실리콘이나 산불화 실리콘을 사용하는 것이 고려되고 있다. 그 일예를, 다음에 도 7에 따라 설명한다.
도 7의 (1)에 나타낸 바와 같이, 트랜지스터, 배선 등이 형성된 기판(110)에 배선 재료를 확산시키지 않는 재료로 이루어지는 패시베이션(passivation)막(111)을 질화(窒化) 실리콘막으로 형성한 후, 비아홀(via hole)이 형성되는 제1 층간 절연막(112)을 500nm 두께의 산화 실리콘막으로 형성한다. 이어서, 제1 층간 절연막(112)에, 비아홀을 형성하기 위해 사용하는 레지스트 마스크(도시하지 않음)를 형성하고, 그것을 에칭 마스크에 사용한 에칭에 의해 제1 층간 절연막(112)에 비아홀(113)을 형성한다. 그 후, 상기 레지스트 마스크를 제거한다.
이어서, 도 7의 (2)에 나타낸 바와 같이, 상기 제1 층간 절연막(112) 상에 상기 비아홀(113)을 매립하는 제2 층간 절연막(114)을 500nm 두께의 유기 폴리머로 형성한다.
또한, 도 7의 (3)에 나타낸 바와 같이, 제2 층간 절연막(114) 상에 배선홈(wiring groove)을 형성할 때의 에칭 마스크로 되는 마스크층(115)을, 예를 들면 100nm 두께의 산화 실리콘막으로 형성한다. 그리고, 이 마스크층(115) 상에 배선홈 패턴을 형성하기 위해 사용하는 레지스트 마스크(116)를 형성한다. 이 레지스트 마스크(116)에는 배선홈 패턴을 형성하기 위한 개구부(117)를 형성한다.
계속해서, 도 7의 (4)에 나타낸 바와 같이, 레지스트 마스크(116)를 에칭 마스크로서 사용하는 에칭에 의해 마스크층(115)에 배선홈 패턴(118)을 형성한다.
또한, 도 7의 (5)에 나타낸 바와 같이, 레지스트 마스크(116)[상기 도 7의 (4)를 참조하시오] 및 마스크층(115)을 에칭 마스크로서 사용하여 제2 층간 절연막(114)을 에칭하고, 배선홈(119)을 형성하는 동시에, 비아홀(113) 내부에 매립된 제2 층간 절연막(114)을 선택적으로 제거하고, 제1 층간 절연막(112)에 다시 비아홀(113)을 개구한다(개방시킨다). 이 에칭에서는, 유기 폴리머로 이루어지는 제2 층간 절연막(114)을 에칭하기 위해, 레지스트 마스크(116)도 동시에 에칭되어 제거된다. 그러므로, 레지스트 마스크(116)의 제거 공정은 반드시 필요하지는 않다.
그 후, 도 7의 (6)에 나타낸 바와 같이, 상기 제1 및 제2 층간 절연막(112, 114)을 마스크로 하고, 비아홀(113)의 바닥부에 노출되어 있는 패시베이션막(111)을 에칭한다. 이와 같이 하여, 듀얼 다마신 구조의 배선홈(119) 및 비아홀(113)이 형성된다.
또, 배선폭의 미세화, 피치(배선 간격)의 축소화는 배선 자체의 종횡비를 크게 할 뿐만 아니라, 배선 간의 스페이스(비어 있는 부분)의 종횡비를 크게 하여, 그 결과, 세로로 가늘고 긴 배선을 형성하는 기술, 미세한 배선 간을 층간 절연막으로 매립하는 기술 등이 어렵게 되고, 공정을 복잡하게 하는 동시에, 공정의 단계를 증대시키게 된다.
리플로 스퍼터링(reflow sputtering)에 의해, 알루미늄계 금속 또는 구리계 금속으로 비아홀과 배선홈을 동시에 매립한 후, 화학적 기계 연마(이하, "CMP"라고 함, CMP는 Chemical Mechanical Polishing의 약자)법에 의해, 비아홀 및 배선홈이 형성되어 있는 층간 절연막 상의 여분의 금속을 제거하는 다마신 공정에서는, 높은 종횡비의 금속 배선을 에칭으로 형성하는 것도, 배선 간의 갭(gap)을 층간 절연막으로 매립할 필요도 없어, 공정 단계를 많이 감소시키는 것이 가능하다. 이 공정은 배선 종횡비가 높아질수록, 또 배선의 총 수가 늘어날수록 총 비용의 삭감에 크게 기여한다.
한편, 저유전율의 층간 절연막은, 배선 간의 용량을 줄이기 위해, 설계 규격이 0.18㎛ 이하인 소자에 적용된다. 또, 비(比)유전율이 2.5 이하의 막은, 종래의 소자에 사용되는 산화 실리콘막과 막 특성이 크게 상이하기 때문에, 저유전율을 갖는 막에 적용할 수 있는 공정 기술이 요구되고 있다.
비유전율(relative dielectric constant)이 3.0을 넘지 않는 저유전율막의 대부분은 탄소를 함유하는 유기막으로서, 종래의 층간 절연막에 대신하여 채용된다. 그 층간 절연막에 사용된 유기막에 비아홀을 형성할 때, 산소를 사용할 필요가 있다. 그러나, 종래의 반도체 소자의 제조 공정에서 사용되어 왔던 패터닝 기술에서는, 유기막의 레지스트를 사용하기 때문에, 그 레지스트를 제거하는 공정에서 저유전율막이 손상을 입는다고 하는 문제가 있다. 그것은 저유전율막의 조성이 레지스트의 조성에 가까우므로, 레지스트 제거 공정 시에 저유전율막도 제거될 가능성이 있기 때문이다.
또, 최근에는, 2.0 이하의 비유전율을 기대할 수 있는 재료로서 크세로겔(xerogel)의 반도체 소자에의 응용이 주목되고 있다. 이 크세로겔은 실리카겔이라고 하는 명칭으로 건조제(desiccating agent)에 사용되는 등, 일반적으로 널리 알려진 재료이다. 이 크세로겔을 반도체 소자에 응용하는 데는, 여러 가지의 신뢰성에 대한 요구 때문에, 현재의 상황에서는 반도체 소자에 적용하기 곤란하다. 즉, 크세로겔은 그 퇴적의 50%~90%가 기포(氣泡)이며, 특히 기계적 강도에 문제가 있다.
또한, 상기 도 7에 따라 설명한 바와 같은 공정에서는, 도 7의 (2)에 의해 설명한 공정에서, 비아홀 내에 제2 층간 절연막이 매립된다. 그러므로, 도 7의 (5)에 따라 설명한 공정에서는, 비아홀 내의 제2 층간 절연막이 완전히 제거될 때까지 에칭을 계속할 필요가 있으므로, 배선홈 바닥부나 마스크층에 오버에칭이 많이 가해진다. 그 결과, 배선홈의 바닥나 마스크층의 어깨부(shoulder parts)가 스퍼터링 현상에 의해 깎여져, 형상이 양호한 배선홈이나 비아홀을 얻기가 곤란하게 되어 있다. 또, 배선홈 간격이 좁은 경우에는, 마스크층의 어깨부가 깎이기 때문에 인접하는 배선홈이 연결되어 버려, 배선 간 쇼트 등의 불량 원인이 된다.
또, 상기 도 7에 따라 설명한 공정 기술에서는, 배선홈이 미스얼라인먼트에 의해 비아홀을 넘어 형성된 경우, 비아홀의 접촉 면적이 작아져, 접촉 저항의 상승, 비아홀 내에의 금속의 매립 불량, 일렉트로마이그레이션(electromigration) 내성(耐性)의 악화 등이 발생하게 된다. 다음에, 상기 미스얼라인먼트에 대하여 도 8에 의해 설명한다.
상기 도 7의 (1), (2)에 의해 설명한 것과 마찬가지로, 도 8의 (1)에 나타낸 바와 같이, 기판(110)에 패시베이션막(111)을 형성한 후, 제1 층간 절연막(112)을 형성하고, 또한 그 제1 층간 절연막(112)에 비아홀(113)을 형성한다. 이어서, 도 8의 (2)에 나타낸 바와 같이, 상기 제1 층간 절연막(112) 상에 상기 비아홀(113)을 매립하는 제2 층간 절연막(114)을 형성한다.
이어서, 도 8의 (3)에 나타낸 바와 같이, 제2 층간 절연막(114) 상에 마스크층(115)을 형성한 후, 그 마스크층(115) 상에, 배선홈 패턴을 형성하기 위해 사용하는 레지스트 마스크(116)를 형성한다. 이어서, 그 레지스트 마스크(116)에, 배선홈 패턴을 형성하기 위한 개구부(117)를 형성한다. 이 경우, 미스얼라인먼트 때문에, 개구부(117)가 비아홀(113)에 대하여 편차를 두고 형성된 것으로 한다.
계속해서, 도 8의 (4)에 나타낸 바와 같이, 레지스트 마스크(116)를 에칭 마스크로서 사용한 에칭에 의해, 마스크층(115)에 배선홈 패턴(118)을 형성한다.
또한, 도 8의 (5)에 나타낸 바와 같이, 레지스트 마스크(116)[상기 도 8의 (4) 참조] 및 마스크층(115)을 에칭 마스크로서 사용하여 제2 층간 절연막(114)을 에칭하여, 배선홈(119)을 형성하는 동시에, 비아홀(113)의 내부에 매립된 제2 층간 절연막(114)을 선택적으로 제거하고, 제1 층간 절연막(112)에 다시 비아홀(113)을 개구한다. 이 경우, 미스얼라인먼트 때문에 비아홀(113)에 대하여 배선홈(119)이 편차를 두고 형성되기 때문에, 비아홀(113) 내의 일부에 제2 층간 절연막(114)이 남아 비아홀(113)의 일부를 막고 개구 면적을 작게 한다.
그 후, 도 8의 (6)에 나타낸 바와 같이, 상기 제1 및 제2 층간 절연막(112, 114)을 마스크로 하고, 비아홀(113)의 바닥부에 노출되어 있는 패시베이션막(111)을 에칭한다. 상기 설명한 바와 같이, 듀얼 다마신 구조의 배선홈(119) 및 비아홀(113)이 형성되면, 비아홀(113) 내의 일부를 제2 층간 절연막(114)이 막고 있기 때문에, 접촉 면적이 작아져, 접촉 저항의 상승을 초래하게 된다.
본 발명은 상기 과제를 해결하기 위해 이루어진 반도체 소자의 제조 방법으로서, 즉 크세로겔막 또는 유기막을 포함하는 층간 절연막을 구비한 반도체 소자의 제조 방법에 있어서, 층간 절연막 상에 그 층간 절연막을 에칭할 때의 에칭 마스크로 되는 제1 마스크를 형성하는 공정과, 제1 마스크와는 재질이 상이하며, 제1 마스크 상에 층간 절연막을 에칭할 때의 에칭 마스크로 되는 제2 마스크를 형성하는 공정을 구비한 제조 방법이다.
상기 반도체 소자의 제조 방법에서는, 층간 절연막 상에 그 층간 절연막을 에칭할 때에 에칭 마스크로 되는 제1 마스크를 형성하는 공정과, 제1 마스크와는 재질이 상이하며, 제1 마스크 상에 층간 절연막을 에칭할 때의 에칭 마스크로 되는 제2 마스크를 형성하는 공정을 구비하고 있기 때문에, 제1 마스크를 에칭 마스크에 사용하여 층간 절연막을 에칭하고, 이어서 제2 마스크를 에칭 마스크로 사용하여, 제1 마스크와는 상이한 패턴으로 층간 절연막을 에칭하는 것이 가능하게 된다.
또, 층간 절연막 중에서, 배선층 사이의 층간 절연막의 하부층을 유기막으로 형성하고, 동일 배선층의 배선 사이의 층간 절연막의 상부층을 크세로겔막 또는 유기막으로 형성하는 제조 방법이다.
이 제조 방법에서는, 동일 배선층의 배선 사이의 층간 절연막의 상부층을 크세로겔막 또는 유기막, 예를 들면 불소 수지막으로 형성함으로써, 배선 용량이 가장 커지는 동일 배선층에서의 배선 사이의 유전율을 1.8~2.4 정도로 할 수 있어, 배선 간 용량이 감소된다.
구체적으로, 배선 간격이 가장 좁은, 특히 설계 규칙이 0.18㎛ 이하인 반도체 소자에 있어서, 배선 간격이 0.3㎛ 이하가 되는 부분에, 크세로겔막 또는 불소 수지막과 같은 유기막을 적용한다. 일반적으로, 배선 간격이 0.3㎛ 이하인 부분은 배선간 용량이 크게 증가하지만, 크세로겔막 또는 불소 수지와 같은 유기막을 사용함으로써, 배선 간 용량을 감소시키는 효과가 얻어진다.
한편, 0.3㎛보다 넓은 배선 간격(예를 들면, 상하의 배선 사이)에서는, 용량의 증가와 관련하여 큰 영향은 없다. 따라서, 0.3㎛보다 넓은 배선 간격의 부분에는, 비유전율이 3 이하인 유기막을 사용하면 충분하다. 이 유기막에 불소 수지막을 사용해도 된다. 이와 같이, 본 제조 방법에서는, 배선 간격의 미세화가 도모된다. 또, 배선 간에만 크세로겔막 또는 불소 수지와 같은 유기막을 사용하고, 그 밖의 부분에는 비유전율이 3 이하인 저유전율의 유기막을 사용함으로써, 층간 절연막 전체의 기계적 강도가 현저하게 열화되는 것이 억제된다. 그리고, 층간 절연막의 상부층을 유기막으로 형성한 경우에는, 층간 절연막의 하부층을 무기막으로 형성하는 것이 가능하게 되며, 그 경우에도, 상기와 동일한 작용이 얻어진다.
또, 제2 마스크에는, 배선홈을 형성하기 위한 패턴을 형성하고, 제1 마스크에는, 배선홈을 형성하기 위한 패턴에 최소한 겹치도록 비아홀을 형성하기 위한 패턴을 형성한다. 즉, 층간 절연막 상에 제1 마스크를 형성하기 위한 제1 막을 형성한 후, 제1 막 상에 제2 마스크를 형성하기 위한 제2 막을 형성하는 공정과, 제2 막에, 배선홈을 형성하기 위한 패턴을 형성하여 제2 마스크를 형성하는 공정과, 배선홈을 형성하기 위한 패턴에 최소한 일부가 겹치도록 비아홀을 형성하기 위한 패턴을 제1 막에 형성하여 제1 마스크를 형성하는 공정을 구비한 제조 방법이다.
이 제조 방법에서는, 제1 및 제2 마스크를 형성할 때에 사용하는 레지스트 공정은 층간 절연막이 노출되고 있지 않은 상태로 행하는 것이 가능하다. 즉, 제2 마스크를 형성할 때의 레지스트 공정에서는, 하부에 제1 막이 형성된 상태로 있기 때문에, 또 제1 마스크를 형성할 때의 레지스트 공정에서는, 그 제1 막이 층간 절연막을 덮고 있기 때문에, 레지스트 공정의 재생 처리를 행하는 것이 가능하게 된다.
또, 비아홀을 형성하기 위한 패턴을 제1 마스크를 형성할 때에 미스얼라인먼트가 발생했다고 해도, 제2 마스크에도 비아홀을 형성하기 위한 패턴을 형성하는 것이 가능하게 되기 때문에, 상기 도 8에 따라 설명한 바와 같은 비아홀의 개구 면적이 좁아지는 일은 없다.
또한, 제1 마스크 및 제2 마스크를 광 투과성을 가지는 재료로 형성하기 때문에, 노광 시에 마스크의 위치를 하부에 맞춘다. 이른바 마스크 얼라인먼트를, 광을 사용한 얼라인먼트나 화상 처리를 사용한 얼라인먼트로 행할 수 있다.
본 발명의 반도체 소자의 제조 방법에 관한 제1 실시 형태를, 도 1 및 도 2의 제조 공정도에 따라 설명한다.
도 1의 (1)에 나타낸 바와 같이, 하부 기판(11)은 기판(51) 상에 트랜지스터(도시 생략)가 형성되고, 그것을 덮는 층간 절연막(52) 중에 배선(53)이 형성된 것이다. 이 하부 기판(11) 상에 층간 절연막(12)의 하부층 부분이 되는 제1 저유전율막(13)을, 예를 들면 300nm~800nm의 두께로 형성한다. 이 제1 저유전율막(13)은 배선층 간의 층간 절연막(ILD: Inter Level dielectrics)이 되며, 비유전율이 2.5 정도의 유기막으로 형성할 수 있다. 이 실시 형태에서는, 일예로서, 폴리알릴에테르(polyaryl ether)라고 총칭되는 유기 폴리머를 사용했다. 이 폴리알릴에테르에는, 예를 들면 아라이드 시그널사(Aliedsignal Inc.) 제품의 FLARE(상품명), 다우 케미컬사(Dow Chemical Corp.) 제품의 SiLk(상품명), 슈막커사(Schumacher Corp.) 제품의 VELOX(상품명) 등이 있다. 그 밖에는, BCB(Bis-benzo cyclo buten)막, 폴리이미드막, 비결정성카본막 등을 사용하는 것도 가능하다.
유기 폴리머는, 예를 들면, 전구체(precursor)를 회전 도포(spin coating)에 의해 하부 기판(11) 상에 성막한 후, 300℃~450℃로 경화(cure)를 행하여 형성한다. 그리고, 하부 기판(11)의 표면 상태가 소수성(疎水性)의 상태에서 유기막과의 밀착성이 나쁜 경우, 또는 구리(銅)의 확산을 방지하기 위해, 도시는 하지 않고 있지만, 산화 실리콘막, 산화 질화 실리콘막, 탄화 실리콘막 또는 질화 규소화 티탄막을 형성했다.
산화 실리콘막은, 예를 들면 회전 도포법을 사용하고, 시판되고 있는 무기 SOG(실라놀을 주성분으로 하는 SOG(Spin On Glass) 또는 실라놀을 함유하는 폴리머를 주성분으로 하는 SOG)를, 예를 들면 30nm~100nm의 두께로 형성한다. 이 때, 회전 도포 후에는, 150℃~200℃로 1분간 정도의 베이킹(baking)을 행하고, 다시 350℃~450℃로 30분~1시간 정도의 경화를 행한다.
그리고, 산화 실리콘막은 시판되는 플라즈마 CVD(Chemical Vapor Deposition) 장치를 사용하여, 플라즈마 CVD법에 의해 형성해도 된다. 단, 배선(53)이 구리 배선인 경우에는, 통상의 플라즈마 CVD법을 사용하여 산화 실리콘막의 성막을 행하는 것은, 구리 배선이 산화되기 때문에 바람직하지는 않다. 그러나, 산화제로서 일산화이질소(N2O) 가스를 사용하고, 실리콘원(源)으로서 실란계 가스[모노실란(SiH4), 디실란(Si2H6) 또는 트리실란(Si3H8)]를 사용하고, 기판 온도를 300℃~400℃로 설정하고, 플라즈마 파워를 350W, 성막 분위기의 압력을 1kPa 정도로 설정하여 성막을 행함으로써 구리 배선을 산화시키지 않도록 할 수 있다.
한편, 질화 산화 실리콘막의 경우에는, 예를 들면, 회전 도포법을 사용하여, 아미노기(基)를 가지는 시판되는 무기 SOG를 성막하는 것도 된다. 바람직하게는, 플라즈마 CVD법을 사용하여 성막을 행한다. 이 경우 사용하는 가스로서는, 일예로서, 실리콘원에는, 실란계 가스[모노실란(SiH4), 디실란(Si2H6) 또는 트리실란(Si3H8)]를 사용하고, 질화제에는 암모니아, 히드라진 등을 사용하고, 산화제로서는 일산화 이질소(N2O)를 사용하고, 캐리어 가스에는 질소, 헬륨, 아르곤 등의 불활성 가스를 사용한다. 또, 성막 조건은, 일예로서 기판 온도를 300℃~400℃로 설정하고, 플라즈마 파워를 350W, 성막 분위기의 압력을 1kPa 정도로 설정한다.
질화 실리콘막의 경우에는, 질화 산화 실리콘막과 마찬가지로, 아미노기를 가지는 시판되는 무기 SOG를 회전 도포법에 의해 성막할 수 있다. 바람직하게는, 플라즈마 CVD법을 사용하여 성막을 행한다. 이 경우 사용하는 가스로서는, 일예로서, 실리콘원에는 실란계 가스[모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8) 등]를 사용하고, 질화제에는 암모니아, 히드라진 등을 사용하고, 산화제로서는 일산화이질소(N2O)를 사용하고, 캐리어 가스에는 질소, 헬륨, 아르곤 등의 불활성 가스를 사용한다. 또, 성막 조건은, 일예로서 기판 온도를 300℃~400℃로 설정하고, 플라즈마 파워를 350W, 성막 분위기의 압력을 1kPa 정도로 설정한다.
탄화 실리콘막을 형성하는 데는, 일예로서, 평행 평판형 플라즈마 CVD 장치를 사용하고, 이 경우 사용하는 가스로서는, 일예로서, 실리콘원에는, 메틸실란을 사용한다. 또, 성막 조건으로서는, 일예로서, 기판 온도를 300℃~400℃로 설정하고, 플라즈마 파워를 150W~350W, 성막 분위기의 압력을 100Pa~1kPa 정도로 설정한다.
다음에, 제1 저유전율막(13) 상에, 층간 절연막(12)의 상부층 부분이 되는 제2 저유전율막(14)을, 예를 들면 400nm의 두께로 성막한다. 이 제2 저유전율막(14)은 불소 수지로 형성한다. 그 일예로서는, 플루오로카본막(환형(環形) 불소 수지, 테플론(PTFE), 비결정성 테플론[예를 들면, 듀퐁사제: 테플론 AF(상품명)], 불화 알릴에테르 또는 불화 폴리이미드를 사용할 수 있다. 또는, 크세로겔(예를 들면, 포러스실리카)을 사용할 수 있다.
불소 수지를 성막하는 데는, 회전 도포 장치에 의해 제1 유전율막(13) 상에 불소 수지의 전구체를 도포하고, 그 후, 300℃~450℃로 경화 처리한다. 그리고, 불소화 비결정성 카본 등의 재료는 아세틸렌(C2H2), 플루오로카본 가스[예를 들면 옥타플루오로부탄(C4F8)]를 공정 가스에 사용한 플라즈마 CVD법에 의해 성막하는 것이 가능하다. 이 경우에도, 성막 후에 300℃~450℃로 경화 처리한다. 그리고, 비결정성 테플론은 테플론 AF에 한정되는 것이 아니고, 다음의 화학식 1에 나타낸 구조를 가지는 것이면 무엇이라도 된다.
Figure 112000002726012-pat00001
제2 저유전율막(14)으로서는, 시클로폴리머라이즈드 프롤리네이딧 폴리머계 수지[예를 들면, 사이톱(상품명)]를 사용하는 것도 가능하다. 시클로폴리머라이즈드 프롤리네이딧 폴리머계 수지는 상기 사이톱에 한정되지 않고, 다음의 화학식 2에 나타낸 구조를 가지는 것이면 무엇이라도 된다.
제2 저유전율막(14)으로서는, 불화 폴리아릴에테르계 수지[예를 들면 FLARE(상품명)]를 사용하는 것도 가능하다. 불화 폴리아릴에테르계 수지는 상기 FLARE에 한정되는 것이 아니고, 다음의 화학식 3에 나타낸 구조를 가지는 것이면 무엇이라도 된다.
Figure 112000002726012-pat00003
또, 제2 저유전율막(14)에 크세로겔을 사용하는 경우에는, 일예로서, 나노그라스사(Nanoglass LLC)가 개발한 Nanoporous Silica를, 같은 회사가 개발한 회전 도포 장치를 사용하여 성막을 행하였다. 상기 Nanoporous Silica는 포러스실리카(porous silica)의 일종이며, 본 발명에서 사용할 수 있는 크세로겔은, 상기 Nanoporous Silica에 한정되지 않는다. 즉, 방향족(aromatic group) 등의 비교적 고분자의 알킬기를 가지는 실라놀 수지를 기판 상에 도포하고, 이를 겔화시키고, 실란커플링제 또는 수소화 처리를 사용해서 소수화 처리를 행하여 형성한 것이면, 어떠한 크세로겔이라도 적용할 수 있다.
이와 같이 하여, 하부 기판(11) 상에 제1 저유전율막(13)과 제2 저유전율막(14)으로 이루어지는 층간 절연막(12)을 형성했다.
다음에, 도 1의 (2)에 나타낸 바와 같이, 층간 절연막(12), 즉 제2 저유전율막(14) 상에, 무기 마스크로서, 제1 마스크를 형성하기 위한 제1 막(15)을, 예를 들면 50nm~300nm 두께의 산화 실리콘막으로 형성했다. 이어서, 제2 마스크를 형성하기 위한 제2 막(16)을, 예를 들면 50nm~150nm 두께의 질화 실리콘막으로 형성했다. 이들 막의 성막 방법은, 일반적인 CVD 장치를 사용하고, 상기 설명한 것과 동일한 조건을 사용하여 성막을 행하였다.
또, 산화 실리콘막을 형성하기 전에, 필요에 따라, 특히 제2 저유전율막(14)의 산화가 문제로 되는 경우에는, 질화 실리콘막, 비결정성 질화 실리콘막, 산화 실리콘막 또는 화학량론(化學量論)보다 실리콘이 많은 산화 실리콘막을 형성하는 것이 바람직하다. 즉, 환원성 분위기에서 CVD막을 형성한다. 막 두께는 될 수 있는 한 얇은 것이 바람직하고, 10nm 정도로 한다. 이와 같이, 제1 막(15)을 얼라인먼트에 사용하는 파장 영역(예를 들면, 200nm~1000nm)의 광 투과성이 우수한 산화 실리콘막으로 형성하고, 제2 막(16)도 얼라인먼트에 사용하는 파장 영역(예를 들면, 200nm~1000nm)의 광 투과성을 가지는 질화 실리콘막으로 형성하고 있다.
그리고, 상기 무기 마스크로서는, 질화 실리콘막 외에, 티탄, 질화 티탄, 탄탈, 질화 탄탈 등의 금속막 또는 금속 화합물막을 사용할 수 있다. 그 막 두께는, 예를 들면 50nm~150nm가 바람직하다. 또, 성막 방법은 금속막이나 금속 화합물막의 성막에서 일반적인 스퍼터링을 사용한다.
다음에, 도 1의 (3)에 나타낸 바와 같이, 상기 제2 막(16) 상에 통상의 레지스트 도포 기술(예를 들면, 회전 도포법)을 사용하여 레지스트막(17)을 성막한다. 그 후, 리소그래피 기술에 의해, 레지스트막(17)을 패터닝하여, 배선홈을 형성하기 위한 개구부(18)를 형성한다.
계속해서, 레지스트막(17)을 에칭 마스크로서 사용하여, 제2 막(16)만을 에칭하고, 배선홈을 형성하기 위한 개구부(19)를 형성하고, 층간 절연막(12)에 배선홈을 형성할 때의 에칭 마스크로 되는 제2 마스크(21)를 형성한다. 예를 들면, 일반적인 마그네트론 방식의 에칭 장치를 사용하여, 제2 막(16)만을 선택적으로 에칭한다. 제2 막(16)이 질화 실리콘막으로 형성되어 있는 경우의 에칭 조건으로서는, 일예로서, 에칭 가스로, 트리플루오로메탄(CHF3)(5㎤/min)과 산소(O2)(5㎤/min)와 아르곤(Ar)(20㎤/min)을 사용하고, RF 플라즈마를 600W로 설정한다. 제2 막(16)이 금속 화합물막으로 형성되어 있는 경우에는, 에칭 가스에, 염화 붕소(BCl), 염소(Cl2) 등 염소계의 에칭 가스를 사용한다. 그 후, 레지스트막(17)을 애싱(ashing)에 의해 제거한다. 그리고, 도 1의 (3)에서는, 레지스트막(17)을 제기하기 전의 상태를 나타냈다.
다음에, 도 1의 (4)에 나타낸 바와 같이, 제2 막(16) 및 제1 막(15) 상에 통상의 레지스트 도포 기술(예를 들면, 회전 도포법)을 사용하여 레지스트막(22)을 성막한다. 그 후, 리소그래피 기술에 의해, 레지스트막(22)을 패터닝하고, 비아홀을 형성하기 위한 개구부(23)를, 제2 막(16)을 평면도로 보아 배선홈을 형성하기 위한 개구부(19) 내에 수납하도록 형성한다.
계속해서, 레지스트막(22)을 에칭 마스크로서 사용하여, 제1 막(15)만을 에칭하고, 층간 절연막(12)에 비아홀을 형성하기 위한 개구부(24)를 형성하고, 층간 절연막(12)에 비아홀을 형성할 때의 에칭 마스크로 되는 제1 마스크(25)를 형성한다.
계속해서, 레지스트막(22)을 에칭 마스크로서 사용하여 층간 절연막(12)의 제2 저유전율막(14)을, 일반적인 에칭 장치를 사용하여 에칭한다. 이 에칭 조건은, 일예로서, 에칭 가스로 헥사플루오로에탄(C2F6)(14㎤/min)과 일산화 탄소(180㎤/min)와 아르곤(240㎤/min)을 사용하고, RF 플라즈마를 1.5kW로 설정한다. 그리고, 제2 저유전율막(14)의 하부층에는, 유기막의 제1 저유전율막(13)이 있으므로, 이 에칭은 제1 저유전율막(13) 상에서 정지된다.
또한, 도 1의 (5)에 나타낸 바와 같이, 제1 마스크(25)를 에칭 마스크로서 사용하고, 일반적인 에칭 장치를 사용하여, 제1 저유전율막(13)을 에칭하고, 층간 절연막(12)에 비아홀(26)을 형성한다. 이 에칭에서의 에칭 가스에는, 질소를 사용하고, 필요에 따라, 암모니아, 수소 가스를 사용한다. 이때, 레지스트막(22)[상기 도 1의 (4) 참조]은 유기막인 제1 저유전율막(13)을 에칭할 때에, 에칭되어 완전히 제거된다. 따라서, 여기에서는, 레지스트 애싱을 행할 필요가 없다.
다음에, 도 1의 (6)에 나타낸 바와 같이, 질화 실리콘막(또는 금속 화합물막)으로 이루어지는 제2 마스크(21)를 사용하여, 먼저, 제1 마스크(25)를 에칭하고, 다시 제2 저유전율막(14)을 에칭하여, 제2 저유전율막(14)에 배선홈(27)을 형성한다. 이 때의 에칭 조건은 전술한 제2 저유전율막(14)을 에칭하는 조건과 동일하다.
다음에, 도 2의 (7)에 나타낸 바와 같이, 다마신법으로 배선을 형성한다. 먼저, 스퍼터링 또는 CVD법에 의해, 배선홈(27) 및 비아홀(26)의 각 내벽에 질화 탄탈 등의 배리어 메탈층(31)을 형성한다. 그 때, 배리어 메탈층(31)은 제2 마스크(21) 상에도 성막된다. 이어서, 스퍼터링 또는 CVD법 또는 전해 도금법에 의해, 배선 재료(금속), 예를 들면 구리를 퇴적한다. 그리고, 전해 도금법으로 금속(32)을 퇴적하는 경우에는, 미리, 퇴적되는 금속(32)과 동일 종류의 금속으로 시드(seed)층(도시 생략)을 형성해 둔다.
그 후, 예를 들면 CMP에 의해, 제2 마스크(21) 상의 여분의 금속(32) 및 배리어 메탈층(31)을 연마하여 제거하고, 도 2의 (8)에 나타낸 바와 같이, 배선홈(27) 내에 배리어 메탈층(31)을 통해 금속(32)으로 이루어지는 배선(33)을 형성하고, 비아홀(26) 내에 배리어 메탈층(31)을 통해 금속(32)으로 이루어지는 플러그(34)를 형성한다. 이 경우, 제2 마스크(21)가 연마 스토퍼로 되지만, 제2 마스크(21)의 두께에 따라, 제2 마스크(21)가 완전히 제거될 수 있다. 이 CMP에서는, 일예로서, 알루미나 슬러리를 사용했다.
도시는 하지 않지만, 또한 층간 절연막(12)의 형성 공정으로부터 배선(33) 및 플러그(34)의 형성 공정까지 반복하여 수행함으로써, 다층 배선을 형성하는 것이 가능하게 된다. 또, 상기 배선(33) 사이의 층간 절연막(12)의 부분도, 상기와 동일한 공정에 의해, 크세로겔막 또는 불소 수지막으로 형성하는 것이 가능하다.
상기 설명에서는, 반도체 소자가 형성된 하부 기판(11) 상에 층간 절연막(12)을 형성한 예를 설명했지만, 반도체 소자가 형성되어 있지 않은 기판 상에 상기 설명한 구성의 층간 절연막(12), 비아홀(26), 배선홈(27), 배선(33), 플러그(34) 등을 형성하는 경우에도 상기 제조 방법을 적용하는 것이 가능하다.
이러한 반도체 소자의 제조 방법에서는, 층간 절연막(12) 상에 그 층간 절연막(12)을 에칭할 때에 에칭 마스크로 되는 제1 마스크(25)를 형성하는 공정과, 제1 마스크(25)와는 재질이 상이하며, 제1 마스크(25) 상에 층간 절연막(12)을 에칭할 때의 에칭 마스크로 되는 제2 마스크(21)를 형성하는 공정을 구비하고 있기 때문에, 제1 마스크(25)를 에칭 마스크에 사용하여 층간 절연막(12)을 에칭하여 비아홀(26)을 형성한다. 이어서, 제2 마스크(21)를 에칭 마스크에 사용하여 제1 마스크(25)와 상이한 배선홈을 형성하는 패턴으로 층간 절연막(12)의 상부층, 즉 제2 저유전율막(14)을 에칭하여 배선홈(27)을 형성하는 것이 가능하게 된다.
또, 동일 배선층의 배선 사이의 층간 절연막의 상부층, 즉 제2 저유전율막(14)을 크세로겔막 또는 불소 수지막으로 형성하기 때문에, 가장 배선 용량이 커지는 동일 배선층에서의 배선 간의 유전율이 1.8~2.4 정도로 되어, 배선 간 용량이 저감된다. 구체적으로는, 배선 간격이 가장 좁은, 특히 설계 규칙이 0.18㎛ 이하의 반도체 소자에서는, 배선 간격이 0.3㎛ 이하로 되는 부분에, 크세로겔막 또는 불소 수지막을 적용한다. 일반적으로, 배선 간격이 0.3㎛ 이하로 되는 부분은 배선 간 용량이 현저히 증가하지만, 크세로겔막 또는 불소 수지막을 사용함으로써, 배선 간 용량을 저감하는 효과가 얻어진다.
한편, 0.3㎛보다 넓은 배선 간격(예를 들면, 배선(53)과 배선(33)과의 사이)에서는, 용량의 증대에 관하여 큰 영향은 없다. 따라서, 0.3㎛보다 넓은 배선 간격의 부분에는, 비유전율이 3 이하인 유기막을 사용하면 충분하다. 이와 같이, 본 제조 방법에서는, 배선 간격의 미세화가 도모된다. 또, 배선 간에만 크세로겔 또는 불소 수지를 사용하고, 그 밖의 부분에는 저유전율의 유기막을 사용함으로써, 층간 절연막 전체의 기계적 강도가 현저하게 열화되는 것이 억제된다.
또, 층간 절연막(12)이 노출되어 있지 않은 상태에서, 제1, 제2 마스크(25, 21)를 형성할 때에 사용하는 레지스트 공정(레지스트막을 패터닝하는 공정)를 행하는 것이 가능하다. 즉, 제2 마스크(21)를 형성할 때의 레지스트 공정에서는, 하부에 제1 막(15)이 형성된 상태에 있기 때문에, 또 제1 마스크(25)를 형성할 때의 레지스트 공정에서는, 그 제1 막(15)이 층간 절연막(12)을 덮고 있기 때문에, 유기막의 층간 절연막(12)을 노출시키지 않고, 레지스트 공정로 형성한 레지스트막(17, 22)을 제거하여 재차 레지스트막(17, 22)을 형성하고 패터닝을 행하는 레지스트의 재생 처리가 가능하게 된다. 또한, 제1 마스크를 형성할 때에 사용한 에칭 마스크로 되는 레지스트막(22)을 제1 저유전율막(13)의 에칭과 동시에 제거하는 것이 가능하게 되므로, 레지스트막(22)을 애싱에 의해 제거하는 작업을 필요로 하지 않는다. 그러므로, 공정이 간단하게 된다.
또, 비아홀을 형성하기 위한 패턴으로 되는 개구부(24)를 제1 마스크(25)에 형성할 때의 레지스트 공정에 있어서, 즉, 레지스트막(22)에 개구부(23)를 형성하는 공정에 있어서, 미스얼라인먼트가 발생하여 배선홈을 형성하기 위한 패턴으로 되는 개구부(19)에 대하여 레지스트막(22)에 형성되는 개구부(23)가 튀어 나와 형성되었다고 해도, 제2 마스크(21)에도 비아홀을 형성하기 위한 패턴으로 되는 개구부(도시하지 않음)를 형성하는 것이 가능하게 되기 때문에, 상기 도 8에 따라 설명한 바와 같이, 개구 면적이 좁아지도록 비아홀이 형성되는 일은 없다.
또한, 제1 마스크(25)로 되는 제1 막(15)을 광 투과성의 재료, 여기에서는 산화 실리콘막으로 형성함으로써, 또 제2 마스크로 되는 제2 막(16)을 광 투과성의 재료, 여기에서는 질화 실리콘막으로 형성함으로써, 그 후의 노광 공정에서, 마스크의 위치를 바탕에 맞추는, 이른바 마스크 얼라인먼트를 통상의 광을 사용한 얼라인먼트나 화상 처리를 사용한 얼라인먼트로 행할 수 있도록 되어 있다. 그리고, 산화 실리콘막, 질화 실리콘막 등이 얼라인먼트에 사용하는 파장 영역(200nm~1000nm)의 광을 투과하는 것은 알려져 있다.
또, 재료 특성의 차이를 이용함으로써, 종래부터 사용되고 있던 유전율이 높은 에칭 스토퍼층(예를 들면, 질화 실리콘막, 산화 실리콘막 또는 산화 질화 실리콘막)을 이용할 필요가 없다. 예를 들면, 제2 저유전율막(14)(크세로겔막 또는 불소 수지막)을 에칭하는 조건으로, 제1 저유전율(13)(유기막)이 에칭되지 않는 조건을 선택하면, 배선홈(27)을 배선층이 되는 제2 저유전율막(14)에 제어성 양호하게 에칭에 의해 형성하는 것이 가능하다. 또, 비아홀(26)을 형성하기 위한 에칭을 행할 때에는, 상기 설명한 바와 같이, 크세로겔 또는 불소 수지로 이루어지는 제2 저유전율막(14)을 에칭하는 동시에 유기막의 제1 저유전율막(13)도 에칭하면 된다.
다음에, 본 발명의 반도체 소자의 제조 방법에 관한 제2 실시 형태를, 도 3의 제조 공정도에 따라 설명한다. 도 3에서는, 도 1 및 도 2에 나타낸 구성 부품과 동일한 것에는 동일 부호를 부여한다.
도 3의 (1)에 나타낸 바와 같이, 도 1의 (1)에 따라 설명한 것과 마찬가지로, 하부 기판(11)은, 일예로서, 기판(51) 상에 트랜지스터(도시 생략)가 형성되고, 이것을 덮는 층간 절연막(52) 중에 배선(53)이 형성된 것이다. 이 하부 기판(11) 상에 층간 절연막(12)의 하부층 부분으로 되는 제1 저유전율막(13)을, 예를 들면 300nm~800nm 두께의 저유전율의 무기막으로 형성한다.
다음에, 상기 제1 저유전율막(13) 상에, 층간 절연막(12)의 상부층 부분으로 되는 제2 저유전율막(14)을, 예를 들면 400nm의 막 두께로 성막한다. 이 제2 저유전율막(14)은 불소 수지로 형성한다. 이 불소 수지로서는, 상기 제1 실시 형태에서 설명한 바와 같은 재료를 사용하는 것이 가능하다.
이와 같이 하여, 하부 기판(11) 상에, 제1 저유전율막(13)과 제2 저유전율막(14)으로 이루어지는 층간 절연막(12)을 형성했다.
다음에, 상기 층간 절연막(12), 즉 상기 제2 저유전율막(14) 상에, 무기 마스크로서, 제1 마스크를 형성하기 위한 제1 막(15)을, 예를 들면 50nm~300nm 두께의 산화 실리콘막으로 형성했다. 이어서, 제2 마스크를 형성하기 위한 제2 막(16)을, 예를 들면 50nm~150nm 두께의 질화 실리콘막으로 형성했다. 이들 막의 성막 방법은, 상기 제1 실시 형태에서 설명한 것과 동일하다.
이어서, 상기 도 1의 (3)에 따라 설명한 것과 동일하게 하여, 제2 막(16)만을 에칭해서, 배선홈을 형성하기 위한 개구부(19)를 형성하고, 층간 절연막(12)에 배선홈을 형성할 때의 에칭 마스크로 되는 제2 마스크(21)를 형성한다.
다음에, 제2 막(16) 및 제1 막(15) 상에 통상의 레지스트 도포 기술(예를 들면, 회전 도포법)을 사용하여 레지스트막(22)을 성막한다. 그 후, 리소그래피 기술에 의해, 레지스트막(22)을 패터닝하여, 비아홀을 형성하기 위한 개구부(23)를, 제2 막(16)을 평면도로 보아 배선홈을 형성하기 위한 개구부(19) 내에 수납하도록 형성한다.
이어서, 상기 레지스트막(22)을 에칭 마스크로서 사용하여, 제1 막(15)만을 에칭해서, 층간 절연막(12)에 비아홀을 형성하기 위한 개구부(24)를 형성하고, 층간 절연막(12)에 비아홀을 형성할 때의 에칭 마스크로 되는 제1 마스크(25)를 형성한다.
계속해서, 상기 제1 마스크(25)를 에칭 마스크로서 사용하여 층간 절연막(12)의 제2 저유전율막(14)을, 일반적인 에칭 장치를 사용하여 에칭한다. 이러한 에칭 조건은, 일예로서, 에칭 가스로 질소(N2)(48㎤/min)와 헬륨(He)(200㎤/min)을 사용하고, 마이크로파 파워를 1.35kW(2.45GHz), RF 파워를 150W, 기판 온도를 -50℃로 설정한다. 그리고, 이 에칭에서는, 레지스트막(22)도 에칭되어 완전히 제거되기 때문에, 레지스트 제거를 행할 필요는 없다. 또, 제2 저유전율막(14)의 하부층에는 무기막의 제1 저유전율막(13)이 있으므로, 제1 저유전율막(13) 상에서 에칭은 정지된다.
다음에, 도 3의 (2)에 나타낸 바와 같이, 질화 실리콘막(또는 금속 화합물막)으로 이루어지는 제2 마스크(21)를 사용하여, 먼저, 제1 마스크(25)를 에칭한다. 이 경우, 제2 저유전율막(14)은 유기막으로 형성되어 있기 때문에, 그것이 에칭 마스크로 되어 무기막인 제1 저유전율막(13)을 에칭하여, 비아홀(26)이 형성된다. 이 에칭에서는, 에칭 가스에는, 일예로서, 옥타플루오로부탄(C4F8)과 일산화 탄소(CO)를 사용한다.
또한, 도 3의 (3)에 나타낸 바와 같이, 제2 마스크(21)를 에칭 마스크로서 사용하고, 제2 저유전율막(14)을 에칭하여, 배선홈(27)을 형성한다. 이 경우의 에칭 조건은 전술한 제2 저유전율막(14)을 에칭하는 조건과 동일하다. 그리고, 이러한 에칭에서는, 제1 저유전율막(13)이 무기막이기 때문에, 에칭은 제1 저유전율막(13) 상에서 정지한다.
도시는 하지 않지만, 그 후, 도 2를 사용하여 상기 제1 실시 형태에서 설명한 것과 동일하게 하여, 배선홈(27) 내에 배리어 메탈층을 통해 배선을 형성하고, 비아홀(26) 내에 배리어 메탈층을 통해 플러그를 형성한다.
이 제2 실시 형태도, 상기 제1 실시 형태와 마찬가지로, 상기 층간 절연막(12)의 형성 공정으로부터 배선 및 플러그의 형성 공정까지 반복하여 수행함으로써, 다층 배선을 형성하는 것이 가능하게 된다. 또, 상기 배선(33) 간의 층간 절연막(12)의 부분도, 상기 동일한 공정에 의해, 크세로겔막 또는 불소 수지막과 같은 유기막으로 형성하는 것이 가능하다.
상기 설명에서는, 반도체 소자가 형성된 하부 기판(11) 상에 층간 절연막(12)을 형성한 예를 설명했지만, 반도체 소자가 형성되어 있지 않은 기판 상에 상기 설명한 구성의 층간 절연막(12), 비아홀(26), 배선홈(27), 배선, 플러그 등을 형성하는 경우에도 상기 제조 방법을 적용하는 것이 가능하다.
상기 제2 실시 형태에서의 반도체 소자의 제조 방법에서도, 상기 제1 실시 형태에서의 반도체 소자에 제조 방법과 동일한 작용, 효과가 얻어진다.
다음에, 본 발명의 반도체 소자의 제조 방법에 관한 제3 실시 형태를, 도 4의 제조 공정도에 따라 설명한다. 도 4에서는, 상기 도 1에 나타낸 구성 부품과 동일한 것에는 동일 부호를 부여한다.
도 4의 (1)에 나타낸 바와 같이, 하부 기판(11)은, 일예로서, 기판(51) 상에 트랜지스터(도시 생략)가 형성되고, 이것을 덮는 층간 절연막(52) 중에 배선(53)이 형성된 것이다. 이 하부 기판(11) 상에 층간 절연막(12)의 하부층 부분으로 되는 제1 저유전율막(13)을, 예를 들면 300nm~800nm의 두께로 형성한다. 이 제1 저유전율막(13)은 배선층 간의 층간 절연막(ILD:Inter Level Dielectrics)으로 되며, 비유전율이 2.5 정도인 유기막으로 형성할 수 있다. 일예로서, 제1 실시 형태에서 설명한 것과 동일한 재료로, 동일한 성막 방법으로 형성할 수 있다.
이어서, 제1 저유전율막(13) 상에 에칭 마스크로 되는 중간막(41)을, 예를 들면 산화 실리콘막으로 형성한다. 그 형성 방법은 상기 제1 실시 형태에서 설명한 산화 실리콘막의 형성 방법과 동일한 방법을 채용할 수 있다.
다음에, 상기 중간막(41) 상에, 층간 절연막(12)의 상부층 부분으로 되는 제2 저유전율막(14)을, 예를 들면 400nm의 두께로 성막한다. 이 제2 저유전율막(14)은 불소 수지로 형성한다. 그 일예로서는, 플루오로카본막(환형 불소 수지. 테플론(PTFE), 비결정성 테플론[예를 들면, 듀퐁사제: 테플론 AF(상품명)], 불화 알릴에테르, 불화 폴리이미드 등과 같은 상기 제1 실시 형태에서 설명한 재료를 사용할 수 있다. 또는, 크세로겔(예를 들면, 포러스실리카)을 사용할 수 있다. 상기 불소 수지를 성막하는 방법은 상기 제1 실시 형태에서 설명한 것과 동일한 방법을 사용한다. 또는, 제2 저유전율막(14)을 크세로겔막으로 형성한다. 크세로겔막의 성막 방법은 상기 제1 실시 형태에서 설명한 것과 동일한 방법을 사용한다.
이와 같이 하여, 하부 기판(11) 상에, 제1 저유전율막(13)과 중간막(41)과 제2 저유전율막(14)으로 이루어지는 층간 절연막(12)을 형성했다.
다음에, 도 4의 (2)에 나타낸 바와 같이, 층간 절연막(12), 즉 제2 저유전율막(14) 상에, 무기 마스크로서, 제1 마스크를 형성하기 위한 제1 막(15)을, 예를 들면 50nm~300nm 두께의 산화 실리콘막으로 형성했다. 이어서, 제2 마스크를 형성하기 위한 제2 막(16)을, 예를 들면 50nm~150nm 두께의 질화 실리콘막으로 형성했다. 이들 막의 성막 방법은, 상기 제1 실시 형태에서 설명한 것과 동일한 방법을 사용할 수 있다.
또, 산화 실리콘막을 형성하기 전에, 필요에 따라, 특히 제2 저유전율막(14)의 산화가 문제로 되는 경우에는, 질화 실리콘막, 비결정성 실리콘, 질화 산화 실리콘막 또는 화학량론(化學量論)보다 실리콘이 많은 산화 실리콘막을 형성하는 것이 바람직하다. 즉, 환원성 분위기에서 CVD막을 형성한다. 막 두께는 될 수 있는 한 얇은 것이 바람직하고, 10nm 정도로 형성한다. 이와 같이, 제1 막(15)을 얼라인먼트에 사용하는 파장 영역(예를 들면, 200nm~1000nm)의 광 투과성이 우수한 산화 실리콘막으로 형성하고, 제2 막(16)도 얼라인먼트에 사용하는 파장 영역(예를 들면, 200nm~1000nm)의 광 투과성을 가지는 질화 실리콘막으로 형성하고 있다.
다음에, 도 4의 (3)에 나타낸 바와 같이, 제2 막(16) 상에 통상의 레지스트 도포 기술(예를 들면, 회전 도포법)을 사용하여 레지스트막(17)을 성막한다. 그 후, 리소그래피 기술에 의해, 레지스트막(17)을 패터닝하여 배선홈을 형성하기 위한 개구부(18)를 형성한다.
계속해서, 상기 레지스트막(17)을 에칭 마스크에 사용하여, 제2 막(16)만을 에칭해서, 배선홈을 형성하기 위한 개구부(19)를 형성하고, 층간 절연막(12)에 배선홈을 형성할 때의 에칭 마스크로 되는 제2 마스크(21)를 형성한다. 이 에칭은, 상기 제1 실시 형태에서 설명한 것과 동일한 방법으로 행하는 것이 가능하다. 그 후, 레지스트막(17)을 애싱에 의해 제거한다. 그리고, 도 4의 (3)에서는, 레지스트막(17)을 제거하기 전의 상태를 나타냈다.
다음에, 도 4의 (4)에 나타낸 바와 같이, 제2 막(16) 및 제1 막(15) 상에 통상의 레지스트 도포 기술(예를 들면, 회전 도포법)을 사용하여 레지스트막(22)을 성막한다. 그 후, 리소그래피 기술에 의해, 레지스트막(22)을 패터닝하고, 비아홀을 형상하기 위한 개구부(23)를, 예를 들면, 제2 막(16)을 평면도로 보아 배선홈을 형성하기 위한 개구부(19) 내에 수납하도록 형성한다. 그리고, 마스크 편차가 발생한 경우라도, 개구부(23)를 최소한 일부가 개구부(19)에 겹치도록 형성하는 것이 필요하다.
계속해서, 상기 레지스트막(22)을 에칭 마스크에 사용하여, 제1 막(15)만을 에칭하고, 층간 절연막(12)에 비아홀을 형성하기 위한 개구부(24)를 형성하고, 층간 절연막(12)에 비아홀을 형성할 때의 에칭 마스크로 되는 제1 마스크(25)를 형성한다.
계속해서, 제1 마스크(25)를 에칭 마스크로 사용하여 층간 절연막(12)의 제2 저유전율막(14)을, 일반적인 에칭 장치를 사용하여 에칭한다. 이 에칭 조건은, 일예로서, 에칭 가스에 질소를 사용하고, 필요에 따라, 암모니아, 수소 가스를 사용한다. 그리고, 이 에칭에서는, 탄화 불소계의 가스, 일산화 탄소(CO)는 반드시 필요로 하지 않는다. 또, 제2 저유전율막(14)의 하부층에는, 산화 실리콘막의 중간막(41)이 있으므로, 에칭은 중간막(41) 상에서 정지된다. 그리고, 이 에칭에서는, 레지스트막(22)은 유기막인 제2 저유전율막(14)을 에칭하는 동안에, 에칭되어 완전히 제거된다. 따라서, 여기에서는, 레지스트 애싱을 행할 필요가 없다.
또한, 도 4의 (5)에 나타낸 바와 같이, 제2 마스크(21)와 제2 저유전율막(14)을 에칭 마스크로 사용하고, 일반적인 에칭 장치를 사용하여, 제1 마스크(25)와 함께 중간막(41)을 에칭한다. 즉, 제2 마스크(21)에 형성되어 있는 배선홈을 형성하기 위한 개구부(19)를 전사(電寫)하도록 제1 마스크(25)를 에칭하는 동시에, 중간막(41)에 비아홀을 형성하기 위한 개구부(42)를 에칭에 의해 형성한다. 이 에칭 조건은, 일예로서, 에칭 가스로 옥타플루오로부탄(C4F8)(5㎤/min)과 일산화 탄소(5㎤/min)와 아르곤(Ar)(20㎤/min)을 사용하고, RF 플라즈마를 600W로 설정한다.
다음에, 도 4의 (6)에 나타낸 바와 같이, 제1 마스크(25)(제2 마스크(21)) 및 중간막(41)을 에칭 마스크에 사용하여 제2 저유전율막(14) 및 제1 저유전율막(13)을 에칭하고, 제2 저유전율막(14)에 배선홈(27)을 형성하는 동시에 제1 저유전율막(13)에 비아홀(26)을 형성한다. 이 에칭에서의 에칭 가스로는 질소(N2)를 사용하고, 필요에 따라, 암모니아, 수소 가스를 사용한다.
도시하지 않지만, 그 후, 상기 도 2에 따라 설명한 것과 동일한 공정에 의해, 배선홈(27) 내에 배리어 메탈층을 통해 금속으로 이루어지는 배선을 형성하고, 비아홀(26) 내에 배리어 메탈층을 통해 금속으로 이루어지는 플러그를 형성한다.
상기 도 4에 따라 설명한 제3 실시 형태에서도, 상기 도 1에 따라 설명한 제1 실시 형태와 동일한 작용, 효과가 얻어진다.
그리고, 중간막(41)은 질화 산화 실리콘막, 질화 실리콘막으로 형성할 수도 있다. 또는, 제1 저유전율막(13)에 대하여 에칭 마스크로 되고, 제2 저유전율막(14)에 대하여 에칭 스토퍼로 되는 유기막으로 형성하는 것도 가능하다.
그리고, 상기 각 실시 형태에서 설명한, 크세로겔막, 불소 수지막, 그 밖의 유기막 등은, 미세화에 따르는 배선 간 용량의 증대를 억제하는 목적에서, 배선 구조에 채용되고 있다. 그 때, 비유전율이 3 이하의 재료로서는 유기막을 채용할 수 있고, 비유전율이 2.5 이하의 유기막 재료로서는 불소 수지를 채용할 수 있고, 비유전율이 2.5 이하의 재료로서는 수분을 함유하지 않는 그물코(網目) 구조를 가지 는 겔인 크세로겔막을 채용할 수 있다.
상기 크세로겔 중, 반도체 소자에 사용할 수 있는 막으로서는, 실리카계의 겔이 있다. 예를 들면, 나노그라스사의 나노포러스실리카라고 하는 명칭의 것이 있다. 그러나, 이 종류의 크세로겔막은 기계적 강도, 열 전도성, 내열성, 내수성, 밀착성 등의 종래의 층간 절연막과 비교하여 떨어진다. 특히, 열 전도성이 유기막의 1/10~1/100으로 현저하게 나쁘다.
한편, 불소 수지는 플라즈마 CVD에 의해 형성된 막[1997년의 IEDM(International Electron Devices Meeting)에서 니혼 덴키 가부시키가이샤(日本電氣株式會社)가 발표], 테플론(듀퐁사), 불화 폴리이미드(듀퐁사) 등의 상품이 개발되어 있다. 개발 중의 것으로는, 불화 파리린의 증착막, 불소 수지와 실리카의 공중합체(共重合體)가 존재한다. 그러나, 이들 막은 비유전율이 2.5 이상의 유기 폴리머와 비교하여, 기계적 강도, 열 전도성, 내열성, 밀착성 등이 떨어진다.
그래서, 본 발명에서는, 상기 각 실시 형태에서 설명한 바와 같이, 크세로겔막과 이 크세로겔보다도 막 특성이 양호한 유기막과의 조합, 또는 불소 수지막과 이 불소 수지보다도 막 특성이 양호한 유기막과의 조합으로, 신뢰성이 있는 배선 구조를 형성하는 것이 가능하게 되어 있다.
즉, 크세로겔막 또는 불소 수지막은, 미세화에 의해 가장 배선 용량이 커지는 배선 간의 부분에만 사용되고, 그 밖의 부분에는 유기막이나 무기 저유전율막을 사용한다. 구체적으로는, 배선 간격이 가장 좁은, 특히 설계 규칙이 0.18㎛ 이하의 반도체 소자에서는, 배선 간격이 0.3㎛ 이하로 되는 부분에서 배선 간 용량이 현저하게 증가하기 때문에, 배선 간격이 0.3㎛ 이하로 되는 부분에 크세로겔막 또는 불소 수지막을 적용한다. 이에 따라, 배선 간 용량을 저감하는 효과가 얻어진다. 한편, 0.3㎛보다도 넓은 배선 간격(예를 들면, 상하의 배선 간)에서는, 큰 영향은 없다. 따라서, 0.3㎛보다도 넓은 배선 간격의 부분에는, 비유전율이 3 이하의 유기막 등을 사용하면 충분하다.
다음에, 본 발명의 반도체 소자의 제조 방법에 관한 제4 실시 형태를 도 5의 제조 공정도에 따라 설명한다.
도 5의 (1)에 나타낸 바와 같이, 일예로서, 반도체 기판에 트랜지스터 등의 반도체 소자를 형성하고, 다시 배선, 절연막 등을 형성하여 기판(60)이 구성되어 있다. 이 기판(60)의 최상부층에는 패시베이션막(61)이, 예를 들면, 배선 재료를 확산시키지 않는 재료인 질화 실리콘막으로 50nm 정도의 두께로 형성되어 있다.
그 후에, 비아홀이 형성되는 제1 층간 절연막(62)을 산화 실리콘계의 재료로서, 예를 들면 산화 실리콘(SiO2)막(무기막)을 500nm의 두께로 형성하고, 배선이 형성되는 제2 층간 절연막(63)을 유기계의 재료로서, 예를 들면 폴리알릴에테르막으로 500nm의 두께로 형성하고, 제1 마스크를 형성하기 위한 제1 막(64)을, 예를 들면 산화 실리콘막으로 100nm의 두께로 형성하고, 제2 마스크를 형성하기 위한 제2 막(65)을 예를 들면 질화 실리콘막으로 100nm의 두께로 형성한다.
이어서, 도 5의 (2)에 나타낸 바와 같이, 통상의 레지스트 도포 공정 및 리소그래피 공정을 행하여, 상기 제2 막(65) 상에, 배선홈을 형성하기 위해 사용하는 레지스트 마스크(81)를 형성한다. 이 레지스트 마스크(81)에는 배선홈을 형성하기 위한 개구부(82)를 형성해 둔다.
계속해서, 도 5의 (3)에 나타낸 바와 같이, 레지스트 마스크(81)[도 5 (2) 참조]를 사용하여 제2 막(65)을 에칭하고, 배선홈을 형성하기 위한 배선홈 패턴(66)을 개구하여 제2 마스크(67)를 형성한다. 이 에칭에서는, 통상의 평행 평판형 플라즈마 에칭 장치를 사용하고, 에칭 가스로는 트리플루오로메탄(CHF3)과 아르곤(Ar)과 산소(O2)를 사용했다. 또, 기판 온도는 0℃로 했다. 그 후, 레지스트 마스크(81)[상기 도 5 (2) 참조]를 제거한다.
다음에, 도 5의 (4)에 나타낸 바와 같이, 재차, 통상의 레지스트 도포 공정 및 리소그래피 공정을 행하여, 제2 마스크(67) 및 배선홈 패턴(66) 상에 비아홀(예를 들면, 비아 접촉홀)을 형성하기 위해 사용하는 레지스트 마스크(83)를 형성한다. 이 레지스트 마스크(83)에는 비아홀을 형성하기 위한 개구부(84)를 배선홈 패턴(66)에 최소한 걸리도록 형성해 둔다.
이어서, 도 5의 (5)에 나타낸 바와 같이, 레지스트 마스크(83)를 에칭 마스크에 사용하여 제1 막(64)을 에칭해서 비아홀을 형성하기 위한 비아홀 패턴(68)을 형성하고, 제1 마스크(69)를 형성한다. 이러한 제1 막(64)의 에칭에서는, 통상의 평행 평판형 플라즈마 에칭 장치를 사용하고, 에칭 가스로는 옥타플루오로시클로부탄(C4F8)과 아르곤(Ar)과 산소(O2)를 사용했다. 또, 기판 온도는 0℃로 했다.
또한, 도 5의 (6)에 나타낸 바와 같이, 제1 마스크(69)를 에칭 마스크로 사용하여 제2 층간 절연막(63)을 에칭하고, 비아홀 패턴(68)을 연장 형성한다. 이 에칭에서는, 레지스트 마스크(83)도 동시에 에칭되어 제거된다. 제2 층간 절연막(63)의 에칭에서는, 통상의 고밀도 플라즈마 에칭 장치를 사용하고, 에칭 가스로는 암모니아(NH3)를 사용했다. 또, 기판 온도는 -20℃로 했다.
계속해서, 도 5의 (7)에 나타낸 바와 같이, 제2 마스크(67)를 에칭 마스크로 하여 제1 마스크(69)에 배선홈 패턴(66)을 연장 형성한다. 이와 함께, 제2 층간 절연막(63)을 에칭 마스크로 하여 제1 층간 절연막(62)을 에칭하고, 비아홀(70)을 형성한다. 이 에칭에서는, 통상의 평행 평판형 플라즈마 에칭 장치를 사용하고, 에칭 가스로는 옥타플루오로시클로부탄(C4H8)과 아르곤(Ar)과 산소(O2)를 사용했다. 또, 기판 온도는 0℃로 설정했다.
이어서, 도 5의 (8)에 나타낸 바와 같이, 제1 마스크(69)를 에칭 마스크로 사용하고 제2 층간 절연막(63)을 에칭하여 배선홈(71)을 형성한다. 에칭에서는, 통상의 고밀도 플라즈마 에칭 장치를 사용하고, 에칭 가스로는 암모니아(NH3)를 사용했다. 또, 기판 온도는 -100℃로 했다.
그 후, 도 5의 (9)에 나타낸 바와 같이, 비아홀(70)의 바닥부에 노출되어 있는 패시베이션막(61)을 에칭한다. 이 때, 동일 종류의 재료로 형성되어 있는 제2 마스크(67)[상기 도 5 (8) 참조]도 에칭되어 제거된다. 이 에칭에서는, 질화 실리콘막이 선택적으로 이방성 에칭되도록, 통상의 고밀도 플라즈마 에칭 장치를 사용하고, 에칭 가스에 설퍼헥사플루오라이드(SF6)를 사용했다. 또, 기판 온도는 0℃로 했다. 그 결과, 제2 층간 절연막(63)에 배선홈(71)이 형성되고, 그 배선홈(71)의 바닥부에 연속하여 제1 층간 절연막(62) 및 패시베이션막(61)에 비아홀(70)이 형성된다.
제1 층간 절연막(62)에는, 산화 실리콘(SiO2)막을 사용했지만, 예를 들면 산불화 실리콘(SiOF)을 사용하는 것도 가능하다.
제2 마스크층(65)은, 질화 실리콘막으로 형성했지만, 질화 티탄막 등의 고융점 금속 또는 고융점 금속 화합물막으로 형성하는 것도 가능하다. 즉, 산화 실리콘계의 재료에 대하여 에칭 선택성을 가지는 재료이면, 어떠한 재료도 사용할 수 있지만, 바람직하게는 광학적 얼라인먼트가 가능한 광 투과성의 막이 양호하다.
도 5에 따라 설명한 제4 실시 형태에서는, 반도체 소자가 형성된 기판(60) 상에 제1, 제2 층간 절연막(62, 63)을 형성한 예를 설명했지만, 반도체 소자가 형성되어 있지 않은 기판 상에 상기 설명한 구성의 제1, 제2 층간 절연막(62, 63), 비아홀(70), 배선홈(71) 등을 형성하는 경우에도 상기 도 5에 따라 설명한 제조 방법을 적용하는 것이 가능하다.
상기 제4 실시 형태에서의 반도체 소자의 제조 방법에서는, 제2 층간 절연막(63) 상에 제1, 제2 층간 절연막(62, 63)을 에칭할 때에 에칭 마스크로 되는 제1 마스크(69)를 형성하는 공정과, 제1 마스크(69)와는 재질이 상이하며, 제1 마스크(69) 상에 제2 층간 절연막(63)을 에칭할 때의 에칭 마스크로 되는 제2 마스크(67)를 형성하는 공정을 구비하고 있기 때문에, 제1 마스크(69)를 에칭 마스크에 사용하여 제1 및 제2 층간 절연막(62, 63)을 에칭하여 비아홀(70)을 형성한다. 이어서, 제2 마스크(67)를 에칭 마스크에 사용하여 제1 마스크(69)와 상이한 배선홈을 형성하는 배선홈 패턴(66)이 형성되므로, 제2 층간 절연막(63)을 에칭하여 배선홈(71)을 형성하는 것이 가능하게 된다.
또, 산화 실리콘계 재료를 사용한 경우보다 동일 배선층의 배선 간의 층간 절연막으로 되는 제2 층간 절연막(63)을 유기 폴리머인 폴리알릴에테르막으로 형성하기 때문에, 제2 층간 절연막(63)을 산화 실리콘계 재료로 형성한 경우보다 배선 간의 유전율이 저감되므로, 배선 간 용량도 저감된다.
또, 제2 층간 절연막(63)이 노출되어 있지 않은 상태에서 제1 및 제2 마스크(69, 67)를 형성할 때에 사용하는 레지스트 공정(레지스트막을 패터닝하는 공정)를 행하는 것이 가능하다. 즉, 제2 마스크(67)를 형성할 때의 레지스트 공정에서는, 하부에 제1 막(64)이 형성된 상태에 있기 때문에, 또 제1 마스크(69)를 형성할 때의 레지스트 공정에서는, 그 제1 막(64)이 제2 층간 절연막(63)을 덮고 있기 때문에, 유기막의 제2 층간 절연막(63)을 노출시키지 않고, 레지스트 공정로 형성한 레지스트막(81, 83)을 제거하고 재차 레지스트막(81, 83)을 형성하여 패터닝을 행하는 레지스트의 재생 처리가 가능하게 된다. 또한, 제1 마스크(69)를 형성할 때에 사용한 에칭 마스크로 되는 레지스트막(83)을 제2 층간 절연막(63)의 에칭과 동시에 제거하는 것이 가능하게 되므로, 레지스트막(83)을 제거하는 작업을 필요로 하지 않는다. 그러므로, 공정이 간단해 진다.
또, 비아홀(70)을 형성하기 위한 비아홀 패턴(68)을 제1 막(64)에 형성할 때의 레지스트 공정에 있어서, 즉 레지스트막(83)에 개구부(84)를 형성하는 공정에 있어서, 미스얼라인먼트가 발생하여 제2 마스크(67)에 형성된 배선홈 패턴(66)에 대하여 레지스트막(83)에 형성되는 개구부(84)가 돌출되었다고 해도, 제2 마스크(67)에도 비아홀을 형성하기 위한 패턴으로 되는 비아홀 패턴(도시하지 않음)을 형성하는 것이 가능하게 된다. 다음에, 그 상세를 도 6에 따라 설명한다. 그리고, 도 6에서는 상단에 레이아웃도를 나타내고, 하단에 단면도를 나타냈다.
도 6의 (1)에 나타낸 바와 같이, 제2 마스크(67)에 형성된 배선홈 패턴(66)에 대하여 비아홀 패턴을 형성하기 위한 레지스트막(83)에 형성된 개구부(84)가 편차를 두고 형성되어 있다. 이와 같은 경우라도, 도 6의 (2)에 나타낸 바와 같이, 레지스트막(83)을 에칭 마스크에 사용하여 제2 마스크(67)를 에칭하고, 다시 제1 막(64)을 에칭하고 비아홀 패턴(68)을 형성하여, 제1 마스크(69)를 형성한다. 이에 따라, 제2 마스크(67)에는, 배선홈 패턴(66)과 비아홀 패턴(68)이 형성되게 된다.
이어서, 도 6의 (3)에 나타낸 바와 같이, 제1 마스크(69)를 에칭 마스크에 사용하고 제2 층간 절연막(63)을 에칭하여, 비아홀 패턴(68)을 연장 형성한다. 따라서, 비아홀 패턴(68)은 설계대로의 개구 면적을 가지고 형성된다. 그리고, 이 에칭에서는, 레지스트 마스크(83)[상기 도 6 (2) 참조]도 동시에 에칭되어 제거된다.
계속해서, 도 6의 (4)에 나타낸 바와 같이, 제2 마스크(67)를 에칭 마스크로 하여 제1 마스크(67)에 배선홈 패턴(66)을 연장 형성한다. 이와 동시에, 제2 층간 절연막(63)을 에칭 마스크로 하고 제1 층간 절연막(62)을 에칭하여, 비아홀(70)을 형성한다. 그 결과, 제2 층간 절연막(63)에 형성되어 있는 비아홀 패턴(68)이 설계대로의 개구 면적을 가지고 형성되어 있기 때문에, 비아홀(70)은 설계대로의 개구 면적을 가지고 형성된다.
이어서, 도 6의 (5)에 나타낸 바와 같이, 제1 마스크(69)를 에칭 마스크에 사용하여 제2 층간 절연막(63)을 에칭하여 배선홈(71)을 형성한다. 그 후, 도 6의 (6)에 나타낸 바와 같이, 비아홀(70)의 바닥부에 노출되어 있는 패시베이션막(61)을 에칭한다. 이 때, 동일 종류의 재료로 형성되어 있는 제2 마스크(67)[상기 도 6 (5) 참조]도 에칭되어 제거된다. 그 결과, 제2 층간 절연막(63)에 배선홈(71)이 형성되고, 그 배선홈(71)의 바닥부에 연속하여 제1 층간 절연막(62) 및 패시베이션막(61)에 비아홀(70)이 형성된다. 상기 설명한 바와 같이, 제2 층간 절연막(63)에 형성되어 있는 비아홀 패턴(68)이 설계대로의 개구 면적을 가지고 형성되는 것, 및 비아홀(70)을 형성한 후에 층간 절연막을 비아홀(70)의 내부에 매립하는 것을 행하지 않음으로써, 상기 도 8에 따라 설명한 바와 같이, 개구 면적이 좁아지도록 비아홀(70)이 형성되는 일은 없다.
그리고, 상기 설명에서는, 비아홀 패턴을 형성할 때의 미스얼라인먼트에 의해 배선홈 패턴에 대하여 비아홀 패턴이 편차를 두고 형성된 경우에, 비아홀의 개구 면적을 확보할 수 있는 것을 설명했지만, 본 발명의 반도체 소자의 제조 방법에 의하면, 배선홈 패턴과 비아홀 패턴이 상대적으로 편차를 두고 형성된 모든 경우에 대하여, 비아홀의 개구 면적을 확보할 수 있다고 하는 효과를 갖는다.
또한, 제1 마스크(69)로 되는 제1 막(65)을 광 투과성의 재료, 여기에서는 산화 실리콘막으로 형성하고, 또 제2 마스크로 되는 제2 막(65)을 광 투과성의 재료, 여기에서는 질화 실리콘막으로 형성함으로써, 그 후의 노광 공정에서, 마스크의 위치를 하부에 맞추는, 이른바 마스크 얼라인먼트를, 광을 사용한 얼라인먼트나 화상 처리를 사용한 얼라인먼트로 행할 수 있도록 되어 있다. 그리고, 산화 실리콘막, 질화 실리콘막 등은, 얼라인먼트에 사용하는 파장 영역(200nm~1000nm)의 광을 투과하는 것은 알려져 있다.
또한, 제1 층간 절연막(62)과 제2 층간 절연막(63)의 재료 특성의 상위를 이용함으로써, 종래부터 사용되고 있던 유전율이 높은 에칭 스토퍼층(예를 들면, 질화 실리콘막, 산화 실리콘막 또는 산화 질화 실리콘막)을 사용할 필요가 없다. 예를 들면, 제2 층간 절연막(63)(유기막)을 에칭하는 조건으로, 제1 층간 절연막(62)이 에칭되지 않는 조건을 선택하면, 배선홈(71)을, 배선층이 되는 제2 층간 절연막(63)에 제어성 양호하게 에칭에 의해 형성하는 것이 가능하다. 또, 비아홀(70)을 형성하기 위한 에칭을 행할 때에는, 상기 설명한 바와 같이, 산화 실리콘막으로 이루어지는 제1 마스크(69)에 배선홈 패턴(66)을 연장 형성하는 동시에 산화 실리콘막으로 이루어지는 제1 층간 절연막(62)에도 에칭하면 된다.
이상, 설명한 바와 같이 본 발명에 의하면, 층간 절연막 상에 그 층간 절연막을 에칭할 때에 에칭 마스크로 되는 제1 마스크를 형성하는 공정과, 제1 마스크와 재질이 상이하며, 제1 마스크 상에 층간 절연막을 에칭할 때의 에칭 마스크로 되는 제2 마스크를 형성하는 공정을 구비하고 있으므로, 제1 마스크를 에칭 마스크로 사용하여 층간 절연막을 에칭하여 비아홀을 형성할 수 있고, 이어서 제2 마스크를 에칭 마스크로 사용하여 제1 마스크와 상이한 패턴으로 층간 절연막을 에칭하여 배선홈을 형성할 수 있다.
또, 상기 층간 절연막 중, 동일 배선층의 배선 사이의 층간 절연막의 상부층을 크세로겔막 또는 불소 수지막으로 형성하는 제조 방법에 의하면, 배선 간 용량의 저감이 가능하게 된다. 또, 상기 층간 절연막 중, 배선층 간의 층간 절연막에 유기막 또는 무기막을 사용함으로써, 배선 간의 층간 절연막을 크세로겔 또는 불소 수지를 사용해도, 층간 절연막 전체의 기계적 강도의 열화를 방지할 수 있다. 따라서, 구리 배선과 불소 수지와 유기막을 조합한 반도체 소자, 또는 구리 배선과 크세로겔과 유기막을 조합한 반도체 소자의 수율을 저하시키지 않고 반도체 소자를 형성할 수 있다.
또, 제2 마스크를 형성할 때의 레지스트 공정에서는, 하부에 제1 막이 형성된 상태에 있기 때문에, 또 제1 마스크를 형성할 때의 레지스트 공정에서는, 그 제1 막이 층간 절연막을 덮고 있기 때문에, 제1 및 제2 마스크를 형성할 때에 사용하는 레지스트 공정은, 층간 절연막이 노출되어 있지 않은 상태에서 행하는 것이 가능하다. 그러므로, 레지스트 공정에서의 레지스트막의 재생 처리가 가능하게 된다.
또, 비아홀을 형성하기 위한 패턴을 제1 마스크를 형성할 때에 미스얼라인먼트가 발생했다고 해도, 제2 마스크에도 비아홀을 형성하기 위한 패턴을 형성할 수 있다. 그러므로, 상기 도 8에 따라 설명한 바와 같은 비아홀의 개구 면적이 좁아지는 일은 없다.
또한, 제1 마스크 및 제2 마스크를, 광 투과성을 가지는 재료로 형성함으로써, 제1 마스크를 형성하기 위한 막 및 제2 마스크를 형성하기 위한 막을 형성한 후에 행해지는 리소그래피 공정의 노광 공정에서의 마스크 얼라인먼트를 종래와 동일한 얼라인먼트 방법으로 행하는 것이 가능하게 된다.

Claims (22)

  1. 크세로겔(Xerogel)막 또는 유기막을 포함하는 층간 절연막을 구비한 반도체 소자의 제조 방법에 있어서,
    상기 층간 절연막 상에, 상기 층간 절연막을 에칭하기 위한 에칭 마스크로 되는 제1 마스크를 형성하는 공정;
    상기 제1 마스크와 재질이 상이하며, 상기 제1 마스크 상에, 상기 층간 절연막을 에칭하기 위한 에칭 마스크로 되는 제2 마스크를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 마스크 및 상기 제2 마스크를 광 투과성을 가지는 재료로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 마스크에는, 배선홈을 형성하기 위한 패턴을 형성하고,
    상기 제1 마스크에는, 상기 배선홈을 형성하기 위한 패턴에 최소한 일부가 겹치도록 비아홀을 형성하기 위한 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 마스크 및 상기 제2 마스크를 광 투과성을 가지는 재료로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 배선홈을 형성하기 위한 패턴을 상기 제2 마스크에 형성하고, 상기 비아홀을 형성하기 위한 패턴을, 상기 배선홈을 형성하기 위한 패턴에 최소한 일부가 겹치도록 상기 제1 마스크에 형성하는 방법은,
    상기 층간 절연막 상에, 상기 제1 마스크를 형성하기 위한 제1 막을 형성한 후, 상기 제1 막 상에, 상기 제2 마스크를 형성하기 위한 제2 막을 형성하는 공정과,
    상기 제2 막에, 배선홈을 형성하기 위한 패턴을 형성하여 상기 제2 마스크를 형성하는 공정과,
    상기 배선홈을 형성하기 위한 패턴에 최소한 일부가 겹치도록 비아홀을 형성하기 위한 패턴을, 상기 제1 막에 형성하여, 상기 제1 마스크를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 마스크 및 상기 제2 마스크를 광 투과성을 가지는 재료로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 층간 절연막 중, 배선층 사이의 층간 절연막의 하부층을 유기막으로 형성하고,
    동일 배선층의 배선 사이의 층간 절연막의 상부층을 상기 크세로겔막 또는 유기막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 마스크 및 상기 제2 마스크를 광 투과성을 가지로 재료로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 제2 마스크에는, 배선홈을 형성하기 위한 패턴을 형성하고,
    상기 제1 마스크에는, 상기 배선홈을 형성하기 위한 패턴에 최소한 일부가 겹치도록 비아홀을 형성하기 위한 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 마스크 및 상기 제2 마스크를 광 투과성을 가지는 재료로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제9항에 있어서,
    상기 배선홈을 형성하기 위한 패턴을 상기 제2 마스크에 형성하고, 상기 비아홀을 형성하기 위한 패턴을, 상기 배선홈을 형성하기 위한 패턴에 최소한 일부가 겹치도록 상기 제1 마스크에 형성하는 방법은,
    상기 층간 절연막 상에, 상기 제1 마스크를 형성하기 위한 제1 막을 형성한 후, 상기 제1 막 상에, 상기 제2 마스크를 형성하기 위한 제2 막을 형성하는 공정과,
    상기 제2 막에, 배선홈을 형성하기 위한 패턴을 형성하여 상기 제2 마스크를 형성하는 공정과,
    상기 배선홈을 형성하기 위한 패턴에 최소한 일부가 겹치도록 비아홀을 형성하기 위한 패턴을, 상기 제1 막에 형성하여, 상기 제1 마스크를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 마스크 및 상기 제2 마스크를 광 투과성을 가지는 재료로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 마스크를 형성한 후, 계속해서 상기 제1 마스크를 형성할 때의 에칭 마스크로서 사용한 레지스트막과 상기 제1 마스크를 에칭 마스크로 사용하여 상기 층간 절연막의 에칭을 수행함으로써, 비아홀을 형성하는 공정과,
    상기 제2 마스크를 사용한 에칭에 의해, 상기 제1 마스크와 상기 층간 절연막의 상부층에 배선홈을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 마스크 및 상기 제2 마스크를 광 투과성을 가지는 재료로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제1항에 있어서,
    상기 층간 절연막 중, 배선층 사이의 층간 절연막의 하부층을 무기막으로 형성하고,
    동일 배선층의 배선 사이의 층간 절연막의 상부층을 상기 유기막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 마스크 및 상기 제2 마스크를 광 투과성을 가지는 재료로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 제2 마스크에는, 배선홈을 형성하기 위한 패턴을 형성하고,
    상기 제1 마스크에는, 상기 배선홈을 형성하기 위한 패턴에 최소한 일부가 겹치도록 비아홀을 형성하기 위한 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 마스크 및 상기 제2 마스크를 광 투과성을 가지는 재료로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 배선홈을 형성하기 위한 패턴을 상기 제2 마스크에 형성하고, 상기 비아홀을 형성하기 위한 패턴을, 상기 배선홈을 형성하기 위한 패턴에 최소한 일부가 겹치도록 상기 제1 마스크에 형성하는 방법은,
    상기 층간 절연막 상에, 상기 제1 마스크를 형성하기 위한 제1 막을 형성한 후, 상기 제1 막 상에, 상기 제2 마스크를 형성하기 위한 제2 막을 형성하는 공정과,
    상기 제2 막에, 배선홈을 형성하기 위한 패턴을 형성하여 상기 제2 마스크를 형성하는 공정과,
    상기 배선홈을 형성하기 위한 패턴에 최소한 일부가 겹치도록 비아홀을 형성하기 위한 패턴을, 상기 제1 막에 형성하여, 상기 제1 마스크를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 마스크 및 상기 제2 마스크를 광 투과성을 가지는 재료로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제19항에 있어서,
    상기 제1 마스크를 형성한 후, 상기 제1 마스크를 에칭 마스크로 사용하여 상기 층간 절연막의 상부층에 비아홀을 형성하기 위한 개구부를 형성하는 공정과,
    상기 제2 마스크를 사용한 에칭에 의해, 상기 제1 마스크에 배선홈을 형성하기 위한 개구부를 형성하는 동시에, 상기 층간 절연막의 상부층을 마스크로 하여, 상기 층간 절연막의 하부층에 비아홀을 형성하는 공정과,
    상기 제2 마스크를 에칭 마스크로 사용하여 상기 층간 절연막의 상부층에 배선홈을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제21항에 있어서,
    상기 제1 마스크 및 상기 제2 마스크를 광 투과성을 가지는 재료로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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