KR100670966B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 유기막을 포함하는 층간 절연층을 포함하는 반도체 장치의 제조 방법에 관한 것이며, 본 발명에 의한 반도체 장치의 제조 방법은 아래로부터 차례로 제1 마스크, 제2 마스크, 제3 마스크를 포함하는 3층의 마스크를 층간 절연층 상에 형성하는 단계를 포함하며, 여기서 이들 제1 마스크, 제2 마스크, 제3 마스크 각각은 서로 다른 재료로 구성되고, 제2 마스크를 형성하는 제2막은 제3 마스크를 형성하는 경우에 제1 마스크를 형성하기 위한 막을 보호하는 재료로 구성된다. 본 발명에 의한 방법에서는, 제2 마스크를 형성하는 제2 막이 제3 마스크를 형성하는 동안 제1 마스크 아래의 층을 보호하기 위한 보호막의 기능을 수행하기 때문에, 제3 마스크를 형성하는 경우에 레지스트 마스크를 사용하여 에칭할 수 있도록 하며, 제1 마스크 아래의 층이 손상되는 것을 방지하면서 레지스트 마스크의 재생 처리가 가능하도록 할 뿐만 아니라, 제1 마스크의 재료로 레지스트 마스크와 동일 재료 즉 탄소를 함유하는 저 유전율 물질을 사용할 수 있도록 한다는 점에서 편리하다.
반도체 장치의 제조 방법, 마스크, 중간 절연층, 층간 절연막, 배선홈 패턴, 접속구멍 패턴, 광 투과성, 유기 절연 재료.

Description

반도체 장치의 제조 방법 {PROCESS FOR FABRICATING A SEMICONDUCTOR DEVICE}
도 1a 내지 1f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 일례를 예시하는 제조 공정의 단면도.
도 2a 내지 2b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 일례를 예시하는 제조 공정의 단면도.
본 발명은 반도체 장치의 제조 방법에 관한 것이며, 상세하게는 0.25-㎛ 설계 규칙 또는 이후의 설계 규칙 이하의 다층 배선을 포함하는 장치의 제조 방법에 사용되기에 적당한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 축소 경향에 따라, 매우 정밀한 배선 및 감소된 배선 피치에 대한 요구가 증가하고 있다. 또한 저 전력 소비와 고속화 등이 요구됨에 따라, 낮은 유전율을 가지는 층간 절연막 및 낮은 저항을 가지는 배선이 필요하게 되었다. 특히 논리 장치(logic device)에서는 매우 미세한 배선에 의해 저항 및 배선 용량이 증가하게 되며, 저항 및 배선 용량이 증가함에 따라 장치의 응답 속도가 느려진 다. 따라서 층간 절연막으로 저 유전율 막을 사용하는 미세한 다층 배선이 필요하다.
배선 단면의 종횡비를 크게 하고 배선 사이 공간의 종횡비를 크게 함으로써, 배선 폭을 축소화하고 배선 피치를 감소시킨다. 그 결과 매우 미세한 종방향으로 가늘고 긴 배선을 형성하는 기술, 미세한 배선 사이의 공간을 층간 절연막으로 매립하는 기술 등을 사용해야 하며, 따라서 이는 공정을 복잡하게 하며 공정 수를 증가시킨다.
예를 들어 리플로 스퍼터링(reflow sputtering)에 의해 접속구멍(비아 홀) 및 배선홈(wiring trench)을 금속(예를 들어 알루미늄, 동 등)으로 동시에 매립하고, 화학적 기계 연마(Chemical Mechanical Polishing, 이하 CMP라 함)에 의해 금속 표면으로부터 과도 금속을 제거하는 상감 공정(damascene process)에서는, 에칭에 의해 높은 종횡비를 가지는 금속 배선을 형성하거나, 배선 사이의 좁은 틈(gap)을 층간 절연막으로 매립할 필요가 없으며, 따라서 공정 단계 수를 큰 폭으로 줄일 수 있다. 배선의 종횡비가 커질수록 또는 배선의 총 수가 많아질수록, 전체 제조 경비는 상감 공정에 의해 더 많이 감소하게 된다.
그러나 종래의 반도체 장치의 제조 공정에서 사용되는 패턴닝 기술에서는, 에칭 마스크로 유기막인 레지스트 막을 사용한다. 한편 3.0 이하의 유전율을 가지는 저 유전율 막의 다수는 탄소를 함유하는 유기막이며, 이러한 막을 층간 절연막으로 사용하는 경우에는 이러한 층간 절연막에 접속구멍을 형성하기 위해 산소 가스를 에칭 가스로 사용해야 한다. 이러한 이유로, 레지스트 막에 손상이 생기며, 경우에 따라서는 에칭 중에 레지스트 막이 소멸되는 문제가 발생한다. 또한 레지스트 막이 제거될 때, 저 유전율 막이 레지스트 막과 함께 제거될 가능성이 있는데, 이는 저 유전율 막의 조성물이 레지스트 막의 조성물과 유사하기 때문이다. 따라서 레지스트 막의 재생 처리를 수행하기가 어렵다.
전술한 종래 기술의 문제점을 해결하기 위한 본 발명에 대해 구체적으로 설명한다. 본 발명은 전술한 문제를 해결하기 위한 반도체 장치의 제조 방법에 관한 것으로, 아래에서부터 차례로 제1 마스크, 제2 마스크, 및 제3 마스크를 포함하는 3층의 마스크를 층간 절연막 상에 형성하는 단계를 포함한다. 이 때 제1 마스크, 제2 마스크, 및 제3 마스크 각각은 서로 다른 재질로 구성된다. 제2 마스크를 형성하는 제2 막은 제3 마스크를 형성하는 경우에 제1 마스크를 형성하는 막을 보호하는 재질의 막으로 형성되며, 제3 마스크를 형성하는 동안에 제1 마스크 아래의 층을 보호하기 위한 보호막의 기능을 하여, 제3 마스크를 형성하는 동안에 레지스트 마스크를 사용하여 에칭할 수 있도록 하며 제1 마스크 아래의 층이 손상되는 것을 방지하면서 레지스트 마스크의 재생 처리를 수행할 수 있도록 할 뿐만 아니라, 제1 마스크용 재료로 레지스트 마스크의 재료와 동일한 재료, 예를 들어 저 유전율을 가지는 탄소 함유 재료를 사용할 수 있도록 한다. 본 발명은 전술한 신규한 발견에 기초하여 완성된다.
따라서 본 발명의 주요한 목적은 유기막을 포함하는 층간 절연막을 포함하는 반도체 장치를 제조하기 위한 공정을 제공하는 것이다. 제3 마스크를 형성하는 동 안에 레지스트 마스크를 사용하여 에칭할 수 있으며, 제1 마스크 아래의 층이 손상되는 것을 방지하면서 레지스트 마스크의 재생 처리를 수행할 수 있으며, 제1 마스크의 재료로 레지스트 마스크와 동일한 재료를 사용할 수 있다는 점에서 편리하다.
다음의 발명의 구성 및 첨부된 특허 청구 범위를 참조하여 상세한 설명을 읽는 경우, 당업자는 본 발명의 전술한 목적 및 다른 목적, 특징 및 이점을 명확하게 이해하게 될 것이다.
도 1a 내지 1f를 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해 상세하게 설명한다. 그러나 이 실시예가 본 발명의 범위를 제한하기 위한 것은 아니다.
도 1a에 예시되어 있는 바와 같이, 기판(11)은 예를 들어 그 상에 트랜지스터 등의 반도체 소자(예시되지 않음)가 형성되는 기부 재료(51), 및 이들 층을 덮으며 그 내부에 배선(53)이 형성되는 층간 절연막(52)을 포함한다. 또한 층간 절연막(52) 상에 확산 방지층(54)이 상기 배선(53)의 상부 표면을 덮도록 형성된다. 이러한 확산 방지층(54)은 예를 들어 실리콘 질화막으로 50 ㎚ - 100 ㎚의 두께를 가지도록 형성된다.
또한 확산 방지층(54) 상에, 층간 절연막(12)의 하층 부분을 구성하는 제1 저 유전율 막(13)이 예를 들어 300 내지 800 ㎚의 두께로 형성된다. 제1 저 유전율 막(13)은 배선층과 배선층을 연결하는 비아 홀이 형성되는 배선 층 사이의 층간 절연막(ILD; Inter Level Dielectrics)의 기능을 하며, 유전율이 약 2.5인 유기막 으로 형성할 수 있다. 이러한 실시예에서는 예를 들어 일반적으로 폴리아릴 에테르(polyaryl ether)로 불리는 유기 중합체를 사용한다. 이러한 폴리아릴 에테르에는 예를 들어 FLARE(미합중국 AlliedSignal Inc.에 의해 제조 판매되는 상표명), SILK(미합중국 Dow Chemical Company에 의해 제조 판매되는 상표명), VELOX(미합중국 Schumacher Co.에 의해 제조 판매되는 상표명) 등이 있다. 또한 제1 저 유전율 막(13)으로 BCB(벤조사이클로부텐; benzocyclobutene) 막, 폴리이미드(polyimide) 막, 비정질 탄소 막, 불소 수지 막, 환상 불소 수지 막, Teflon(폴리테트라플루오로에틸렌; PTFE), 비정질 Teflon(예를 들어 미합중국 Du Pont Co.에 의해 제조 판매되는 Teflon AF), 불화 아릴 에테르, 불화 폴리이미드 등을 사용할 수 있다.
전술한 폴리아릴 에테르는 질소(N2) 가스, 수소(H2) 가스, 또는 암모니아(NH3) 가스를 에칭 가스로 사용하여 쉽게 건식 에칭이 가능하다는 특징을 가진다.
예를 들어 회전 도포(spin coating)에 의해 기판(11) 상에 전구체(precursor)를 도포한 후에 이를 300 ℃ - 450 ℃로 경화(curing)하여 유기 중합체 막을 증착한다. 기판(11)의 표면 상태가 소수성(hydrophobic) 상태이고 따라서 유기 중합체 막과의 밀착성이 나쁜 경우에는, 예시되어 있지 않지만 실리콘 산화막, 실리콘 산화 질화막, 실리콘 탄화막, 또는 실리콘 질화막을 기판(11) 상에 증착한다. 또한 동이 확산되는 것을 방지하고자 하는 경우에는, 예시되어 있지 않지만 실리콘 탄화막 또는 실리콘 질화막을 증착한다.
전술한 실리콘 산화막은 예를 들어 회전 도포 방법을 사용하여, 시판 중인 무기 SOG(spin on glass; SOG; 실란올을 주성분으로 하는 SOG 또는 실란올을 포함하는 중합체를 주성분으로 하는 SOG)를 예를 들어 30 ㎚ - 100 ㎚의 두께로 형성한다. 회전 도포 후에는 150 ℃ - 200 ℃에서 약 1 분 동안 베이킹(baking)하고, 그 후 350 ℃ - 450 ℃에서 약 30 분 내지 1 시간동안 경화한다.
전술한 실리콘 산화막은 시판 중인 플라즈마 CVD (chemical vapor deposition) 장치를 사용하여, 플라즈마 CVD 법에 의해 증착될 수 있다. 그러나 배선(53)을 동 배선으로 형성하는 경우에는, 통상의 플라즈마 CVD 법을 사용하여 실리콘 산화막을 증착하는 것이 바람직하지 못한데, 이는 플라즈마 CVD 법에 의해 동 배선이 산화되기 때문이다. 그러나 산화제로 일산화이질소(N2O) 가스를 사용하고, 실리콘 소스로 실란계 가스(예를 들어 모노실란(SiH4), 다이실란(Si2H6), 또는 트라이실란(Si3H8))를 사용하고, 기판 온도를 300 ℃ - 400 ℃로 설정하고, 플라즈마 파워를 350 W로 설정하고, 증착 분위기의 압력을 약 1 ㎪로 설정하여 증착함으로써, 동 배선의 산화를 가능한 억제시킬 수 있다.
한편 실리콘 질화 산화막의 경우에는 예를 들어 회전 도포법을 사용하여 아미노기(基)를 가지는 시판 중인 무기 SOG를 증착할 수 있다. 바람직하게는 플라즈마 CVD 법을 사용하여 증착한다. 예를 들어 전술한 실란계 가스를 실리콘 소스로 사용하고, 암모니아, 히드라진(hydrazine) 등을 질화제로 사용하며, 일산화이질소(N2O)를 산화제로 사용하고, 질소 가스, 헬륨 가스, 아르곤 가스 등과 같은 불활성 가스를 캐리어 가스(carrier gas)로 사용한다. 또한 증착 조건은 예를 들어 기판 온도를 300 ℃ - 400 ℃로 설정하고, 플라즈마 파워를 350 W로 설정하고, 증착 분위기의 압력을 약 1 ㎪로 설정한다.
전술한 실리콘 질화막은 전술한 실리콘 질화 산화막의 경우와 동일한 방법으로 회전 도포법을 사용하여 현재 시판 중인 아미노기를 가지는 무기 SOG를 도포함으로써 증착된다. 바람직하게는 플라즈마 CVD 법을 사용하여 증착한다. 예를 들어 전술한 실란계 가스를 실리콘 소스로 사용하고, 암모니아, 히드라진 등을 질화제로 사용하며, 일산화이질소(N2O)를 산화제로 사용하고, 질소 가스, 헬륨 가스, 아르곤 가스 등과 같은 불활성 가스를 캐리어 가스로 사용한다. 또한 증착 조건은 예를 들어 기판 온도를 300 ℃ - 400 ℃로 설정하고, 플라즈마 파워를 350 W로 설정하고, 증착 분위기의 압력을 약 1 ㎪로 설정한다.
전술한 실리콘 탄화막을 증착하는 경우, 예를 들어 평행 플레이트(parallel plate) 플라즈마 CVD 장치를 사용하고 예를 들어 메틸실란을 실리콘 소스로 사용한다. 또한 증착 조건으로는 예를 들어 기판 온도를 300 ℃ - 400 ℃로 설정하고, 플라즈마 파워를 150 내지 350 W로 설정하고, 증착 분위기의 압력을 약 100 ㎩ 내지 1 ㎪로 설정한다.
다음으로 제1 저 유전율 막(13) 상에 실리카 막을 중간 층(14)으로 증착한다. 실리카 막으로는 예를 들어 SOG를 사용할 수 있다.
SOG는 일반적으로 메틸 실세스퀴옥산(Methyl Silsesquioxane; MSQ)으로 총칭 된다. MSQ 막은 Si-O 결합, Si-H 결합 및 Si-CHx 결합(x = 1, 2, 3)을 가지는 막이며, 예를 들어 도포 공정에 의해 증착된다. 또한 CVD 법, 스퍼터링 법에 의해 증착될 수 있다.
예를 들어 CVD 법에 의해 증착되는 막은 SiOC로 불리며, 종종 혼합 원료 가스로 Si(CH3)xHy(x = 1, 2, 3, y = 는 3, 2, 1) 및 산소(O2)를 약 1:1 내지 약 1:5 비율로 사용하거나, 또는 Si(CH3)xHy(여기서 x = 1, 2, 3, y = 3, 2, 1) 및 일산화이질소(N2O)를 약 1:5 내지 약 1:10 비율로 사용하여, 플라즈마 CVD 법에 의해 증착한다. 예를 들어 트라이메틸실란(trimethylsilane; Si(CH3)3H)을 사용하는 경우에는, PECVD(plasma enhanced chemical vapor deposition) 공정을 사용하고 이러한 증착 조건은 예를 들어 질소(N2) 가스 또는 희가스(rare gas)를 캐리어 가스로 사용하고, 공급되는 캐리어 가스의 유량은 약 1000 sc㎝이며, 공급되는 혼합 원료 가스의 유량은 약 15 sc㎝ - 30 sc㎝이고, 기판의 온도는 200 ℃ - 400 ℃,이며, 증착 분위기의 압력은 26.7 ㎩이며, 플라즈마 파워는 350 W로 설정한다.
또한 SOG 의 일례는 HMSQ(Hydrogen Methyl Silsesquioxane)으로 총칭된다. HMSQ 막은 Si-H 결합, Si-O 결합, 및 Si-CHx 결합(x = 1, 2, 3)을 가지는 막이며, 통상적으로 도포 공정에 의해 증착된다. HMSQ 막은 20 ㎚ - 100 ㎚의 두께로 증착되는 것이 바람직하다. HMSQ 막이 20 ㎚ 미만의 두께로 증착되는 경우, HMSQ 막은 에칭 스토퍼(etching stopper)의 기능을 수행하지 않으며, 한편 HMSQ 막이 100 ㎚ 이상의 두께로 증착되는 경우에는, 바람직하지 못하게 배선 사이의 용량이 현저하게 증가하게 된다.
또한 SOG의 일례는 HSQ(Hydrogen Silsesquioxane)으로 총칭된다. HSQ 막은 Si-H 결합 및 Si-O 결합을 가지는 막이며, 약 2.6 - 3.0의 유전율을 가지며, 이러한 유전율은 수소 원자(H)의 잔존율에 의해 결정된다. 통상적으로 HSQ 막은 도포 방법에 의해 형성된다. HSQ 막은 20 ㎚ - 100 ㎚의 두께로 증착되는 것이 바람직하다. HSQ 막이 20 ㎚ 미만의 두께로 형성되는 경우, HSQ 막은 에칭 스토퍼의 기능을 수행하지 않으며, 한편 HSQ가 100 ㎚ 이상의 두께로 형성되는 경우에는, 바람직하지 못하게 배선 사이의 용량이 현저하게 증가한다.
또한 MSQ, HMSQ, HSQ, 실란올 등 중에서 선택되는 2 이상의 화합물을 적당한 비율로 중합(polymerization)하여 형성되는 중합체는 도포 방법에 의해 증착될 수 있다. 중합체 막은 20 ㎚ 내지 100 ㎚의 두께를 가지도록 형성되는 것이 바람직하다. 증착된 막의 두께가 20 ㎚ 미만인 경우, 이 막은 에칭 스토퍼의 기능을 수행하지 않으며, 100 ㎚ 이상의 두께로 증착되는 경우, 바람직하지 못하게 배선 사이의 용량이 현저하게 증가하게 된다.
전술한 임의의 증착 공정에서, 일반적으로 증착 후에 150 ℃ - 250 ℃에서 60 초 - 120 초 동안 프리베이킹(prebaking)에 의해 용제를 휘발시킨 후에, 350 ℃ - 400 ℃의 불활성 분위기에서 포스트베이킹(post-baking)을 수행하거나 또는 133 ㎩ 이하의 감압 분위기에서 1 시간 동안 포스트베이킹을 수행하여 Si-OH 반응을 촉진시키는 열처리를 한다.
다른 증착 방법으로는 저온 CVD 법이 있다. 이러한 CVD 법에서는 예를 들어 과산화수소수(H2O2), 모노실란(SiH4), 트라이메틸실란(Si(CH3) 3H)을 포함하는 혼합 원료 가스를 사용하고, 기판 온도를 0 ℃ - 20 ℃로 설정하고, 증착 분위기를 133 ㎩ - 1.33 ㎪로 설정할 수 있다. 이 때에도 증착 후에 150 ℃ - 200 ℃에서 60 초 - 120초 동안 프리베이킹을 수행하여, H2O가 휘발되도록 한다. 또한 불활성 분위기에서 350 ℃ - 400 ℃의 포스트베이킹을 수행하거나, 또는 133 ㎩ 이하의 감압 분위기에서 1시간 동안 포스트베이킹을 수행하여, Si-OH 반응을 촉진시키는 열처리를 한다.
그 후 중간층(14) 상에, 층간 절연막(12)의 상층 부분을 구성하는 제2 저 유전율 막(15)을 예를 들어 400 ㎚의 두께로 증착한다. 제2 저 유전율 막(15)은 배선이 형성되는 배선 사이의 층간 금속 절연막(IMD; Inter Metal Dielectric)이며, 2.5의 유전율을 가지는 유기막으로 형성될 수 있다. 이 실시예에서는 예를 들어 폴리아릴 에테르로 총칭되는 유기 중합체를 유기막으로 사용한다. 이러한 폴리아릴 에테르에는 예를 들어 FLARE(미합중국 AlliedSignal Inc.에 의해 제조 판매되는 상표명), SILK(미합중국 Dow Chemical Company에 의해 제조 판매되는 상표명), VELOX(미합중국 Schumacher CO.에 의해 제조 판매되는 상표명) 등이 있다. 또한 제2 저 유전율 막(15)으로 BCB 막, 폴리이미드 막, 비정질 탄소 막, 불소 수지 막, 환상 불소 수지 막, Teflon(PTFE), 비정질 Teflon(예를 들어 미합중국 Du Pont Co.에 의해 제조 판매되는 Teflon AF), 불화 아릴 에테르, 불화 폴리이미드 등을 사 용할 수 있다.
전술한 폴리아릴 에테르는 질소(N2) 가스, 수소(H2) 가스 또는 암모니아(NH3) 가스를 에칭 가스로 사용하여, 쉽게 건식 에칭할 수 있다는 특징이 있다.
회전 도포 장치에 의해 중간층(14) 상에 전구체를 도포한 후 300 ℃ - 450 ℃에서 경화함으로써 제2 저 유전율 막(15)이 증착된다. 불소화 비정질 탄소 등과 같은 재료는 아세틸렌(C2H2) 가스 또는 플루오르탄소(fluorocarbon) 가스(예를 들어 옥타플루오르부텐(C4F8)이 대표적)를 프로세스 가스(process gas)로 사용하여 플라즈마 CVD 법에 의해 증착될 수 있다. 또한 이 경우, 증착 후에 300 ℃ - 450 ℃에서 경화한다. 전술한 비정질 Teflon이 Teflon AF로 한정되는 것은 아니며, 후술하는 화학식(1)에 예시된 구조를 가지면 된다.
Figure 112000018951660-pat00001
여기서 m, n은 양의 정수이다.
환상중합화된 불소화 중합체 수지(cyclopolymerized florinated polymer resin; 예를 들어 일본 Asahi Glass Co., Ltd.에서 제조 판매하는 상표명 Cytop)를 제2 저 유전율 막(15)으로 사용할 수 있다. 환상중합화된 불소화 중합체 수지가 전술한 Cytop로 한정되는 것은 아니며, 다음의 화학식(2)에 도시되는 구조를 가지 면 된다.
Figure 112000018951660-pat00002
여기서 x, y, z는 양의 정수이다.
불소화 폴리아릴 에테르 수지(예를 들어 미합중국 AlliedSignal Inc.에 의해 제조 판매되는 상표명 FLARE)를 제2 저 유전율 막(15)으로 사용할 수 있다. 불소화 폴리아릴 에테르 수지가 전술한 FLARE로 한정되는 것은 아니며, 다음의 화학식(3)에 도시되는 구조를 가지면 된다.
Figure 112000018951660-pat00003
여기서 R은 알킬기이다.
또한 제1 저 유전율 막(13), 중간층(14), 제2 저 유전율 막(15), 제1 막(16) 등의 각각의 표면이 소수성(예를 들어 물의 접촉 각이 약 50도 이상인 경우)이고 표면 상에 유기막을 도포하는 것이 어려운 경우, 아르곤(Ar) 등의 불활성 가스를 사용하여 플라즈마 처리를 수행하거나 또는 자외선 조사(기판 온도는 200 ℃ 내지 300 ℃)를 수행하여, 표면의 소수성을 낮추는 것이 바람직하다. 일반적으로 표면은 물의 접촉 각이 50도 미만인 것이 바람직하다.
따라서 기판(11) 상에, 제1 저 유전율 막(13), 중간층(14), 및 제2 저 유전율 막(15)을 포함하는 층간 절연막(12)을 형성한다.
다음 도 1b에 예시되어 있는 바와 같이, 층간 절연막(12) 즉 제2 저 유전율 막(15) 상에, 무기 마스크로 중간층(14)과 동일한 재료를 사용하여 제1 마스크를 형성하기 위한 제1 막(16)을 예를 들어 50 ㎚ - 100 ㎚의 두께로 증착한다. 본 실시예에서는 예를 들어 유기 SOG 막으로 제1 막(16)을 형성한다.
연이어 제2 마스크를 형성하기 위한 제2 막(17)을 실리콘 산화막으로부터 예를 들어 50 ㎚ - 300 ㎚의 두께로 형성한다.
그 후 제3 마스크를 형성하기 위한 제3 막(18)을 실리콘 질화막으로부터 예를 들어 50 ㎚ - 150 ㎚의 두께로 형성한다.
전술한 실리콘 산화막 및 실리콘 질화막 각각은 전술한 조건과 동일한 조건 하에서 일반적인 CVD 장치를 사용하여 증착된다. 또한 실리콘 산화막을 형성하기 전에, 필요에 따라, 특히 제2 저 유전율 막(15)의 산화가 문제가 되는 경우에는 실리콘 질화막, 비정질 실리콘 막, 실리콘 질화 산화막 또는 화학양론(stoichiometric)에 비해 많은 실리콘을 함유하는 실리콘 산화막을 증착하는 것이 바람직하다. 특히 환원 분위기에서 CVD 법에 의해 막을 형성한다. 막의 두께는 가능한 한 얇은 것이 바람직한데, 약 10 ㎚의 두께를 가지도록 막을 증착하는 것이 바람직하다.
전술한 바와 같이, 얼라인먼트(alignment)에 사용되는 파장 영역(예를 들어 200 ㎚ - 1000 ㎚)의 광 투과성이 우수한 유기 SOG 막으로 제1 막(16)을 형성하고, 얼라인먼트에 사용되는 파장 영역(예를 들어 200 ㎚ - 1000 ㎚)의 광 투과성이 우수한 실리콘 산화막으로 제2 막(17)을 형성하고, 얼라인먼트에 사용되는 파장 영역(예를 들어 200 ㎚ - 1000 ㎚)의 우수한 광 투과성을 가지는 실리콘 질화막으 로 제3 막(18)을 형성한다.
다음 도 1c에 예시되어 있는 바와 같이, 제3 막(18) 상에 통상의 레지스트 도포 기술(예를 들어 회전 도포 방법)을 사용하여 제1 레지스트 막(41)을 증착한다. 그 후 리소그래피 기술에 의해 제1 레지스트 막(41)을 패턴화하여, 배선홈을 형성하기 위한 개구부(42)를 형성한다.
계속하여 제1 레지스트 막(41)을 에칭 마스크로 사용하고, 제3 막(18)만을 에칭하여 배선홈을 형성하기 위한 개구부(19)를 형성하여, 층간절연막(12)에 배선홈을 형성하는 경우에 에칭 마스크의 기능을 하는 제3 마스크(21)를 형성한다. 이러한 에칭에서는 예를 들어 마그네트론 에칭(magnetron etching) 장치를 사용하여, 제3 막(18)만을 선택적으로 에칭한다. 제3 막(18)이 실리콘 질화막으로 형성되는 경우, 에칭 조건으로는 예를 들어 트라이플루오르메탄(CHF3) 가스(5 sc㎝), 산소(O2) 가스(5 sc㎝), 및 아르곤(Ar) 가스(20 sc㎝)를 에칭 가스로 사용하고, RF(radio frequency) 플라즈마를 600 W로 설정한다. 그 후 제1 레지스트 막(41)을 애싱(ashing; 건식 제거 작업)에 의해 제거한다. 이 때 실리콘 산화막으로 구성되는 제2 막(17)이 제2 마스크(22)의 기능을 하고, 따라서 유기 SOG 막으로 형성되는 제1 막(16)이 제2 마스크(22)를 형성하는 제2 막에 의해 보호되기 때문에, 제1 막(16)은 손상되지 않는다. 제1 레지스트 막(41)을 제거하기 전의 상태를 도 1c에 예시한다.
도 1d에 예시되어 있는 바와 같이, 제3 마스크(21) 및 제2 마스크(22) 상에, 통상의 레지스트 도포 기술(예를 들어 회전 도포법)을 사용하여 제2 레지스트 막(43)을 증착한다. 그 후 리소그래피 기술에 의해, 제2 레지스트 막(43)을 패턴닝하여, 제3 마스크(21)의 평면 방향으로 관찰했을 때 개구부(44)의 전체 또는 적어도 일부가 전술한 배선홈을 형성하기 위한 개구부(19) 내에 위치하도록, 접속구멍을 형성하기 위한 개구부(44)를 형성한다.
그 후 제2 레지스트 막(43)을 에칭 마스크로 사용하고, 제2 막(17) 및 제1 막(16)을 에칭하여, 제2 저 유전율 막(15)에 접속구멍을 형성하기 위한 개구부(23)를 형성하며, 따라서 층간 절연막(12)에 접속구멍을 형성하는 경우에 에칭 마스크의 기능을 하는 제2 마스크(22) 및 제1 마스크(24)를 제1 막(16)으로부터 형성한다.
그 후 제2 레지스트 막(43), 제2 마스크(22), 및 제1 마스크(24)를 에칭 마스크로 사용하고 일반적인 에칭 장치를 사용하여, 층간 절연막(12)의 제2 저 유전율 막(15)을 에칭하여, 개구부(25)를 형성한다. 이러한 에칭에서는 예를 들어 에칭 가스로 질소(N2) 가스를 사용하고, 필요에 따라서는 암모니아(NH3) 또는 수소(H2)를 첨가한다. 이러한 에칭 가스는 유기막을 손상시키는 산소를 포함하지 않는다는 것에 유의해야 한다. 또한 전술한 에칭 가스가 반드시 불화탄소계 가스 또는 일산화탄소 가스를 포함해야 하는 것은 아니다. 제2 저 유전율 막(15)의 아래에 유기 SOG 막으로부터 형성되는 중간층(14)이 위치하며, 이러한 중간층(14)에 의해 에칭이 중단된다. 이 때 유기막으로 구성되는 제2 저 유전율 막(15)이 에칭되는 경우, 에칭에 의해 제2 레지스트 막(43)이 완전히 제거된다. 따라서 이 경우 에는 레지스트 애싱을 수행할 필요가 없다.
또한 도 1e에 예시되어 있는 바와 같이, 실리콘 질화막으로 구성되는 제3 마스크(21)를 에칭 마스크로 사용하고, 실리콘 산화막으로 구성되는 제2 마스크(22) 및 유기 SOG 막으로 구성되는 제1 마스크(24)를 에칭하여, 제2 마스크(22) 및 제1 마스크(24)에 배선홈을 형성하기 위한 개구부(19)를 형성하는데, 이러한 개구부(19)는 제3 마스크(21)에도 형성된다. 이러한 에칭 조건으로는 예를 들어 옥타플루오로부텐(C4F8) 가스(5 sc㎝), 일산화탄소(CO) 가스(5 sc㎝), 아르곤(Ar) 가스(20 sc㎝)를 에칭 가스로 사용하고, RF 플라즈마를 600 W로 설정한다. 또한 제2 저 유전율 막(15)을 에칭 마스크로 사용하고, 개구부(25)에 노출되는 중간층(14)을 에칭하며, 따라서 중간층(14)까지 연장되도록 개구부(25)를 형성한다. 이 때 제3 마스크(21)도 에칭되며, 경우에 따라서 제3 마스크(21)는 완전히 제거될 수도 있다. 제3 마스크(21)가 남아있는 경우가 도 1e에 예시되어 있다.
다음으로 도 1f에 예시되어 있는 바와 같이, 배선홈(26)를 형성하기 위해 제3 마스크(21), 제2 마스크(22) 및 제1 마스크(24)를 에칭 마스크로 사용하고 일반적인 에칭 장치를 사용하여 제2 저 유전율 막(15)을 에칭하고, 접속구멍(27)를 형성하기 위해 중간층(14)을 에칭 마스크로 사용하여 제1 저 유전율 막(13)을 에칭한다. 이러한 에칭 시에, 에칭 가스로 질소를 사용하는데, 필요에 따라서는 암모니아 또는 수소 가스를 사용한다. 또한 접속구멍(27) 내의 확산 방지층(54)을 에칭하여, 배선(53)의 상부 표면을 노출시킨다. 이러한 에칭에서는 제3 마스크(21)도 에칭하며, 확산 방지층(54)의 두께에 따라 제3 마스크(21)는 완전히 에칭 제거될 수 있다. 제3 마스크(21)가 남아 있는 경우가 도 1f에 예시되어 있다. 이러한 에칭에서는 에칭 가스에 다량의 불소화 라디칼(fluorine radicals)을 도입함으로써, 실리콘 질화막을 실리콘 산화막에 대하여 선택적으로 에칭할 수 있다.
그 후 도 2a에 예시되어 있는 바와 같이, 상감 공정에 의해 배선을 형성한다. 우선 스퍼터링 또는 CVD 법에 의해, 배선홈(26) 및 접속구멍(27) 각각의 내벽에 질화 탄탈 등의 베리어 금속 층(31)을 형성한다. 이 때 제3 마스크(21) 상에서도 베리어 금속 층(31)이 형성된다. 그 후 스퍼터링, CVD 법, 또는 전기도금(electroplating) 법에 의해, 예를 들어 동과 같은 배선 재료(금속)를 적층한다. 전기도금 법에 의해 금속(32)을 적층하는 경우에는, 적층될 금속(32)과 동일한 종류의 금속으로 시드층(도시 생략)을 미리 형성한다.
그 후 CMP에 의해 제3 마스크(21) 상의 과도한 금속(32) 및 베리어 금속 층(31)을 연마하여 제거하고, 도 2b에 예시되어 있는 바와 같이 금속(32)을 포함하는 배선(33)을 베리어 금속층(31)을 통해 배선홈(26) 내에 형성하고, 금속(32)을 포함하는 플러그(34)를 베리어 금속층(31)을 통해 접속구멍(27)내에 형성한다. 이 때 제3 마스크(21)(도 2a 참조)는 연마 스토퍼의 기능을 하며, 제3 마스크(21)는 그 두께에 따라 완전히 제거될 수도 있다. 도 2b는 제3 마스크(21)가 제거되는 경우를 예시한다. 이 경우에는 제2 마스크(22)가 연마 스토퍼의 기능을 한다. 전술한 CMP에서는 예를 들어 알루미나 슬러리(alumina slurry)를 사용한다.
도시되어 있지 않지만, 또한 층간 절연막(12)의 형성 단계에서부터 배선(33) 및 플러그(34)의 형성 단계까지의 전술한 단계를 반복 수행함으로써, 다층 배선을 형성할 수 있다.
전술한 설명에서는 반도체 소자가 형성되는 기판(11) 상에 층간 절연막(12)을 형성하는 제조 방법의 일례를 설명하고 있지만, 반도체 소자가 형성되지 않는 기판 상에 전술한 구성의 층간 절연막(12), 배선홈(26), 접속구멍(27), 배선(33), 플러그(34) 등을 형성하는 경우에도 상기 제조 방법을 적용할 수 있다.
또한 실리콘 질화막으로 형성되는 확산 방지층(54) 및 제3 막(18)은 일종의 실리콘 탄화막인 SiCH 막(예를 들어 미합중국의 Applied Materials, Inc.에 의해 제조 판매되는 BLOK(상표명))으로 형성될 수 있다.
전술한 본 발명의 실시예의 반도체 제조 공정에서는, 아래에서부터 차례로 제1 마스크(24), 제2 마스크(22) 및 제3 마스크(21)를 포함하는 3층의 마스크를 층간 절연막(12) 상에 형성하는 단계를 포함하고, 여기서 제1 마스크(24), 제2 마스크(22) 및 제3 마스크(21) 각각은 서로 다른 재질을 가지며, 제2 마스크(22)를 형성하는 제2 막(17)은 제3 마스크(21)를 형성하는 경우에 제1 막(16)을 보호하며, 제3 마스크(21)를 형성하는 경우에 제1 막(16) 아래의 층을 보호하는 보호층의 기능을 한다. 이러한 이유로 제3 마스크(21)를 형성하는 경우에 제1 레지스트 막(41)을 마스크로 사용하여 에칭할 수 있으며, 또한 제1 막(16) 아래의 층들이 손상되는 것을 방지하면서 레지스트 막(41)의 재생 처리를 수행할 수 있다. 또한 제1 막(16)의 재료로 레지스트와 동일한 재료, 예를 들어 MSQ 등과 같은 전술한 재료를 사용할 수 있다.
또한 층간 절연막(12) 및 제1 마스크(24)를 구성하는 제1 막(16)이 제2 마스크(22)를 구성하는 제2 막(17)에 의해 덮이는 상태에서, 제1 마스크(24)를 형성하는 경우에 사용되는 레지스트 프로세스를 수행할 수 있다. 즉 제1 마스크(24)를 형성하는 경우에 사용되는 레지스트 프로세스에서는 이러한 프로세스에 사용되는 레지스트 막(43)의 재생 처리를 수행할 수 있다.
또한 제1 마스크(24), 제2 마스크(22), 및 제3 마스크(21)를 광 투과성을 가지는 재료로 형성함으로써, 노광 시에 기판에 대한 마스크의 위치를 정렬할 수 있는데, 즉 통상의 광을 사용하는 얼라인먼트 및 화상 처리(image processing)를 사용하는 얼라인먼트를 사용함으로써 마스크 얼라인먼트(mask alignment)를 수행할 수 있다.
또한 Si-O 결합, Si-H 결합 및 Si-CHx (x = 1, 2, 3) 결합을 가지는 실리카계의 막으로 예를 들어 MSQ 및 HMSQ 등으로 제1 마스크(24)를 형성하거나, 또는 Si-O 결합 및 Si-H 결합을 가지는 실리카계의 막으로 예를 들어 HSQ 등으로 제1 마스크(24)를 형성함으로써, 최종까지 남아 있는 제1 마스크(24)를 통상의 실리콘 산화막에 비해 낮은 유전율(예를 들어 약 2.8)을 가지는 막으로 형성할 수 있다. 따라서 종래 기술에 비해 배선층 사이의 용량이 감소된다.
또한 배선층 사이의 층간 절연막의 기능을 하는 제1 저 유전율 막(13)과 배선 사이의 층간 절연막의 기능을 하는 제2 저 유전율 막(15)의 사이에 형성하는 중간층(14)을 Si-O 결합, Si-H 결합, 및 Si-CHx (x = 1, 2, 3) 결합을 가지는 실리카 계의 막, 또는 Si-O 결합 및 Si-H 결합을 가지는 실리카계의 막으로 형성함으로써, 통상의 실리콘 산화막에 비해 낮은 유전율(예를 들어 2.8 정도)을 가지는 막으로 중간층(14)을 형성할 수 있다. 따라서 종래 기술에 비해 배선층 사이의 용량 및 배선 사이의 용량이 감소된다.
본 발명에 따른 반도체 장치의 제조 방법에 따라, 제2 마스크를 형성하는 제2 막은 제3 마스크를 형성하는 동안 제1 마스크 아래의 층을 보호하기 위한 보호막의 기능을 수행하여, 제3 마스크를 형성하는 경우에 레지스트 마스크를 사용하여 에칭할 수 있도록 하고, 또한 제1 마스크 아래의 층이 손상되는 것을 방지하면서 레지스트 마스크의 재생 처리가 가능하도록 한다. 또한 제1 마스크는 제1 마스크의 재료로 레지스트 마스크와 동일한 재료 즉 탄소를 함유하는 저 유전율 물질(MSQ 등)을 사용할 수 있도록 한다. 본 발명의 공정에 의해 생성되는 반도체 장치는 0.25-㎛ 설계 규칙 또는 이후의 설계 규칙 이하의 다층 배선을 포함하는 장치 프로세스에서 사용되는 것이 바람직하다.

Claims (7)

  1. 유기막을 포함하는 층간 절연막을 가지는 반도체 장치를 제조하는 방법에 있어서,
    아래에서부터 차례로 제1 마스크, 제2 마스크, 제3 마스크―여기서 이들 마스크들 각각은 서로 다른 재료로 구성됨―로 이루어지는 3층의 마스크를 층간 절연막 상에 형성하는 단계를 포함하며,
    상기 제2 마스크를 형성하는 제2 막은 상기 제3 마스크를 형성하는 동안에 상기 제1 마스크를 형성하는 제1 막을 보호하는 재질의 막으로 형성되는
    반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 층간 절연막에 배선홈을 형성하기 위한 배선홈 패턴을, 상기 제3 마스크에 형성하는 단계; 및
    접속구멍 패턴의 적어도 일부가 상기 배선홈 패턴 상에서 중첩되도록 상기 층간 절연막에 접속구멍을 형성하기 위한 접속구멍 패턴을, 상기 제1 마스크 및 제2 마스크에 형성하는 단계
    를 추가로 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 마스크를 형성하기 위한 상기 제1 막을 상기 층간 절연막 상에 형성하고, 상기 제2 마스크를 형성하기 위한 상기 제2 막을 상기 제1 막 상에 증착한 후에, 상기 제3 마스크를 형성하기 위한 제3 막을 상기 제2 막 상에 증착하는 단계;
    상기 제3 막에 배선홈을 형성하기 위한 배선홈 패턴을 형성하여, 그 결과 상기 제3 마스크를 형성하는 단계; 및
    상기 접속구멍 패턴의 적어도 일부가 상기 배선홈 패턴 상에서 중첩되도록 접속구멍을 형성하기 위한 접속구멍 패턴을, 상기 제2 막 및 상기 제1 막 모두에 형성하여, 상기 제1 마스크를 형성하는 단계
    를 추가로 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 마스크, 제2 마스크, 및 제3 마스크가 광 투과성을 가지는 재료로 형성되는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 마스크가 Si-O 결합, Si-H 결합, 및 Si-CHx (x = 1, 2, 3) 결합을 가지는 실리카계 또는 Si-O 결합 및 Si-H 결합을 가지는 실리카계의 막 중에서 하나로 형성되는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 층간 절연막을 배선층 사이의 층간 절연막과 배선 사이의 층간 절연막으로 형성하는 경우, 상기 배선층 사이에 층간 절연막을 형성한 후에 그리고 상기 배선 사이에 층간 절연막을 형성하기 전에, 상기 층간 절연막 재료와 서로 다른 재질의 중간층을 형성하는 단계를 추가로 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 배선층 사이의 층간 절연막을 유기 절연 재료로 형성하고,
    상기 배선 사이의 층간 절연막을 유기 절연 재료로 형성하고,
    상기 중간층을 Si-O 결합, Si-H 결합, 및 Si-CHx (x = 1, 2, 3) 결합을 가지는 실리카계의 막, 또는 Si-O 결합, 및 Si-H 결합을 가지는 실리카계의 막 중에서 하나로 형성하는
    반도체 장치의 제조 방법.
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