KR101543330B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR101543330B1
KR101543330B1 KR1020090072112A KR20090072112A KR101543330B1 KR 101543330 B1 KR101543330 B1 KR 101543330B1 KR 1020090072112 A KR1020090072112 A KR 1020090072112A KR 20090072112 A KR20090072112 A KR 20090072112A KR 101543330 B1 KR101543330 B1 KR 101543330B1
Authority
KR
South Korea
Prior art keywords
mask pattern
space
forming
layer
trench
Prior art date
Application number
KR1020090072112A
Other languages
English (en)
Other versions
KR20110014443A (ko
Inventor
장세명
김대익
박혜림
현창석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090072112A priority Critical patent/KR101543330B1/ko
Priority to US12/850,124 priority patent/US8008163B2/en
Publication of KR20110014443A publication Critical patent/KR20110014443A/ko
Application granted granted Critical
Publication of KR101543330B1 publication Critical patent/KR101543330B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Abstract

반도체 소자의 제조 방법을 개시한다. 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상의 제1 영역 및 제2 영역에 버퍼산화층을 형성하는 단계, 제1 피치(pitch)로 반복 형성되는 복수의 제1 예비 마스크 패턴을 제1 영역의 버퍼산화층 위에 형성하는 단계, 복수의 제1 예비 마스크 패턴중 상호 인접한 2 개의 제1 예비 마스크 패턴 사이에 1 개씩 위치되는 복수의 제2 예비 마스크 패턴을 형성하는 단계, 제1 예비 마스크 패턴 및 제2 예비 마스크 패턴을 트리밍하여 일정 간격으로 반복하여 단절되는 제1 마스크 패턴 및 제2 마스크 패턴을 형성하는 단계, 제1 마스크 패턴 및 제2 마스크 패턴을 식각 마스크로 하여 버퍼산화층을 식각하여 반도체 기판을 노출시키는 제1 활성 영역 마스크 패턴을 형성하는 단계, 제1 활성 영역 마스크 패턴을 식각 마스크로 하여 제1 영역에 제1 스페이스 및 제1 스페이스보다 폭이 넓고 제1 마스크 패턴 및 제2 마스크 패턴이 단절된 부분 아래에 형성되는 제2 스페이스를 포함하는 트렌치를 형성하여 제1 피치의 1/2인 피치를 가지도록 활성 영역들을 분리하는 단계 및 트렌치가 형성된 반도체 기판 상에 제1 스페이스를 모두 채우는 제1 라이너층을 형성하는 단계를 포함한다.
트렌치, 소자 분리막, 더블 패터닝, 라이너층

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 트렌치에 소자 분리막이 형성되는 반도체 소자의 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전에 따라서, 반도체 소자는 고속화 및 고성능화를 거듭하고 있다. 따라서 반도체 소자의 고속화와 고성능화를 함께 만족시키기 위하여, 반도체 소자의 집적도를 더욱 높이고 있다. 이에 따라 반도체 소자에 포함되는 개별 단위 소자들은 더욱 인접하게 되며, 이러한 개별 단위 소자들간의 전기적인 분리를 위한 소자 분리막은 더욱 중요해지고 있다. 그러나, 반도체 소자의 집적도가 높아짐에 따라 소자 분리막 또한 더욱 미세화되어 반도체 소자의 전기적인 특성이 저하되는 어려움을 겪고 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자 소자 분리막이 형성되는 반도체 소자의 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자의 제조 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상의 제1 영역 및 제2 영역에 버퍼산화층을 형성하는 단계, 제1 피치(pitch)로 반복 형성되는 복수의 제1 예비 마스크 패턴을 상기 제1 영역의 상기 버퍼산화층 위에 형성하는 단계, 상기 복수의 제1 예비 마스크 패턴중 상호 인접한 2 개의 제1 예비 마스크 패턴 사이에 1 개씩 위치되는 복수의 제2 예비 마스크 패턴을 형성하는 단계, 상기 제1 예비 마스크 패턴 및 상기 제2 예비 마스크 패턴을 트리밍하여 일정 간격으로 반복하여 단절되는 제1 마스크 패턴 및 제2 마스크 패턴을 형성하는 단계, 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 식각 마스크로 하여 상기 버퍼산화층을 식각하여 상기 반도체 기판을 노출시키는 제1 활성 영역 마스크 패턴을 형성하는 단계, 상기 제1 활성 영역 마스크 패턴을 식각 마스크로 하여 상기 제1 영역에 제1 스페이스 및 상기 제1 스페이스보다 폭이 넓고 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴이 단절된 부분 아래에 형성되는 제2 스페이스를 포함하는 트렌치를 형성하여 상기 제1 피치의 1/2인 피치를 가지도록 활성 영역들을 분리하는 단 계 및 상기 트렌치가 형성된 반도체 기판 상에 상기 제1 스페이스를 모두 채우는 제1 라이너층을 형성하는 단계를 포함한다.
상기 제2 예비 마스크 패턴을 형성하는 단계는 상기 복수의 제1 예비 마스크 패턴중 상호 인접한 2 개의 제1 예비 마스크 패턴 사이의 위치에 제1 리세스(recess)가 형성되어 있는 상면을 가지는 버퍼층을 상기 제1 예비 마스크 패턴 위에 형성하는 단계 및 상기 버퍼층의 상면에 형성된 상기 제1 리세스 내에 상기 제1 예비 마스크 패턴과 동일한 수평면상에 형성되는 제2 예비 마스크 패턴을 형성하는 단계를 포함할 수 있다.
상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 형성하기 전에, 상기 제1 예비 마스크 패턴의 상면이 노출되도록 상기 버퍼층의 일부를 제거하는 단계를 더 포함할 수 있다.
상기 제1 예비 마스크 패턴 및 제2 예비 마스크 패턴은 각각 상기 제1 피치의 1/4인 폭을 가지도록 형성될 수 있다.
상기 복수의 제1 예비 마스크 패턴을 형성한 후 상기 버퍼층을 형성하기 전에 상기 제1 예비 마스크 패턴들 사이에서 노출되는 상기 버퍼산화층을 그 상면으로부터 제1 두께 만큼 제거하여 상기 버퍼산화층의 상면에 낮은 표면부를 형성하는 단계를 더 포함할 수 있다.
상기 버퍼층은 상기 제1 예비 마스크 패턴과 상기 낮은 표면부를 각각 상기 제1 두께로 균일하게 덮도록 형성될 수 있다.
상기 트렌치는 상기 제1 스페이스보다 폭이 넓은 제3 스페이스를 더 포함하 고, 상기 제2 영역의 상기 버퍼 산화층 위에 상기 제1 피치보다 큰 피치를 가지는 제3 마스크 패턴을 상기 제1 마스크 패턴 및 제2 마스크 패턴과 함께 형성하고, 상기 제1 활성 영역 마스크 패턴을 형성할 때, 상기 제3 마스크 패턴을 식각 마스크로 하여 상기 버퍼 산화층을 식각하여 상기 제2 영역에 제2 활성 영역 마스크 패턴을 함께 형성하고, 상기 제1 스페이스 및 제2 스페이스를 형성할 때, 상기 제2 활성 영역 마스크 패턴을 식각 마스크로 하여 상기 제2 영역에 상기 제3 스페이스를 폭이 넓도록 더 형성할 수 있다.
상기 트렌치가 형성된 반도체 기판과 상기 제1 라이너층 사이에 제1 트렌치 산화막을 더 형성할 수 있다.
상기 제1 라이너층을 형성할 때, 상기 제1 라이너층이 상기 제3 스페이스에 제3 리세스가 형성되어 있는 상면을 가지도록 하며, 상기 제1 스페이스 내부의 상기 제1 라이너층 및 상기 제1 트렌치 산화막은 잔류하고, 상기 트렌치가 형성되어 있는 상기 반도체 기판의 최상면 및 상기 제3 스페이스 내의 반도체 기판이 노출되도록 상기 제1 라이너층 및 상기 제1 트렌치 산화막을 일부 제거하는 단계를 더 포함할 수 있다.
상기 제1 라이너층 및 상기 제1 트렌치 산화막을 일부 제거한 후에, 상기 제3 스페이스를 모두 채우도록 제2 트렌치 산화막 및 제3 트렌치 산화막을 형성할 수 있다.
상기 제1 라이너층을 형성할 때, 상기 제1 라이너층이 제2 스페이스에 제2 리세스가 형성되어 있는 상면을 가지도록 하며, 상기 제1 라이너층 및 상기 제1 트 렌치 산화막을 일부 제거할 때, 상기 제2 스페이스 내의 반도체 기판이 노출되도록 하며, 상기 제2 트렌치 산화막 및 상기 제3 트렌치 산화막을 형성할 때, 상기 제2 스페이스를 모두 채우도록 할 수 있다.
상기 제2 트렌치 산화막 및 제3 트렌치 산화막 사이에 제2 라이너층을 더 형성할 수 있다.
상기 제1 라이너층을 형성할 때, 상기 제1 라이너층이 상기 제2 스페이스 및 상기 제3 스페이스에 각각 제2 리세스 및 제3 리세스가 형성되어 있는 상면을 가지도록 하며, 상기 제1 라이너층 상에 상기 제2 스페이스 및 상기 제3 스페이스를 채우는 제4 트렌치 산화막을 형성하는 단계 및 상기 트렌치가 형성되어 있는 상기 반도체 기판의 최상면 상에 형성된 상기 제1 트렌치 산화막의 일부분이 노출되도록 상기 제1 라이너층의 일부를 제거하는 단계를 더 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 소자 분리막이 형성될 트렌치의 폭에 따라서 다른 종류의 물질을 이용하거나 다른 두께의 트렌치 산화막을 형성하여 트렌치의 내부를 채울 수 있어, 반도체 소자의 신뢰성과 전기적 특성을 향상시킬 수 있다. 특히, 트렌치의 폭에 따라서 트렌치의 내부의 형성되는 소자 분리막을 다르게 제조하여, 그 결과 소자 분리막에 보이드 등의 신뢰성을 저하시키는 문제가 발생하지 않도록 할 수 있다.
또한 이온 주입 또는 식각 공정 등에서 보호막의 역할을 하는 희생 산화막을 별도로 형성하지 않고, 소자 분리막의 형성 과정에서 잔류되는 트렌치 산화막을 이 용할 수 있어, 공정의 단순화 및 그에 따른 제조 비용의 절감을 가져올 수 있다.
이하, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합 한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 11e는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1은 본 발명의 제1 실시 예에 따른 버퍼산화층 및 하드마스크층이 형성된 반도체 기판 상에 포토레지스트 패턴을 형성한 단계를 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(100)은 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다. 반도체 기판(100)은 예를 들면, 실리콘 웨이퍼와 같은 통상의 반도체 기판으로 이루어질 수 있다. 제1 영역(I)은 예를 들면, 메모리 소자의 셀 어레이(cell array) 영역일 수 있으며, 제2 영역(II)은 예를 들면, 코어(core) 또는 주변회로 영역일 수 있다. 반도체 기판(100) 상에는 버퍼산화층(200)을 형성한다. 버퍼산화층(200)은 예를 들면, 화학기상증착법(CVD, Chemical Vapor Deposition)에 의하여 증착되는 실리콘산화막과 같은 산화물일 수 있다. 또한 반도체 기판(100)과 버퍼산화층(200) 사이에는 패드 산화막(110)을 형성할 수 있다. 패드 산화막(110)은 예를 들면, 열산화법에 의하여 반도체 기판(100)으로부터 성장되는 실리콘산화막일 수 있다. 패드 산화막은 50∼200Å 사이의 상대적으로 얇은 두께로 형성할 수 있다. 반면에 버퍼산화층(200)은 500Å 이상의 상대적으로 두꺼운 두께로 형성할 수 있다.
버퍼산화층(200) 상에는 하드마스크층(300)은 형성한다. 하드마스크층(300)은 폴리실리콘막으로 이루어질 수 있다. 하드마스크층(300) 상에는 통상의 포토리소그래피 공정을 이용하여 포토레지스트 패턴(400)을 형성할 수 있다. 제1 영역(I)에 형성된 포토레지스트 패턴(400)은 제1 피치(P1)를 가지도록 형성된다. 제1 영역(I)에 형성된 포토레지스트 패턴(400)의 폭인 제1 폭(D1)은 제1 피치(P1)의 1/4인 값을 가지도록 설계될 수 있다. 포토레지스트 패턴(400)은 예를 들면 반도체 기판(100)상에서 제1 피치(P1)를 가지고 소정의 방향으로 반복 형성되는 복수의 라인 패턴으로 이루어질 수 있다. 반면에 포토레지스트 패턴(400)은 제2 영역(II)을 모두 덮도록 형성될 수 있다. 그러나 필요에 따라서 제2 영역(II)에서도 포토레지스트 패턴(400)에 의하여 노출되는 부분이 일부 존재할 수 있다.
도 2는 본 발명의 제1 실시 예에 따른 제1 예비 마스크 패턴을 형성한 단계를 나타내는 단면도이다.
도 2를 참조하면, 도 1의 포토레지스트 패턴(400)을 식각 마스크로 하드마스크층(300)을 식각하여 제1 영역(I)에는 제1 예비 마스크 패턴(310a)을 형성한다. 제2 영역(II)에서는 하드마스크층(300)이 그대로 잔존할 수 있다. 제1 영역(I)에 형성된 제1 예비 마스크 패턴(310a)은 제1 피치(P1)를 가지도록 형성된다. 제1 예비 마스크 패턴(310a)의 제1 폭(D1)은 제1 피치(P1)의 1/4인 값을 가질 수 있다. 제1 예비 마스크 패턴(310a)은 예를 들면 반도체 기판(100)상에서 제1 피치(P1)를 가지고 소정의 방향으로 반복 형성되는 복수의 라인 패턴으로 이루어질 수 있다.
또한 제1 예비 마스크 패턴(310a)의 형성과 함께, 제1 예비 마스크 패턴(310a) 사이에서 노출되는 버퍼산화층(200)을 그 상면으로부터 제2 폭(D2) 만큼 제거하여 버퍼산화층(200)의 낮은 표면부(250)를 형성한다. 바람직하게는, 제2 폭(D2)는 제1 폭(D1)과 동일한 치수를 가지도록 한다. 버퍼산화층(200)의 낮은 표면부(250)를 형성하기 위하여 건식 식각 공정을 행할 수 있다. 예를 들면, 제1 예비 마스크 패턴(310a) 의 형성 공정에서의 건식 식각 공정시 제1 예비 마스크 패턴(310a) 이 형성된 후 연속적으로 과도 식각을 행하여 낮은 표면부(250)가 형성되도록 할 수 있다. 다른 방법으로서, 낮은 표면부(250)를 형성하기 위한 별도의 건식 식각 공정을 행할 수도 있다.
도 3은 본 발명의 제1 실시 예에 따른 제1 예비 마스크 패턴이 형성된 반도체 기판 상에 버퍼층을 형성한 단계를 나타내는 단면도이다.
도 3을 참조하면, 복수의 제1 예비 마스크 패턴(310a) 중 상호 인접한 2개의 제1 예비 마스크 패턴(310a) 사이의 위치에 제1 리세스(recess)(550)가 형성되어 있는 상면을 가지는 버퍼층(500)을 제1 예비 마스크 패턴(310a) 위에 형성한다. 버퍼층(500)은 버퍼산화층(200)을 패터닝하는 데 있어서 식각 마스크로 사용될 제1 예비 마스크 패턴(310a)과, 후속 공정에서 제1 리세스(550) 내에 형성될 제2 예비 마스크 패턴(도 4의 "610a" 참조)의 높이를 균일하게 하기 위한 버퍼 역할을 한다.
버퍼층(500)은 제1 예비 마스크 패턴(310a)의 상면 및 측벽과, 버퍼산화층(200)의 낮은 표면부(250)를 각각 균일한 두께로 덮도록 형성될 수 있다. 버퍼층(500)은 예를 들면, 제1 예비 마스크 패턴(310a)과 버퍼산화층(200)의 낮은 표면부(250)를 제3 폭(D3)와 동일한 두께로 균일하게 덮도록 형성된다. 또한 버퍼층(500)의 상면에 의해 한정되는 제1 리세스(550)의 제4 폭(D4)이 제1 예비 마스크 패턴(310a)의 제1 폭(D1)과 동일한 치수를 가지도록 버퍼층(500)의 두께를 결정한다. 즉 제1 폭 내지 제4 폭(D1 내지 D4)은 모두 동일한 치수를 가지도록 할 수 있다.
버퍼층(500)은 버퍼산화층(200)과 유사한 식각 특성을 가지는 물질로 이루어질 수 있다. 예를 들면, 버퍼층(500)은 버퍼산화층(200)의 구성 물질과 동일한 물질로 이루어질 수 있다. 또는, 버퍼층(500)은 버퍼산화층(200)과 식각 특성은 유사하나 상호 다른 물질로 이루어질 수도 있다. 예를 들면, 버퍼산화층(200) 및 버퍼층(500)은 각각 산화막으로 이루어질 수 있다. 버퍼층(500)은 예를 들면, ALD (atomic layer deposition) 방법에 의하여 형성된 산화막으로 이루어질 수 있다.
도 4은 본 발명의 제1 실시 예에 따른 버퍼층이 형성된 반도체 기판 상에 제 2 예비 마스크층을 형성한 단계를 나타내는 단면도이다.
도 4를 참조하면, 버퍼층(500)이 형성된 반도체 기판(100) 위에 제2 예비 마스크층(600)을 형성한다. 제2 예비 마스크층(600)은 예를 들면, 폴리실리콘막으로 이루어질 수 있다. 제2 예비 마스크층(600)을 형성함으로써 제1 리세스(550)는 제2 예비 마스크층(600)으로 완전히 채워지게 된다. 버퍼층(500)의 두께가 제1 피치(P1)의 1/4인 값을 가지는 경우, 제2 예비 마스크층(600)중 제1 리세스(550) 내에 채워진 부분의 폭, 즉, 제1 리세스(550)의 폭인 제4 폭(D4)은 제1 피치(P1)의 1/4인 값, 즉 제1 예비 마스크 패턴(310a)의 폭인 제1 폭(D1)과 동일한 값이 될 수 있다.
도 5는 본 발명의 제1 실시 예에 따른 제2 예비 마스크 패턴을 형성한 단계를 나타내는 단면도이다.
도 5를 참조하면, 제2 예비 마스크층(600)의 일부를 제거하여 제1 리세스(550) 내에 제2 예비 마스크 패턴(610a)을 형성한다. 그 결과, 복수의 제2 예비 마스크 패턴(610a) 사이에서 제1 예비 마스크 패턴(310a)을 덮고 있는 버퍼층(500)이 노출된다. 또한 제2 영역(II)을 덮고 있는 제2 예비 마스크층(600)의 부분 또한 모두 제거되어 버퍼층(500)이 노출될 수 있다.
제2 예비 마스크층(600)의 일부를 제거할 때, 제2 예비 마스크 패턴(610a)의 상면이 제1 예비 마스크 패턴(310a)의 상면과 동일한 레벨로 되도록 제2 예비 마스크층(600)의 식각량을 조절할 수 있다. 예를 들면, 제2 예비 마스크층(600)의 일부를 제거하기 위하여 습식 식각 방법을 이용할 수 있다.
예를 들면, 제2 예비 마스크 패턴(610a)은 제1 예비 마스크 패턴(310a)의 연장 방향과 동일한 방향으로 연장되는 복수의 라인 패턴을 형성할 수 있다. 제1 리세스(550) 내에 남아 있는 제2 예비 마스크 패턴(610a)은 제1 예비 마스크 패턴(310a)과 대략 동일한 수평면상에 위치된다. 이와 같이, 제1 예비 마스크 패턴(310a) 및 제2 예비 마스크 패턴(610a)을 형성하는 것을 더블 패터닝(Double Patterning) 기법이라한다.
도 6은 본 발명의 제1 실시 예에 따른 버퍼층을 일부 제거한 단계를 나타내는 단면도이다.
도 6을 참조하면, 버퍼층(500)의 노출된 부분, 즉 제1 예비 마스크 패턴(310a)의 상면을 덮고 있는 부분을 제거하여 제1 예비 마스크 패턴(310a)의 상면을 노출시킨다. 그 결과, 반도체 기판(100)상에서 제1 예비 마스크 패턴(310a)의 상면 및 제2 예비 마스크 패턴(610a)의 상면이 동시에 노출된다. 그리고 제2 영역(II)에 형성된 버퍼층(500)의 부분들 또한 모두 제거되어 하드마스크층(300)이 노출될 수 있다. 또한 필요에 따라서 제1 예비 마스크 패턴(310a) 및 제2 예비 마스크 패턴(610a)의 상부 측면도 일부분이 동시에 노출될 수 있다. 이 과정은 경우에 따라 생략 가능하다.
버퍼층(500)중 제1 예비 마스크 패턴(310)의 상면을 덮고 있는 부분을 제거하기 위하여 습식 식각 공정을 이용할 수 있다. 예를 들면, 버퍼층(500)이 산화막으로 이루어진 경우, 제1 예비 마스크 패턴(310a) 및 제2 예비 마스크 패턴(610a)에 대하여 비교적 높은 식각 선택비로 버퍼층(500) 만을 선택적으로 제거하기 위하 여 불소(F)를 함유하는 식각액, 예를 들면 DHF (diluted HF), NH4F, 또는 이들의 조합으로 이루어는 식각액을 사용할 수 있다.
또한, 버퍼층(500)중 제1 예비 마스크 패턴(310a)의 상면을 덮고 있는 부분을 제거하기 위하여 건식 식각 공정을 이용할 수도 있다. 이 경우, 식각 가스로서 CxFy (x 및 y는 각각 1 내지 10의 정수), 또는 CxFy, O2 및 Ar의 혼합 가스를 사용할 수 있다. 상기 CxFy 가스로서 예를 들면 C4F6 또는 C4F8을 사용할 수 있다.
이때, 제2 영역(II)의 버퍼층(500)의 상면은 모든 부분이 노출될 수 있기 때문에, 제2 영역(II)의 버퍼층(500)은 모두 제거되어, 제3 마스크 패턴(312)이 노출될 수 있다.
도 7은 본 발명의 제1 실시 예에 따른 제1 마스크 패턴 및 제2 마스크 패턴을 형성한 단계를 나타내는 단면도이다.
도 7을 참조하면, 제1 예비 마스크 패턴(310a) 및 제2 예비 마스크 패턴(610a)의 트리밍하여 제1 마스크 패턴(310b) 및 제2 마스크 패턴(610b)을 형성한다. 제1 마스크 패턴(310b) 및 제2 마스크 패턴(610b)은 제1 예비 마스크 패턴(310a) 및 제2 예비 마스크 패턴(610a)이 일정 간격으로 반복하여 단절되도록 트리밍하여 형성될 수 있다. 제1 예비 마스크 패턴(310a) 및 제2 예비 마스크 패턴(610a) 각각의 폭인 제1 폭(D1) 및 제4 폭(D4)보다 큰 값을 가지는 일정 간격마다 제1 예비 마스크 패턴(310a) 및 제2 예비 마스크 패턴(610a)을 단절하여 트리밍 홀(H1)을 형성한다. 트리밍 홀(H1)은 제1 예비 마스크 패턴(310a) 및 제2 예비 마스크 패턴(610a)의 하면보다 낮은 하면을 갖도록 형성하여 일정간격으로 반복하여 단절된 제1 마스크 패턴(310b) 및 제2 마스크 패턴(610b)이 각각 완전히 분리될 수 있도록 한다.
또한 이러한 트리밍 홀(H1)을 형성과 동시에, 제2 영역(II)의 하드마스크층(300)을 일부 식각하여 제3 마스크 패턴(312)을 형성한다. 제3 마스크 패턴(312) 또는 제3 마스크 패턴(312) 사이의 스페이스는 다양한 크기의 폭을 가질 수 있다. 따라서 이에 대하여 구체적인 표기는 생략하기로 한다. 그러나, 제3 마스크 패턴(312) 또는 제3 마스크 패턴(312) 사이의 스페이스가 가지는 폭은 제1 폭(D1) 및 제4 폭(D4)보다 큰 값을 가질 수 있다.
제1 마스크 패턴(310b), 제2 마스크 패턴(610b) 및 제3 마스크 패턴(312)은 트리밍 홀(H1)이 형성될 부분의 상면을 노출시키는 포토레지스트 패턴을 형성하는 포토리소그래피 공정을 통하여 형성할 수 있다.
본 명세서에서 도시된 단면도는 제1 예비 마스크 패턴(310a) 및 제2 예비 마스크 패턴(610a)의 연장 방향과 수직한 방향의 단면도일 수 있다. 그러나, 본 명세서에서 도시된 단면도는 제1 예비 마스크 패턴(310a) 및 제2 예비 마스크 패턴(610a)의 연장 방향과 수직한 방향으로부터 0도 내지 45도의 각도를 가지는 방향으로의 단면도일 수 있다. 이는 반도체 소자의 활성 영역의 배치에 대한 설계에 따라서 결정될 수 있다. 다만, 설명의 편의성을 위하여, 본 명세서에서 도시된 단면 도가 제1 예비 마스크 패턴(310a) 및 제2 예비 마스크 패턴(610a)의 연장 방향과 수직한 방향이 아닌 경우에도, 단면의 너비와 폭 등은 제1 예비 마스크 패턴(310a) 및 제2 예비 마스크 패턴(610a)의 연장 방향과 수직한 방향으로의 단면이라 가정을 하고 설명된다.
도 8은 본 발명의 제1 실시 예에 따른 제1 활성 영역 마스크 패턴 및 제2 활성 영역 마스크 패턴을 형성한 단계를 나타내는 단면도이다.
도 8을 참조하면, 제1 마스크 패턴(310b) 및 제2 마스크 패턴(610b)을 식각 마스크로 하여 버퍼층(500) 및 버퍼산화층(200)을 이방성 식각에 의해 제거하여, 마스크 패턴(310b)과 제2 마스크 패턴(610b)과의 사이에서 반도체 기판(100)의 상면을 노출시킨다. 또한 패드 산화막(110)이 있는 경우, 함께 이방성 식각에 의해 제거하여 마스크 패턴(310b)과 제2 마스크 패턴(610b)과의 사이에서 반도체 기판(100)의 상면을 노출시킨다. 제1 마스크 패턴(310b) 및 제2 마스크 패턴(610b)의 하부의 잔류 버퍼층(500a), 잔류 버퍼산화층(200a) 및 잔류 패드 산화막(110a)에 의하여 제1 활성 영역 마스크 패턴(252)이 형성된다. 제1 마스크 패턴(310b)의 하부에는 잔류 버퍼산화층(200a) 및 잔류 패드 산화막(110a)이 제1 활성 영역 마스크 패턴(252)으로 형성되며, 제2 마스크 패턴(610b)의 하부에는 잔류 버퍼층(500a), 잔류 버퍼산화층(200a) 및 잔류 패드 산화막(110a)이 제1 활성 영역 마스크 패턴(252)으로 형성된다.
트리밍 홀(H1)은 제1 마스크 패턴(310b) 및 제2 마스크 패턴(610b)의 측부에 존재하는 버퍼층(500)이 제거됨에 따라서 폭이 더 넓은 확장 트리밍 홀(H2)이 된다.
제1 활성 영역 마스크 패턴(252)이 형성될 때, 제1 활성 영역 마스크 패턴(252)의 상부에는 제1 마스크 패턴(310b) 및 제2 마스크 패턴(610b)이 일부분 잔류할 수 있다. 잔류된 제1 마스크 패턴(310b) 및 제2 마스크 패턴(610b)은 별도의 제거 과정을 거치지 않고, 후속 공정에서 제1 활성 영역 마스크 패턴(252)과 함께 식각 마스크로 사용될 수 있다.
제1 활성 영역 마스크 패턴(252)이 형성됨과 동시에, 제2 영역(II)에서는 제3 마스크 패턴(312)을 식각 마스크로 하여 버퍼산화층(200) 및 패드 산화막(110)이 이방성 식각에 의하여 제거하여, 제3 마스크 패턴(312) 사이에서 반도체 기판(100)의 상면을 노출시킨다. 제3 마스크 패턴(312)의 하부에는 잔류 버퍼 산화층(200b) 및 잔류 패드 산화막(110b)에 의하여 제2 활성 영역 마스크 패턴(254)이 형성된다.
제2 활성 영역 마스크 패턴(254)이 형성될 때, 제2 활성 영역 마스크 패턴(254)의 상부에는 제3 마스크 패턴(312)이 일부분 잔류할 수 있다. 잔류된 제3 마스크 패턴(312)은 별도의 제거 과정을 거치지 않고, 후속 공정에서 제2 활성 영역 마스크 패턴(254)과 함께 식각 마스크로 사용될 수 있다.
도 9은 본 발명의 제1 실시 예에 따른 트렌치를 형성한 단면을 나타내는 단면도이다.
도 9를 참조하면, 제1 활성 영역 마스크 패턴(252)을 식각 마스크로 사용하여 반도체 기판(100)을 이방성 건식 식각하여 제1 피치(P1)의 1/2인 피치(P1/2)로 반복 형성되도록 활성 영역(170)들을 분리한다. 그 후, 잔류하는 제1 활성 영역 마스크 패턴(252)을 제거하여 트렌치(150)가 형성된 반도체 기판(100a)을 형성한다.
트렌치(150)는 제1 스페이스(150a) 및 제2 스페이스(150b)를 포함한다. 제1 스페이스(150a)는 제1 스페이스 폭(S1)을 가지며, 제2 스페이스(150b)는 제1 스페이스 폭(S1)보다 폭이 넓은 제2 스페이스 폭(S2)을 가지도록 형성될 수 있다. 구체적으로 살펴보면, 제1 스페이스(150a)는 인접한 제1 마스크 패턴(310b)과 제2 마스크 패턴(610b) 사이 공간을 통하여 하부의 반도체 기판(100)이 식각된 부분이고, 제2 스페이스(150b)는 확장된 트리밍 홀(H2)을 통하여 하부의 반도체 기판(100)이 식각된 부분이다. 즉, 제1 스페이스(150a)는, 제1 예비 마스크 패턴(310a) 및 제2 예비 마스크 패턴(610a)만으로 트렌치(150)를 형성한다고 가정할 경우, 일정한 폭을 가지도록 반도체 기판(100)의 일부가 식각되어 형성된 곳이고, 제2 스페이스(150b)는 제1 예비 마스크 패턴(310a) 및 제2 예비 마스크 패턴(610a)을 트리밍 공정에 의하여 단절된 공간의 하부에서 반도체 기판(100)의 일부가 식각되어 형성된 곳이다. 제1 스페이스(150a)의 폭인 제1 스페이스 폭(S1)은 제1 피치(P1)의 1/4인 P1/4의 폭을 가질 수 있으며, 제2 스페이스(150b)의 폭인 제2 스페이스 폭(S2)은 제1 피치(P1)의 3/4인 3ㅧP1/4의 폭을 가질 수 있다.
활성영역(170)들을 분리할 때, 제2 영역(II)에서는 제2 활성 영역 마스크 패턴(254)을 식각 마스크로 사용하여 반도체 기판(100)을 이방성 건식 식각하여 제3 스페이스(150c)들이 형성된다. 이 경우, 제1 스페이스(150a), 제2 스페이스(150b) 및 제3 스페이스(150c)가 모두 트렌치(150)에 포함된다.
도 10은 본 발명의 제1 실시 예에 따른 트렌치가 형성된 반도체 기판 상에 제1 트렌치 산화막을 형성한 단면을 나타내는 단면도이다.
도 10을 참조하면, 트렌치(150)가 형성된 반도체 기판(100a) 상에 제1 트렌치 산화막(710)을 형성한다. 제1 트렌치 산화막(710)은 트렌치(150)가 형성되어 있는 반도체 기판(100a)의 최상면, 즉 활성 영역(170) 및 트렌치(150)의 내면을 모두 덮도록 형성할 수 있다. 이때 제1 트렌치 산화막(710)은 트렌치(150)의 내부 공간을 모두 채우지 않도록 그 두께를 결정할 수 있다.
도 11a는 본 발명의 제1 실시 예에 따른 제1 트렌치 산화막 상에 제1 라이너층을 형성한 단계를 나타내는 단면도이다.
도 11a를 참조하면, 제1 트렌치 산화막(710)이 형성된 반도체 기판(100a) 상에 제1 라이너층(720)을 형성한다. 제1 라이너층(720)은 예를 들면, 실리콘 질화막 또는 질화막을 포함하는 절연층일 수 있다. 제1 라이너층(720)은 제1 스페이스(150a) 및 제2 스페이스(150b)를 모두 채우도록 형성할 수 있다. 또한 제1 라이너층(720)은 제3 스페이스(150c)의 내부에서 리세스가 형성되어 있는 상면을 가지도록 형성할 수 있다. 이후에서, 특별한 수식어나 참조번호가 사용되지 않고 단순히 "리세스"라고 사용되는 것들은 동일한 구성요소가 아니라 사전적 의미의 리세스(recess)를 의미한다. 즉, 제1 라이너층(720)은 제3 스페이스(150c)의 내부를 모두 채우지 않도록 형성할 수 있다. 즉, 제2 영역(II)의 트렌치(150)인 제3 스페이 스(150c)는 제1 스페이스(150a) 및 제2 스페이스(150b)의 폭보다 큰 값을 가지도록 형성되어 있을 수 있다. 이 경우, 제1 트렌치 산화막(710) 및 제1 라이너층(720)에 의하여 모두 채워지지 않은 제3 스페이스(150c)의 내면 상에는 반도체 기판(100a)의 최상면, 즉 활성 영역(170)의 표면으로부터 형성된 제1 트렌치 산화막(710) 및 제1 라이너층(720)와 동일한 두께의 제1 트렌치 산화막(710) 및 제1 라이너층(720)이 형성될 수 있다.
도 11b는 본 발명의 제1 실시 예에 따른 제1 트렌치 산화막 및 제1 라이너층을 일부 제거한 단계를 나타내는 단면도이다.
도 11b를 참조하면, 제1 트렌치 산화막(710) 및 제1 라이너층(720)의 일부를 제거하여 반도체 기판(100a)의 최상면인 활성 영역(170)의 표면을 노출시킨다. 제1 트렌치 산화막(710) 및 제1 라이너층(720)는 제3 스페이스(150c)의 내면과 반도체 기판(100a)의 최상면인 활성 영역(170)의 표면에 동일한 두께로 형성되기 때문에, 제3 스페이스(150c) 내부의 제1 트렌치 산화막(710) 및 제1 라이너층(720)은 모두 제거될 수 있다.
도 11c는 본 발명의 제1 실시 예에 따른 제2 트렌치 산화막을 형성한 단계를 나타내는 단면도이다.
도 11c를 참조하면, 노출된 반도체 기판(100a)의 최상면인 활성 영역(170)의 표면을 덮도록 제2 트렌치 산화막(810)을 형성한다. 제2 트렌치 산화막(810)은 제1 트렌치 산화막(710)보다 두께가 큰 값을 가지도록 형성할 수 있다. 또한 제2 트렌치 산화막(810)은 제3 스페이스(150c)의 내부에서 리세스가 형성되어 있는 상면을 가지도록 형성할 수 있다.
도 11d는 본 발명의 제1 실시 예에 따른 제2 라이너층 및 제3 트렌치 산화막을 형성한 단계를 나타내는 단면도이다.
도 11d를 참조하면, 제2 트렌치 산화막(810)이 형성된 반도체 기판(100a) 상에 제2 라이너층(820) 및 제3 트렌치 산화막(830)을 형성한다. 제2 라이너층(820)은 예를 들면, 실리콘 질화막 또는 질화막을 포함하는 절연층일 수 있다. 제2 라이너층(820)은 제3 스페이스(150c)의 내부에서 리세스가 형성되어 있는 상면을 가지도록 형성할 수 있다. 제3 트렌치 산화막(830)은 제3 스페이스(150c)를 모두 채우도록 형성할 수 있다. 필요에 따라서 제2 라이너층(820)은 생략이 가능하다.
도 11e는 본 발명의 제1 실시 예에 따른 소자 분리막을 형성한 단계를 나타내는 단면도이다.
도 11e를 참조하면, 제2 트렌치 산화막(810)을 노출시키도록 제3 트렌치 산화막(830) 및 제2 라이너층(820)을 일부 제거하여 트렌치(150)를 모두 채우는 소자 분리막을 완성한다. 반도체 소자의 집적도가 높아지면서, 트렌치(150)의 폭도 좁아지게 된다. 이에 따라서 산화막의 증착을 통하여 트렌치(150)를 채우는 경우, 보이드가 발생하는 등의 어려움이 있을 수 있다. 그러나, 트렌치(150) 중 상대적으로 좁은 폭을 가지는 제1 스페이스(150a) 및 제2 스페이스(150b)는 제1 라이너층(720)을 이용하여 채우고, 상대적으로 넓은 폭을 가지는 제3 스페이스(150c)는 제3 트렌치 산화막(830)으로 채우도록 하여 모든 트렌치(150)를 완전히 채워서 반도체 소자의 전기적 신뢰성을 높일 수 있다.
트렌치(150)가 형성된 반도체 기판(100a)의 최상면, 즉 활성 영역들의 상면에는 제2 트렌치 산화막(810)이 잔류될 수 있다. 따라서 제2 트렌치 산화막(810)은 이후의 이온 주입 또는 식각 공정에서 희생 산화막의 역할을 할 수 있다. 따라서 별도의 희생 산화막을 형성하는 공정을 수행하지 않을 수 있다.
또한 상대적으로 좁은 트렌치인 제1 스페이스(150a) 및 제2 스페이스(150b)와상대적으로 넓은 트렌치인 제3 스페이스(150c)에 각각 다른 두께의 트렌치 산화막(제1 트렌치 산화막(710)와 제2 트렌치 산화막(810))을 형성할 수 있어, 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 12a 내지 도 12d는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 발명의 제2 실시 예는 도 1 내지 도 10까지에서 설명된 본 발명의 제1 실시 예와 동일한 방법으로 공정이 진행된다.
도 12a는 본 발명의 제21 실시 예에 따른 제1 트렌치 산화막 상에 제1 라이너층을 형성한 단계를 나타내는 단면도이다.
도 12a를 참조하면, 제1 트렌치 산화막(710)이 형성된 반도체 기판(100a) 상에 제1 라이너층(722)을 형성한다. 제1 라이너층(722)은 제1 스페이스(150a)를 모두 채우도록 형성할 수 있다. 또한 제1 라이너층(722)은 제2 스페이스(150b) 및 제3 스페이스(150c)의 내부에서 리세스가 형성되어 있는 상면을 가지도록 형성할 수 있다. 즉, 제1 라이너층(722)은 제2 스페이스(150b) 및 제3 스페이스(150c)의 내부를 모두 채우지 않도록 형성할 수 있다. 즉, 제2 스페이스(150b) 및 제3 스페 이스(150c)는 제1 스페이스(150a)의 폭보다 큰 값을 가지도록 형성되어 있을 수 있다. 이 경우, 제1 트렌치 산화막(710) 및 제1 라이너층(722)에 의하여 모두 채워지지 않은 제2 스페이스(150b) 및 제3 스페이스(150c)의 내면 상에는 반도체 기판(100a)의 최상면, 즉 활성 영역(170)의 표면으로부터 형성된 제1 트렌치 산화막(710) 및 제1 라이너층(722)와 동일한 두께의 제1 트렌치 산화막(710) 및 제1 라이너층(722)이 형성될 수 있다.
도 12b는 본 발명의 제2 실시 예에 따른 제1 트렌치 산화막 및 제1 라이너층을 일부 제거한 단계를 나타내는 단면도이다.
도 12b를 참조하면, 제1 트렌치 산화막(710) 및 제1 라이너층(722)의 일부를 제거하여 반도체 기판(100a)의 최상면인 활성 영역(170)의 표면을 노출시킨다. 제1 트렌치 산화막(710) 및 제1 라이너층(722)는 제2 스페이스(150b) 및 제3 스페이스(150c)의 내면과 반도체 기판(100a)의 최상면인 활성 영역(170)의 표면에 동일한 두께로 형성되기 때문에, 제2 스페이스(150b) 및 제3 스페이스(150c) 내부의 제1 트렌치 산화막(710) 및 제1 라이너층(722)은 모두 제거될 수 있다.
도 12c는 본 발명의 제2 실시 예에 따른 제2 트렌치 산화막, 제2 라이너층 및 제3 트렌치 산화막을 형성한 단계를 나타내는 단면도이다.
도 12c를 참조하면, 노출된 반도체 기판(100a)의 최상면을 덮도록 제2 트렌치 산화막(812), 제2 라이너층(822) 및 제3 트렌치 산화막(832)을 순차적으로 형성한다. 필요에 따라서 제2 라이너층(822)은 생략이 가능하다. 제2 트렌치 산화막(812)은 제1 트렌치 산화막(710)보다 두께가 큰 값을 가지도록 형성할 수 있다. 또한 제2 트렌치 산화막(812) 및 제2 라이너층(822)은 제2 스페이스(150b) 및 제3 스페이스(150c)의 내부에서 리세스가 형성되어 있는 상면을 가지도록 형성할 수 있다. 그러나 제3 트렌치 산화막(832)은 제3 스페이스(150c)를 모두 채우도록 형성할 수 있다.
도 12d는 본 발명의 제2 실시 예에 따른 제2 라이너층 및 제3 트렌치 산화막을 형성한 단계를 나타내는 단면도이다.
도 12d를 참조하면, 제2 트렌치 산화막(812)을 노출시키도록 제3 트렌치 산화막(832) 및 제2 라이너층(822)을 일부 제거하여 트렌치(150)를 모두 채우는 소자 분리막을 완성한다.
반도체 소자의 집적도가 높아지면서, 트렌치(150)의 폭도 좁아지게 된다. 이에 따라서 산화막의 증착을 통하여 트렌치(150)를 채우는 경우, 보이드가 발생하는 등의 어려움이 있을 수 있다. 그러나, 트렌치(150) 중 상대적으로 좁은 폭을 가지는 제1 스페이스(150a)는 제1 라이너층(720)을 이용하여 채우고, 상대적으로 넓은 폭을 가지는 제2 스페이스(150b) 및 제3 스페이스(150c)는 제3 트렌치 산화막(830)으로 채우도록 하여 모든 트렌치(150)를 완전히 채워서 반도체 소자의 전기적 신뢰성을 높일 수 있다.
트렌치(150)가 형성된 반도체 기판(100a)의 최상면, 즉 활성 영역들의 상면에는 제2 트렌치 산화막(812)이 잔류될 수 있다. 따라서 제2 트렌치 산화막(812)은 이후의 이온 주입 또는 식각 공정에서 희생 산화막의 역할을 할 수 있다. 따라서 별도의 희생 산화막을 형성하는 공정을 수행하지 않을 수 있다.
또한 상대적으로 좁은 트렌치인 제1 스페이스(150a)와 상대적으로 넓은 트렌치인 제2 스페이스(150b) 및 제3 스페이스(150c)에 각각 다른 두께의 트렌치 산화막(제1 트렌치 산화막(710)와 제2 트렌치 산화막(812))을 형성할 수 있어, 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 13a 내지 도 13c는 본 발명의 제3 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 발명의 제3 실시 예는 도 1 내지 도 10, 및 도 12a까지에서 설명된 본 발명의 제2 실시 예와 동일한 방법으로 공정이 진행된다.
도 13a를 참조하면, 제1 라이너층(722)이 형성된 반도체 기판(100a) 상에 제4 트렌치 산화막(910)을 형성한다. 제4 트렌치 산화막(910)은 제2 스페이스(150b) 및 제3 스페이스(150c)를 모두 채우도록 형성할 수 있다.
도 13b는 본 발명의 제3 실시 예에 따른 제4 트렌치 산화막을 일부 제거한 단계를 나타내는 단면도이다.
도 13b를 참조하면, 제1 라이너층(722)을 노출시키도록 제4 트렌치 산화막(910)을 일부 제거한다. 제1 라이너층(722)을 노출시키기 위하여, 제1 라이너층(722)을 식각 정지막으로 하여 평탄화 공정, 예를 들면 CMP(Chemical Mechanical Polishing) 공정을 수행할 수 있다.
반도체 소자의 집적도가 높아지면서, 트렌치(150)의 폭도 좁아지게 된다. 이에 따라서 산화막의 증착을 통하여 트렌치(150)를 채우는 경우, 보이드가 발생하는 등의 어려움이 있을 수 있다. 그러나, 트렌치(150) 중 상대적으로 좁은 폭을 가지 는 제1 스페이스(150a)는 제1 라이너층(722)을 이용하여 채우고, 상대적으로 넓은 폭을 가지는 제2 스페이스(150b) 및 제3 스페이스(150c)는 제1 라이너층(722)과 제4 트렌치 산화막(910)으로 채우도록 하여 모든 트렌치(150)를 완전히 채워서 반도체 소자의 전기적 신뢰성을 높일 수 있다.
도 13c는 본 발명의 제3 실시 예에 따른 제1 라이너층을 일부 제거한 단계를 나타내는 단면도이다.
도 13c를 참조하면, 제1 트렌치 산화막(710)을 노출시키도록 제1 라이너층(722)을 일부 제거한다. 제1 트렌치 산화막(710)을 노출시키기 위하여, 제1 라이너층(722)은 습식 식각으로 제거할 수 있다. 또는 제1 라이너층(722)은 제1 트렌치 산화막(710) 및 제4 트렌치 산화막(910)에 대하여 높은 식각 선택비를 가지는 건식 식각으로 제거할 수 있다.
트렌치(150)가 형성된 반도체 기판(100a)의 최상면, 즉 활성 영역(170)들의 표면에는 제1 트렌치 산화막(710)이 잔류될 수 있다. 따라서 제1 트렌치 산화막(710)은 이후의 이온 주입 또는 식각 공정에서 희생 산화막의 역할을 할 수 있다. 따라서 별도의 희생 산화막을 형성하는 공정을 수행하지 않을 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 버퍼산화층 및 하드마스크층이 형성된 반도체 기판 상에 포토레지스트 패턴을 형성한 단계를 나타내는 단면도이다.
도 2는 본 발명의 제1 실시 예에 따른 제1 예비 마스크 패턴 및 제2 예비 마스크 패턴을 형성한 단계를 나타내는 단면도이다.
도 3은 본 발명의 제1 실시 예에 따른 제1 예비 마스크 패턴이 형성된 반도체 기판 상에 버퍼층을 형성한 단계를 나타내는 단면도이다.
도 4은 본 발명의 제1 실시 예에 따른 버퍼층이 형성된 반도체 기판 상에 제2 예비 마스크층을 형성한 단계를 나타내는 단면도이다.
도 5는 본 발명의 제1 실시 예에 따른 제2 예비 마스크 패턴을 형성한 단계를 나타내는 단면도이다.
도 6은 본 발명의 제1 실시 예에 따른 버퍼층을 일부 제거한 단계를 나타내는 단면도이다.
도 7은 본 발명의 제1 실시 예에 따른 제1 마스크 패턴 및 제2 마스크 패턴을 형성한 단계를 나타내는 단면도이다.
도 8은 본 발명의 제1 실시 예에 따른 제1 활성 영역 마스크 패턴 및 제2 활성 영역 마스크 패턴을 형성한 단계를 나타내는 단면도이다.
도 9은 본 발명의 제1 실시 예에 따른 트렌치를 형성한 단면을 나타내는 단면도이다.
도 10은 본 발명의 제1 실시 예에 따른 트렌치가 형성된 반도체 기판 상에 제1 트렌치 산화막을 형성한 단면을 나타내는 단면도이다.
도 11a는 본 발명의 제1 실시 예에 따른 제1 트렌치 산화막 상에 제1 라이너층을 형성한 단계를 나타내는 단면도이다.
도 11b는 본 발명의 제1 실시 예에 따른 제1 트렌치 산화막 및 제1 라이너층을 일부 제거한 단계를 나타내는 단면도이다.
도 11c는 본 발명의 제1 실시 예에 따른 제2 트렌치 산화막을 형성한 단계를 나타내는 단면도이다.
도 11d는 본 발명의 제1 실시 예에 따른 제2 라이너층 및 제3 트렌치 산화막을 형성한 단계를 나타내는 단면도이다.
도 11e는 본 발명의 제1 실시 예에 따른 소자 분리막을 형성한 단계를 나타내는 단면도이다.
도 12a는 본 발명의 제21 실시 예에 따른 제1 트렌치 산화막 상에 제1 라이너층을 형성한 단계를 나타내는 단면도이다.
도 12b는 본 발명의 제2 실시 예에 따른 제1 트렌치 산화막 및 제1 라이너층을 일부 제거한 단계를 나타내는 단면도이다.
도 12c는 본 발명의 제2 실시 예에 따른 제2 트렌치 산화막, 제2 라이너층 및 제3 트렌치 산화막을 형성한 단계를 나타내는 단면도이다.
도 12d는 본 발명의 제2 실시 예에 따른 제2 라이너층 및 제3 트렌치 산화막을 형성한 단계를 나타내는 단면도이다.
도 13a는 본 발명의 제3 실시 예에 따른 제1 라이너층이 형성된 반도체 기판 상에 제4 트렌치 산화막(910)을 형성한 단계를 나타내는 단면도이다.
도 13b는 본 발명의 제3 실시 예에 따른 제4 트렌치 산화막을 일부 제거한 단계를 나타내는 단면도이다.
도 13c는 본 발명의 제3 실시 예에 따른 제1 라이너층을 일부 제거한 단계를 나타내는 단면도이다.
<도면의 주요부분에 대한 설명>
100 : 반도체 기판, 110 : 패드 산화막, 150 : 트렌치, 170 : 활성 영역, 200 : 버퍼산화층, 252 : 제1 활성 영역 마스크 패턴, 254 : 제2 활성 영역 마스크 패턴, 300 : 하드마스크층, 400 : 포토레지스트 패턴, 310a : 제1 예비 마스크 패턴, 310b : 제1 마스크 패턴, 312 : 제3 마스크 패턴, 500 : 버퍼층, 600 : 제2 예비 마스크층, 610a : 제2 예비 마스크 패턴, 610b : 제2 마스크 패턴, 710 : 제1 트렌치 산화막, 720 : 제1 라이너층, 810 : 제2 트렌치 산화막, 820 : 제2 라이너층, 830 : 제3 트렌치 산화막, 910 : 제4 트렌치 산화막

Claims (10)

  1. 반도체 기판 상의 제1 영역 및 제2 영역에 버퍼산화층을 형성하는 단계;
    제1 피치(pitch)로 반복 형성되는 복수의 제1 예비 마스크 패턴을 상기 제1 영역의 상기 버퍼산화층 위에 형성하는 단계;
    상기 복수의 제1 예비 마스크 패턴중 상호 인접한 2 개의 제1 예비 마스크 패턴 사이에 1 개씩 위치되는 복수의 제2 예비 마스크 패턴을 형성하는 단계;
    상기 제1 예비 마스크 패턴 및 상기 제2 예비 마스크 패턴을 트리밍하여 일정 간격으로 반복하여 단절되는 제1 마스크 패턴 및 제2 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 식각 마스크로 하여 상기 버퍼산화층을 식각하여 상기 반도체 기판을 노출시키는 제1 활성 영역 마스크 패턴을 형성하는 단계;
    상기 제1 활성 영역 마스크 패턴을 식각 마스크로 하여 상기 제1 영역에 제1 스페이스 및 상기 제1 스페이스보다 폭이 넓고 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴이 단절된 부분 아래에 형성되는 제2 스페이스를 포함하는 트렌치를 형성하여 상기 제1 피치의 1/2인 피치를 가지도록 활성 영역들을 분리하는 단계; 및
    상기 트렌치가 형성된 반도체 기판 상에 상기 제1 스페이스를 모두 채우는 제1 라이너층을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 예비 마스크 패턴을 형성하는 단계는
    상기 복수의 제1 예비 마스크 패턴중 상호 인접한 2 개의 제1 예비 마스크 패턴 사이의 위치에 제1 리세스(recess)가 형성되어 있는 상면을 가지는 버퍼층을 상기 제1 예비 마스크 패턴 위에 형성하는 단계; 및
    상기 버퍼층의 상면에 형성된 상기 제1 리세스 내에 상기 제1 예비 마스크 패턴과 동일한 수평면상에 형성되는 제2 예비 마스크 패턴을 형성하는 단계;를 포함하며,
    상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 형성하기 전에, 상기 제1 예비 마스크 패턴의 상면이 노출되도록 상기 버퍼층의 일부를 제거하는 단계를 더 포함하며,
    상기 제1 예비 마스크 패턴 및 제2 예비 마스크 패턴은 각각 상기 제1 피치의 1/4인 폭을 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 복수의 제1 예비 마스크 패턴을 형성한 후 상기 버퍼층을 형성하기 전에 상기 제1 예비 마스크 패턴들 사이에서 노출되는 상기 버퍼산화층을 그 상면으로부터 제1 두께 만큼 제거하여 상기 버퍼산화층의 상면에 낮은 표면부를 형성하는 단계를 더 포함하고,
    상기 버퍼층은 상기 제1 예비 마스크 패턴과 상기 낮은 표면부를 각각 상기 제1 두께로 균일하게 덮도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3 항에 있어서,
    상기 트렌치는 상기 제1 스페이스보다 폭이 넓은 제3 스페이스를 더 포함하고,
    상기 제2 영역의 상기 버퍼 산화층 위에 상기 제1 피치보다 큰 피치를 가지는 제3 마스크 패턴을 상기 제1 마스크 패턴 및 제2 마스크 패턴과 함께 형성하고,
    상기 제1 활성 영역 마스크 패턴을 형성할 때, 상기 제3 마스크 패턴을 식각 마스크로 하여 상기 버퍼 산화층을 식각하여 상기 제2 영역에 제2 활성 영역 마스크 패턴을 함께 형성하고,
    상기 제1 스페이스 및 제2 스페이스를 형성할 때, 상기 제2 활성 영역 마스크 패턴을 식각 마스크로 하여 상기 제2 영역에 상기 제3 스페이스를 폭이 넓도록 더 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4 항에 있어서,
    상기 트렌치가 형성된 반도체 기판과 상기 제1 라이너층 사이에 제1 트렌치 산화막을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5 항에 있어서,
    상기 제1 라이너층을 형성할 때, 상기 제1 라이너층이 상기 제3 스페이스에 제3 리세스가 형성되어 있는 상면을 가지도록 하며,
    상기 제1 스페이스 내부의 상기 제1 라이너층 및 상기 제1 트렌치 산화막은 잔류하고, 상기 트렌치가 형성되어 있는 상기 반도체 기판의 최상면 및 상기 제3 스페이스 내의 반도체 기판이 노출되도록 상기 제1 라이너층 및 상기 제1 트렌치 산화막을 일부 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 라이너층 및 상기 제1 트렌치 산화막을 일부 제거한 후에,
    상기 제3 스페이스를 모두 채우도록 제2 트렌치 산화막 및 제3 트렌치 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7 항에 있어서,
    상기 제1 라이너층을 형성할 때, 상기 제1 라이너층이 제2 스페이스에 제2 리세스가 형성되어 있는 상면을 가지도록 하며,
    상기 제1 라이너층 및 상기 제1 트렌치 산화막을 일부 제거할 때, 상기 제2 스페이스 내의 반도체 기판이 노출되도록 하며,
    상기 제2 트렌치 산화막 및 상기 제3 트렌치 산화막을 형성할 때, 상기 제2 스페이스를 모두 채우도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7 항에 있어서,
    상기 제2 트렌치 산화막 및 제3 트렌치 산화막 사이에 제2 라이너층을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제5 항에 있어서,
    상기 제1 라이너층을 형성할 때, 상기 제1 라이너층이 상기 제2 스페이스 및 상기 제3 스페이스에 각각 제2 리세스 및 제3 리세스가 형성되어 있는 상면을 가지도록 하며,
    상기 제1 라이너층 상에 상기 제2 스페이스 및 상기 제3 스페이스를 채우는 제4 트렌치 산화막을 형성하는 단계; 및
    상기 트렌치가 형성되어 있는 상기 반도체 기판의 최상면 상에 형성된 상기 제1 트렌치 산화막의 일부분이 노출되도록 상기 제1 라이너층의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020090072112A 2009-08-05 2009-08-05 반도체 소자의 제조 방법 KR101543330B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090072112A KR101543330B1 (ko) 2009-08-05 2009-08-05 반도체 소자의 제조 방법
US12/850,124 US8008163B2 (en) 2009-08-05 2010-08-04 Method of fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090072112A KR101543330B1 (ko) 2009-08-05 2009-08-05 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20110014443A KR20110014443A (ko) 2011-02-11
KR101543330B1 true KR101543330B1 (ko) 2015-08-11

Family

ID=43535122

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090072112A KR101543330B1 (ko) 2009-08-05 2009-08-05 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US8008163B2 (ko)
KR (1) KR101543330B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170133150A (ko) * 2016-05-25 2017-12-05 삼성전자주식회사 반도체 소자의 패턴 형성 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8652933B2 (en) * 2010-11-11 2014-02-18 International Business Machines Corporation Semiconductor structure having wide and narrow deep trenches with different materials
KR20140064458A (ko) * 2012-11-20 2014-05-28 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
US9378979B2 (en) 2012-11-20 2016-06-28 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices and devices fabricated thereby
TWI555082B (zh) * 2015-05-15 2016-10-21 力晶科技股份有限公司 圖案化方法
KR102280471B1 (ko) 2015-07-20 2021-07-22 삼성전자주식회사 액티브 패턴들 형성 방법, 액티브 패턴 어레이, 및 반도체 장치 제조 방법
KR20170097270A (ko) 2016-02-17 2017-08-28 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10283362B2 (en) * 2017-08-17 2019-05-07 Nanya Technology Corporation Method of forming fine line patterns of semiconductor devices
KR102607555B1 (ko) 2018-12-24 2023-12-01 삼성전자주식회사 반도체 소자
US20230253206A1 (en) * 2022-01-14 2023-08-10 Applied Materials, Inc. Methods for preparing small features on a substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383907B1 (en) 1999-09-08 2002-05-07 Sony Corporation Process for fabricating a semiconductor device
US20060240636A1 (en) 2005-02-21 2006-10-26 Ryu Hyuk-Ju Trench isolation methods of semiconductor device
US7563689B2 (en) 2007-03-31 2009-07-21 Hynix Semiconductor Inc Method for fabricating nonvolatile memory device
US20090269898A1 (en) 2005-06-09 2009-10-29 Myoung-Soo Kim Metal oxide semiconductor (mos) field effect transistor having trench isolation region and method of fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100354439B1 (ko) * 2000-12-08 2002-09-28 삼성전자 주식회사 트렌치 소자 분리막 형성 방법
KR100443126B1 (ko) 2002-08-19 2004-08-04 삼성전자주식회사 트렌치 구조물 및 이의 형성 방법
US7235459B2 (en) 2004-08-31 2007-06-26 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry
KR100744137B1 (ko) * 2006-04-06 2007-08-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100801739B1 (ko) 2006-06-28 2008-02-11 주식회사 하이닉스반도체 반도체 소자의 트렌치 소자분리막 형성방법
US7709390B2 (en) * 2007-05-31 2010-05-04 Micron Technology, Inc. Methods of isolating array features during pitch doubling processes and semiconductor device structures having isolated array features
KR100894772B1 (ko) * 2007-09-05 2009-04-24 주식회사 하이닉스반도체 반도체 메모리 소자 및 그것의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383907B1 (en) 1999-09-08 2002-05-07 Sony Corporation Process for fabricating a semiconductor device
US20060240636A1 (en) 2005-02-21 2006-10-26 Ryu Hyuk-Ju Trench isolation methods of semiconductor device
US20090269898A1 (en) 2005-06-09 2009-10-29 Myoung-Soo Kim Metal oxide semiconductor (mos) field effect transistor having trench isolation region and method of fabricating the same
US7563689B2 (en) 2007-03-31 2009-07-21 Hynix Semiconductor Inc Method for fabricating nonvolatile memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170133150A (ko) * 2016-05-25 2017-12-05 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR102537525B1 (ko) 2016-05-25 2023-05-26 삼성전자 주식회사 반도체 소자의 패턴 형성 방법

Also Published As

Publication number Publication date
US8008163B2 (en) 2011-08-30
KR20110014443A (ko) 2011-02-11
US20110034004A1 (en) 2011-02-10

Similar Documents

Publication Publication Date Title
KR101543330B1 (ko) 반도체 소자의 제조 방법
CN108122738B (zh) 半导体方法和器件
KR100752674B1 (ko) 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
KR101170284B1 (ko) 피치 더블링 프로세스 중에 어레이 피처를 격리시키는 방법 및 격리된 어레이 피처를 갖는 반도체 장치 구조물
US6429123B1 (en) Method of manufacturing buried metal lines having ultra fine features
US7473647B2 (en) Method of forming pattern using fine pitch hard mask
CN109817527A (zh) 制造半导体装置的方法及其结构
US20080076071A1 (en) Method of forming a fine pattern
US20160233104A1 (en) Methods of fabricating semiconductor devices using self-aligned spacers to provide fine patterns
KR101881594B1 (ko) 측벽 이미지 트랜스퍼로부터 패턴을 제조하기 위한 향상된 방법
KR100833201B1 (ko) 콘택 플러그 및 배선 라인 일체형 구조의 미세 패턴을가지는 반도체 소자 및 그 제조 방법
CN112151608B (zh) 半导体结构及其形成方法
CN110874019B (zh) 一种图案化方法
US20180005886A1 (en) Contact structure and associated method for flash memory
US20230299159A1 (en) Semiconductor Devices and Methods
KR101518333B1 (ko) 더블 패터닝 공정을 이용하는 반도체 소자의 패턴 형성 방법
US8541311B2 (en) Integrated circuit fabrication methods utilizing embedded hardmask layers for high resolution patterning
CN101330039A (zh) 利用通孔塞消除负载效应的方法
KR20100098843A (ko) 패턴 형성 방법
CN111199880A (zh) 一种半导体器件的制造方法和半导体器件
CN107481923B (zh) 掩膜层结构、半导体器件及其制造方法
CN110838447B (zh) 具有各种线宽的半导体器件及其制造方法
US20080160759A1 (en) Method for fabricating landing plug contact in semiconductor device
KR20080074529A (ko) 반도체 소자의 콘택 형성 방법
US11145760B2 (en) Structure having improved fin critical dimension control

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 5