CN107481923B

CN107481923B - 掩膜层结构、半导体器件及其制造方法

Info

Publication number: CN107481923B
Application number: CN201610403694.2A
Authority: CN
Inventors: 宋长庚; 周朝锋; 李晓波
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2016-06-08
Filing date: 2016-06-08
Publication date: 2020-05-15
Anticipated expiration: 2036-06-08
Also published as: CN107481923A

Abstract

本发明提供一种掩膜层结构、半导体器件及其制造方法，该掩膜层结构包括：衬底以及形成于衬底上的核掩膜层图案，核掩膜层图案包括：沿第一方向延伸且间隔设置的若干第一子核掩膜层图案；一端与一第一子核掩膜层图案的侧壁连接的第二子核掩膜层图案，且第二子核掩膜层图案沿第二方向延伸，第二子核掩膜层图案的另一端不与任一第一子核掩膜层图案连接；第二子核掩膜层图案的两侧分别设置有若干间隔的第三子核掩膜层图案和第四子核掩膜层图案，每个第三子核掩膜层图案和所述第四子核掩膜层图案均沿第一方向延伸，第四子核掩膜层图案与所述第二子核掩膜层图案之间间隔。本发明的掩膜层结构可以使得套刻精度和关键尺寸的裕度增大，进而增加工艺窗口。

Description

掩膜层结构、半导体器件及其制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种掩膜层结构、半导体器件及其制造方法。

背景技术

随着半导体器件尺寸不断缩小，光刻关键尺寸(CD，Critical Dimension)逐渐接近甚至超过了光学光刻的物理极限，由此给半导体制造技术尤其是光刻技术提出了更加严峻的挑战。而双重构图技术也适时而至，其基本思想是将目标图形一分为二，通过两次曝光得到单次曝光所不能获得的光刻极限。

自对准双图案(Self-aligned double patterning，SADP)技术属于双重构图技术中的一种，SADP技术的主要原理是：首先在预先形成的光刻胶图案两侧形成间隙壁(spacer)，然后去除光刻胶图案，并将间隙壁图案转移到目标材料层上，从而使单位面积内可形成的图案数量翻倍，即图案之间的最小间距(pitch)可减小至CD的二分之一。

在SADP工艺过程中，根据器件的设计需要，经常会切断部分SADP图案，而采用目前普遍使用的SADP图案，套刻精度(Overlay)和关键尺寸的公差很小，进而使得工艺窗口很小。

因此，本发明提出一种新的结构和方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提供一种基于自对准双图案的掩膜层结构，包括：衬底，以及形成于衬底上的核掩膜层图案，所述核掩膜层图案包括：

沿第一方向延伸且间隔设置的若干第一子核掩膜层图案；

一端与一所述第一子核掩膜层图案的侧壁连接的第二子核掩膜层图案，且所述第二子核掩膜层图案沿第二方向延伸，所述第二方向与所述第一方向垂直，所述第二子核掩膜层图案的另一端不与任一所述第一子核掩膜层图案连接；

所述第二子核掩膜层图案的一侧设置有若干间隔的第三子核掩膜层图案，另一侧设置有若干间隔的第四子核掩膜层图案，其中，所述第三子核掩膜层图案和所述第四子核掩膜层图案一一相对，且每个所述第三子核掩膜层图案和所述第四子核掩膜层图案均沿所述第一方向延伸，所述第四子核掩膜层图案与所述第二子核掩膜层图案之间间隔。

进一步，每个所述第三子核掩膜层图案与所述第二子核掩膜层图案连接，且一所述第三核掩膜层图案与所述第二子核掩膜层图案的所述另一端对齐。

进一步，任意相邻且沿所述第一方向延伸的子核掩膜层图案之间的间隔距离相同。

进一步，在所述核掩膜层图案的四周侧壁上设置间隙壁图案。

进一步，所述衬底包括切断区，所述切断区包括与所述第二子核掩膜层图案对应的区域，以及从所述第二子核掩膜层图案的两侧分别延伸到部分所述第三子核掩膜层和所述第四子核掩膜层图案的区域。

进一步，在所述切断区内的所述核掩膜层图案上设置有切断掩膜层。

本发明另一方面提供一种半导体器件的制造方法，包括：

提供衬底，在所述衬底上形成前述的掩膜层结构，所述衬底包括切断区，所述切断区包括与所述第二子核掩膜层图案对应的区域，以及从所述第二子核掩膜层图案的两侧分别延伸到部分所述第三子核掩膜层和所述第四子核掩膜层图案的区域；

在所述核掩膜层图案的四周侧壁上形成间隙壁图案；

去除所述核掩膜层图案；

在所述切断区内的衬底和所述间隙壁图案上形成切断掩膜层；

以所述间隙壁图案和所述切断掩膜层图案为掩膜，刻蚀所述衬底，以形成沟槽图案。

进一步，在形成所述沟槽图案后，还包括在所述沟槽图案中填充金属层，以形成金属线图案的步骤。

进一步，所述金属线图案中被所述切断区所切断的金属线的数目为偶数。

进一步，在形成所述切断掩膜层的步骤中，还包括步骤：形成第一掩膜层和第二掩膜层，以分别覆盖所述间隙壁图案的两端。

本发明再一方面提供一种采用前述的制造方法形成的半导体器件。

利用本发明的掩膜层结构可以使得套刻精度和关键尺寸的裕度(margin)明显增大，进而增加工艺窗口，提高器件的良率和性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了采用SADP技术制作获得的金属线图案的俯视图；

图2示出了常规的基于自对准双图案的掩膜层布局结构的俯视图；

图3A和图3B示出了本发明一实施方式的基于自对准双图案的掩膜层布局结构的俯视图；

图4A至图4D示出了根据本发明一实施方式的半导体器件的制造方法依次实施所获得器件的俯视图；

图5示出了根据本发明一实施方式的半导体器件的制造方法的步骤流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

目前，SADP技术被广泛应用于金属线的制作，如图1所示为采用SADP技术制作获得的金属线图案，其中，虚线圆形中的矩形区域为金属线的切断区，切断区隔断图中所示的5根金属线，在切断区中不形成金属线。

SADP工艺过程中，根据器件设计需要切断金属线时，通常使用切割掩膜层，如图2所示，在核掩膜层201和设置于切断区内的切割掩膜层202相配合，实现对于金属线的切断，而基于此种方法的套刻精度和关键尺寸的工艺窗口很小，因此对于制作工艺造成限制。

因此，为了解决上述技术问题，本发明提供一种基于自对准双图案的掩膜层结构，其主要包括：

衬底，以及形成于衬底上的核掩膜层图案，所述核掩膜层图案包括：

沿第一方向延伸且间隔设置的若干第一子核掩膜层图案；

下面，参考图3A和图3B以一具体实施例对本发明的基于自对准双图案的掩膜层结构进行详细介绍。

实施例一

作为示例，如图3A和图3B所示，本发明的基于自对准双图案的掩膜层结构包括：衬底(未示出)，以及形成于衬底上的核掩膜层图案30。

其中，所述衬底可以包括半导体衬底，半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

可选地，所述衬底还包括前端器件，前端器件形成于所述半导体衬底上，所述前端器件可以为晶体管，晶体管可以用于构成各种电路，晶体管可以为普通晶体管、高k金属栅极晶体管、鳍型晶体管或其他合适的晶体管。

前端器件还可以包括其他各种可行的组件，例如电阻、电容、MEMS器件等，在此并不进行限定。前端器件中的各个组件的具体结构和形成方法，本领域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。

还可进一步地形成有覆盖所述前端器件的层间介电层，该层间介电层可以为低k介电层，低k介电层的材料可以为本领域技术人员熟知的任何介电材料。

其中，核掩膜层图案30可形成于衬底的层间介电层上，其用于SADP工艺过程中。

核掩膜层图案30的材料可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。较佳地，掩模层包括光刻胶掩模材料。光刻胶掩模材料可以包括选自包括正性光刻胶材料、负性光刻胶材料和混合光刻胶材料的组中的光刻胶材料。

在一个示例中，如图3A和图3B所示，所述核掩膜层图案30包括：

沿第一方向延伸且间隔设置的若干第一子核掩膜层图案301。其中，第一子核掩膜层图案301的数目可以为根据实际器件的需要进行相应的增加和减少，第一子核掩膜层在第一方向上延伸的长度可以根据实际器件的需要进行合理设定，其在第二方向上具有一定的宽度。

一端与一所述第一子核掩膜层图案301的侧壁连接的第二子核掩膜层图案302，且所述第二子核掩膜层图案302沿第二方向延伸，所述第二方向与所述第一方向垂直，所述第二子核掩膜层图案302的另一端不与任一所述第一子核掩膜层图案301连接，也即与所述第二子核掩膜层图案302的另一端靠近的第一子核掩膜层图案301，其与所述第二子核掩膜层图案302间隔一定的距离，该间隔的距离基本与相邻的第一子核掩膜层图案301之间的间隔距离相等。

其中，第二子核掩膜层图案302可以与第一子核掩膜层图案301的靠近中部的位置连接。

示例性地，第二子核掩膜层图案302延第一方向具有一定的长度，沿第二方向具有一定的宽度。

其中，所述第二子核掩膜层图案302的一侧设置有若干间隔的第三子核掩膜层图案303，另一侧设置有若干间隔的第四子核掩膜层图案304，其中，所述第三子核掩膜层图案303和所述第四子核掩膜层图案304一一相对，且每个所述第三子核掩膜层图案303和所述第四子核掩膜层图案304均沿所述第一方向延伸，所述第四子核掩膜层图案304与所述第二子核掩膜层图案302之间间隔。

进一步地，每个所述第三子核掩膜层图案303与所述第二子核掩膜层图案302连接，且一所述第三核掩膜层图案303与所述第二子核掩膜层图案302的所述另一端对齐，该另一端是指不与第一子核掩膜层图案302相连接的端。

可选地，第三子核掩膜层图案303与第二子核掩膜层图案302之间还可间隔一定的距离。

作为示例，第三子核掩膜层图案303和第四子核掩膜层图案302具有相同的数目，其一一相对设置。

进一步地，任意相邻且沿所述第一方向延伸的子核掩膜层图案之间的间隔距离相同，也即相邻的第一子核掩膜层图案301之间、相邻的第三子核掩膜层图案303之间、相邻的第四子核掩膜层图案304之间、相邻的第一子核掩膜层图案301和第三子核掩膜层图案303之间以及相邻的第一子核掩膜层图案301和第四子核掩膜层图案304之间的间隔距离均相等，以在之后的目标图案制作时形成尺寸相同的图案。

在一个示例中，所述衬底包括切断区，该切断区往往位于芯片的中心区域，所述切断区包括与所述第二子核掩膜层图案302对应的区域，以及从所述第二子核掩膜层图案302的两侧分别延伸到部分所述第三子核掩膜层303和所述第四子核掩膜层图案304的区域。

其中，对于使用本实施例中的掩膜层结构进行金属线的制作时，该切断区的设置目的在于切断其两侧的金属线的连接，在切断区中不形成金属线。

如图3A和3B所示，SADP工艺过程中，根据器件设计需要切断金属线时，通常使用切割掩膜层50，在所述切断区内的所述核掩膜层图案30上设置有切断掩膜层50，核掩膜层图案30和设置于切断区内的切割掩膜层50相配合，实现对于金属线的切断。

其中，为了实现SADP工艺制作金属线的过程，在所述核掩膜层图案30的四周侧壁上设置间隙壁图案。间隙壁图案可以使得预定形成的金属线的数目在核掩膜层图案30的基础上翻倍。

进一步地，对于SADP工艺制作金属线的过程，在核掩膜层图案30中，预定切断的金属线的数目为设置的第三子核掩膜层图案303的数目或第四子核掩膜层图案304的数目的2倍，也即，如图3A所示，预定切断的金属线的数目为2根时，则在核掩膜层图案30中设置1根第三子核掩膜层图案303或第四子核掩膜层图案304，如图3B所示，预定切断的金属线的数目为4根时，则在核掩膜层图案30中设置2根第三子核掩膜层图案303或第四子核掩膜层图案304，依次类推，第三子核掩膜层图案303或第四子核掩膜层图案304的数目可以为大于等于1的任意的整数根。

示例性地，核掩膜层图案30的材料可以为光刻胶材料，而间隙壁图案的材料可以为氧化硅或氮化硅等材料。

其中，在使用SADP工艺制作金属线的过程中，使用本发明实施例中的掩膜层结构，其可很好的实现偶数数目的金属线的切断，且具有更大的工艺窗口，因此使用本发明的掩膜层结构的SADP工艺具有更高的良率。

鉴于上述掩膜层结构的优点，本发明实施例还提供一种半导体器件的制造方法，该半导体器件的制造方法，采用前述的掩膜层结构，该制造方法为一种基于SADP工艺的制造方法，如图5所示，其主要包括以下步骤：

在步骤S501中，提供衬底，在所述衬底上形成核掩膜层图案，所述核掩膜层图案包括：

沿第一方向延伸且间隔设置的若干第一子核掩膜层图案，

一端与一所述第一子核掩膜层图案的侧壁连接的第二子核掩膜层图案，且所述第二子核掩膜层图案沿第二方向延伸，所述第二方向与所述第一方向垂直，所述第二子核掩膜层图案的另一端不与任一所述第一子核掩膜层图案连接，

所述第二子核掩膜层图案的一侧设置有若干间隔的第三子核掩膜层图案，另一侧设置有若干间隔的第四子核掩膜层图案，其中，所述第三子核掩膜层图案和所述第四子核掩膜层图案一一相对，且每个所述第三子核掩膜层图案和所述第四子核掩膜层图案均沿所述第一方向延伸，所述第四子核掩膜层图案与所述第二子核掩膜层图案之间间隔，

所述衬底包括切断区，所述切断区包括与所述第二子核掩膜层图案对应的区域，以及从所述第二子核掩膜层图案的两侧分别延伸到部分所述第三子核掩膜层和所述第四子核掩膜层图案的区域；

在步骤S502中，在所述核掩膜层图案的四周侧壁上形成间隙壁图案；

在步骤S503中，去除所述核掩膜层图案；

在步骤S504中，在所述切断区内的衬底和所述间隙壁图案上形成切断掩膜层；

在步骤S505中，以所述间隙壁图案和所述切断掩膜层图案为掩膜，刻蚀所述衬底，以形成沟槽图案。

根据本发明的制造方法，适用优化后的掩膜层结构，在使用SADP工艺制作金属线的过程中，可很好的实现偶数数目的金属线的切断，且使得套刻精度和关键尺寸的裕度(margin)明显增大，具有更大的工艺窗口，因此提高了器件的良率和性能。

实施例二

下面，参考图4A至图4D对前述的半导体器件的制造方法的一具体实施例做详细说明。

本发明的半导体器件的制造方法，基于SADP工艺，其可以用于金属线的制作，本实施例中，主要以金属线的制作过程作为示例对本发明的制造方法做详细介绍。

首先，如图4A所示，提供衬底(未示出)，在所述衬底上形成核掩膜层图案30。

层间介电层可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。

在一个示例中，所述核掩膜层图案30形成于层间介电层上。核掩膜层图案30的材料可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。较佳地，掩模层包括光刻胶掩模材料。光刻胶掩模材料可以包括选自包括正性光刻胶材料、负性光刻胶材料和混合光刻胶材料的组中的光刻胶材料。

本实施例中，可通过涂覆、曝光、显影等光刻工艺实现对于核掩膜层图案的制作。

其中，如图4A所示，所述核掩膜层图案30包括：

所述核掩膜层图案30包括：

进一步地，对于SADP工艺制作金属线的过程，在核掩膜层图案30中，预定切断的金属线的数目为设置的第三子核掩膜层图案303的数目或第四子核掩膜层图案304的数目的2倍，也即，预定切断的金属线的数目为2根时，则在核掩膜层图案30中设置1根第三子核掩膜层图案303或第四子核掩膜层图案304，预定切断的金属线的数目为4根时，则在核掩膜层图案30中设置2根第三子核掩膜层图案303或第四子核掩膜层图案304，依次类推，第三子核掩膜层图案303或第四子核掩膜层图案304的数目可以为大于等于1的任意的整数根。

接着，如图4B所示，在所述核掩膜层图案30的四周侧壁上形成间隙壁图案40，并去除所述核掩膜层图案。

在所述核掩膜层图案30的四周侧壁上形成间隙壁图案40。间隙壁图案40的材料可以包括氮化物、氧氮化物或它们的组合，是通过沉积和刻蚀形成的。间隙壁可以具有不同的厚度，但从底表面开始测量，间隙壁结构的厚度通常可以与核掩膜层图案的厚度基本相同。

之后，可去除所述核掩膜层图案，根据核掩膜层图案的材质选择合适的去除方法，例如所述核掩膜层图案的材料为光刻胶材料时，可通过灰化的方法将其去除。

去除所述核掩膜层图案之后，在相邻的间隙壁之间形成了间隙暴露衬底。

间隙壁图案40可以使得预定形成的金属线的数目在核掩膜层图案30的基础上翻倍。

接着，如图4C所示，在所述切断区内的衬底和所述间隙壁图案40上形成切断掩膜层50。

切断掩膜层50的材料可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。较佳地，掩模层包括光刻胶掩模材料。光刻胶掩模材料可以包括选自包括正性光刻胶材料、负性光刻胶材料和混合光刻胶材料的组中的光刻胶材料。

本实施例中，可通过涂覆、曝光、显影等光刻工艺实现切断掩膜层50的制作。

进一步地，还可选择性地形成第一掩膜层501和第二掩膜层502，以分别覆盖所述间隙壁图案40的两端。

第一掩膜层501和第二掩膜层502的材料可以与切断掩膜层的材料相同。

接着，如图4D所示，以所述间隙壁图案40和所述切断掩膜层图案50为掩膜，刻蚀所述衬底，以形成沟槽图案，之后，在所述沟槽图案中填充金属层，以形成金属线图案60。

其中，刻蚀所述衬底，以形成沟槽图案的过程中，既可以采用干法刻蚀也可以采用湿法刻蚀进行衬底的刻蚀。

在预定形成金属线时，该刻蚀主要针对其下层的层间介电层，而层间介电层的材料主要包括氧化物，干法刻蚀可以采用例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合，其可以为基于氟化碳气体的各向异性蚀刻法。湿法刻蚀能够采用氢氟酸溶液，例如缓冲氧化物刻蚀剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))。

之后，在沟槽图案中填充金属层，以形成金属线图案60。其中，金属层的材料包括但不限于Cu、Al、W、Ag等金属材料，其可以采用电镀法、磁控溅射、低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。

进一步地，在形成所述沟槽图案之后，金属线图案之前，可先将前述步骤中形成的切断掩膜层50和间隙壁图案40去除，再进行金属层的沉积，并对金属层进行平坦化停止于层间介电层上，以形成最终的金属线图案60。

金属线图案60用于实现集成电路中的电性连接。形成的如图4D示出的金属线图案60包括若干条沿第一方向延伸的金属线，以及在金属线图案60的中心区域还具有切断区，该切断区内未设置任何金属线，而在切断区的两侧形成形成了若干条被该切断区隔断的金属线。

由图4D可以看出，形成的金属线图案中被切断区所切断的金属线的数目为偶数，例如2、4、6、8等，该数目取决于前述步骤中核掩膜层图案中的第三子核掩膜层图案的数目。

至此，完成了对本发明的半导体器件的制作方法的介绍，对于完成的器件的制作还需其他前序步骤、中间步骤或者后续步骤，在此不再赘述。

值得一提的是，本发明的方法不仅仅适用于金属线的制作，对于其它的需要制作类似图案的器件，也同样可以适用。

综上所述，根据本发明的制造方法，适用优化后的掩膜层结构，在使用SADP工艺制作金属线的过程中，可很好的实现偶数数目的金属线的切断，且使得套刻精度和关键尺寸的裕度(margin)明显增大，具有更大的工艺窗口，因此提高了器件的良率和性能。

实施例三

本发明还提供一种采用前述的制造方法形成的半导体器件，该半导体器件包括金属线图案，该金属线图案包括若干延第一方向延伸的金属线，以及在金属线图案中心区域具有切断区切断的若干延第一方向延伸的金属线，该被切断的金属线的数目为偶数根。

由于本发明的半导体器件为采用前述的方法制作获得，在前述方法具有优异的技术效果的前提下，本发明的半导体器件也具有同样的优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种基于自对准双图案的掩膜层结构，其特征在于，包括：

沿第一方向延伸且间隔设置的若干第一子核掩膜层图案；

2.如权利要求1所述的掩膜层结构，其特征在于，每个所述第三子核掩膜层图案与所述第二子核掩膜层图案连接，且一所述第三核掩膜层图案与所述第二子核掩膜层图案的所述另一端对齐。

3.如权利要求1或2所述的掩膜层结构，其特征在于，任意相邻且沿所述第一方向延伸的子核掩膜层图案之间的间隔距离相同。

4.如权利要求1所述的掩膜层结构，其特征在于，在所述核掩膜层图案的四周侧壁上设置间隙壁图案。

5.如权利要求1所述的掩膜层结构，其特征在于，所述衬底包括切断区，所述切断区包括与所述第二子核掩膜层图案对应的区域，以及从所述第二子核掩膜层图案的两侧分别延伸到部分所述第三子核掩膜层和所述第四子核掩膜层图案的区域。

6.如权利要求5所述的掩膜层结构，其特征在于，在所述切断区内的所述核掩膜层图案上设置有切断掩膜层。

7.一种半导体器件的制造方法，其特征在于，包括：

提供衬底，在所述衬底上形成如权利要求1所述的掩膜层结构，所述衬底包括切断区，所述切断区包括与所述第二子核掩膜层图案对应的区域，以及从所述第二子核掩膜层图案的两侧分别延伸到部分所述第三子核掩膜层和所述第四子核掩膜层图案的区域；

在所述核掩膜层图案的四周侧壁上形成间隙壁图案；

去除所述核掩膜层图案；

8.如权利要求7所述的制造方法，其特征在于，每个所述第三子核掩膜层图案与所述第二子核掩膜层图案连接，且一所述第三核掩膜层图案与所述第二子核掩膜层图案的所述另一端对齐。

9.如权利要求7或8所述的制造方法，其特征在于，任意相邻且沿所述第一方向延伸的子核掩膜层图案之间的间隔距离相同。

10.如权利要求7所述的半导体器件的制造方法，其特征在于，在形成所述沟槽图案后，还包括在所述沟槽图案中填充金属层，以形成金属线图案的步骤。

11.如权利要求10所述的半导体器件的制造方法，其特征在于，所述金属线图案中被所述切断区所切断的金属线的数目为偶数。

12.如权利要求7所述的半导体器件的制造方法，其特征在于，在形成所述切断掩膜层的步骤中，还包括步骤：形成第一掩膜层和第二掩膜层，以分别覆盖所述间隙壁图案的两端。

13.一种采用如权利要求7至12任一项所述的制造方法形成的半导体器件。