KR100685531B1 - 반도체 메모리 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 금속 배선 형성 방법에 관한 것으로, 텅스텐 게이트막을 형성과 동시에 ILD막 내부에 금속 패턴을 형성함으로서 금속층을 감소시켜, 마스크 수와 단위 공정 스텝 수를 줄여 생산 소요시간과 제조 원가를 절감을 할 수 있는 반도체 메모리 소자의 금속 배선 형성 방법을 개시한다.
텅스텐 게이트, 금속 패턴
Description
도 1은 종래의 반도체 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2g는 본 발명의 반도체 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 게이트 산화막
102 : 게이트 폴리실리콘막 103 : 질화막
104 : 제 1 포토 레지스터 105 : N+ 접합부
106 : ILD막 107 : 제 2 포토 레지스터
108 : 텅스텐 막 109 : 텅스텐 게이트
110 : 금속 패턴 111 : 제 1 IMD막
112 : 금속 트랜치 산화막 113 : 금속 콘택
114 : 제 1 금속층 115 : 제 2 IMD막
116 : 제 2 금속층 117 : 패시베이션막
본 발명은 반도체 메모리 소자의 금속 배선 형성 방법에 관한 것으로, 특히 70nm 이하의 디자인 룰을 갖는 고집적 반도체 메모리 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 여러 분야에 응용되고 있다. 그중 하나의 응용 분야인 매체 저장(Mass Stotage)용 메모리는 하드 디스크(Hard Disk)와 같은 자기 매체(Magnetic Mass) 저장 수단에 비해 소비전력, 크기, 동작 속도면에서 우수하기 때문에 개발이 가속되고 있다. 자기 매체 저장 수단보다 더 많은 용량을 갖는 반도체 메모리 소자를 만들기 위해서는 우선 칩(Chip)의 크기를 감소시키기 위한 과정이 선수되어야 한다.
나노 기술이 발전함에 따라, 선폭이 70nm 이하인 수 기가 바이트(Giga Byte)의 용량을 가진 반도체 메모리 소자가 개발이 되었다.
종래의 반도체 메모리 소자의 금속 배선 형성 방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 반도체 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다. 도 1을 참조하면, 반도체 기판(10)상에 게이트 산화막(11), 게 이트 폴리 실리콘막(12), 텅스텐 게이트막(13)이 적층된 게이트들을 형성한다. 그 다음 게이트에 인접한 반도체 기판 내에 이온 주입을 하여 N+ 접합면(14)들을 형성한다. 그 후 ILD(Inter Layer Dielectric)막(15)을 증착하고, 그 다음 금속 트랜치 산화막(16)을 증착한다. 그 후 듀얼 다마신 공정을 하여 N+ 접합면(14)들을 연결하는 금속 콘택(17)과 제 1 금속층(18)을 형성한다. 그 후, IMD(Inter Metal Dielectric)막(19)을 증착한다. 그 후, 제 1 콘택 마스크를 이용하여 IMD막(19)을 선택적으로 식각하여 제 2 금속층 콘택홀을 형성한다(미도시). 그 후, 베리어 메탈(Barrier Metal)을 증착하고, 텅스텐막을 증착한다(미도시). 그 후 에치백 공정을 진행하여 제 2 금속층 콘택을 형성한다(미도시). 그 후 알루미늄(Al)막을 증착한다.(미도시) 그 후, 제 2 금속층 마스크를 사용하여 알루미늄막을 선택적으로 식각하여 제 2 금속층(20)을 형성한다. 그 후, 제 2 IMD막(21)을 증착하고, CMP 공정으로 제 2 IMD막(21)을 평탄화 한다. 그 후, 제 2 콘택 마스크를 이용하여 제 2 IMD막(21)을 선택적으로 식각하여 제 3 금속층 콘택홀을 형성한다(미도시). 그 후, 베리어 메탈(Barrier Metal)을 증착하고, 텅스텐막을 증착한다(미도시). 그 후 에치백 공정을 진행하여 제 3 금속층 콘택을 형성한다(미도시). 그 후, 알루미늄(Al)막을 증착한다(미도시). 그 후, 제 3 금속층 마스크를 사용하여 알루미늄막을 선택적으로 식각하여 제 3 금속층(22)을 형성한다. 그 후, 패시베이션(Passivation)공정을 진행하여 패시베이션막(23)을 형성한다.
이는 대용량의 소자일수록 금속층(18, 20, 22)이 늘어나 마스크 스텝이 증가 할 뿐만 아니라 금속층 증가에 따른 인터메탈층(inter metal layer), 베리어 메탈(barrier metal) 공정 등이 추가로 필요하기 때문에 생산 소요시간(turn around time:TAT) 및 원가 측면에서 불리하다.
상기 문제점을 해결하기 위한 본 발명의 과제는 텅스텐 게이트막을 형성시 ILD막 내부에 금속 패턴을 형성하고, N+ 접합면과 금속 패턴을 연결하는 콘택을 형성하여 단위 공정과 생산 소요 시간 및 제조 원가를 감소시키는데 있다.
본 발명에 따른 반도체 메모리 소자의 금속 배선 형성 방법은 반도체 기판 상에 게이트 산화막, 게이트 폴리 실리콘막이 적층된 게이트들을 형성하는 단계; 이온 주입을 하여 게이트에 인접한 반도체 기판 내에 N+ 접합면들을 형성하는 단계; 게이트들을 제외한 반도체 기판에 게이트들을 절연시키는 ILD막을 형성하는 단계; ILD 내부에 금속 패턴을 형성하고, 동시에 게이트 상에 텅스텐 게이트를 형성하는 단계; ILD막을 포함한 반도체 기판 전면에 IMD막과 금속 트렌치 산화막을 순차적으로 증착하는 단계; 및 ILD막과 IMD막과 금속 트렌치 산화막 내에 N+ 접합면과 금속 패턴을 연결하기 위한 금속 콘택과, 금속 트렌치 산화막 내에 금속층을 형성하는 단계를 포함를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다. 도 2a 내지 도 2g를 이용하여 본 발명에 따른 반도체 메모리 소자의 금속 배선 형성 방법을 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판(100) 상에 산화막, 폴리 실리콘막, 질화막을 증착한다. 그 후 포토 레지스터를 증착하고, 리소그라피 공정으로 포토 레지스터의 패턴(104)을 형성한다. 형성된 포토 레지스터 패턴(104)을 식각 마스크로 활용하여 질화막을 선택적으로 식각하여 게이트 하드 마스크용 질화막 패턴(103)을 형성한다. 형성된 게이트 하드 마스크용 질화막 패턴(103)을 활용하여 폴리 실리콘막, 산화막을 선택적으로 식각하여 게이트 산화막(101), 게이트 폴리 실리콘막(102)이 적층된 게이트들을 형성한다. 그 후 게이트에 인접한 반도체 기판(100) 상에 이온 주입을 하여 소정 영역에 N+ 접합부(105)들을 형성한다.
도 2b를 참조하면, 포토 레지스터 패턴(104)을 제거하고, ILD(Inter Layer Dielectric)막(106)을 증착한다. 그 후 게이트 하드 마스크용 질화막(103)을 타겟 으로하여 전면에 CMP(Chemical Mechanical Polishing) 공정을 진행하여 ILD막(106)을 평탄화 한다.
도 2c를 참조하면, ILD층(106) 상에 포토 레지스터를 증착하고 리소그라피 공정으로 포토 레지스터 패턴(107)을 형성한다. 형성된 포토 레지스터 패턴(107)을 금속 패턴을 형성하기 위한 식각 마스크로 활용하여 ILD막(106)의 소정 영역을 일정 깊이 식각하여 소정 영역의 ILD막(106)의 두께가 게이트(101과 102) 두께와 같아지도록 한다.
도 2d를 참조하면, 포토 레지스터 패턴(107)을 스트립(strip)하고, 게이트 하드 마스크용 질화막(103)을 제거한다.
도 2e를 참조하면, ILD막(106)을 포함한 반도체 기판(100) 전면에 텅스텐막(108)을 증착한다.
도 2f를 참조하면, ILD막(106)을 타겟으로하여 전면에 CMP 공정을 진행하여 텅스텐 게이트(109) 및 금속 패턴(110)을 형성한다.
따라서 종래의 반도체 메모리 소자의 금속 배선 형성 방법에서 인접한 N+ 접합부들을 콘택하는 금속층을 본 발명에선 텅스텐 게이트(109)막 형성과 동시에 ILD막(106) 내부에 금속 패턴(110)을 형성하여, 종래의 N+ 접합부들을 콘택하는 금속층을 형성하기 위한 마스크와 단위 공정 스텝 수를 줄일 수 있어, 생산 소요 시간을 감소할 수 있고 제조 원가를 절감할 수 있다. 또한 금속 패턴을 형성하는 물질이 텅스텐(W)이므로 메탈 저항 측면에서 문제가 없다.
도 2g를 참조하면, 금속 패턴(110) 영역을 포함한 반도체 기판(100) 전면에 제 1 IMD막(111)을 증착한다. 그 후 제 1 IMD막(111) 상에 금속 트랜치 산화막(112)을 증착한다.
도 2h를 참조하면, 듀얼 다마신(Dual Damascene) 공정을 이용하여 N+ 접합부(105)의 콘택홀(미도시)과, 금속 패턴(110)의 콘택홀(미도시), 및 IMD막(111)과 금속 트렌치 산화막(112)의 콘택홀(미도시)을 형성하고, 형성된 콘택홀에 금속 물질을 매립하여 제 1 금속층(114)과 금속 콘택(113)을 형성하는데 이때의 공정을 자세히 보면 다음과 같다. 우선 금속 트랜치 산화막(112)을 금속 콘택(113)과 제 1 금속층(114)을 형성하기 위하여 선택적으로 식각하여 IMD막의 일부 영역을 노출 시킨다. 이 후, 금속 콘택(113)을 형성하기 위하여 노출된 IMD 영역 중 금속 패턴(110)과 연결하기 위한 소정 영역과 N+ 접합부(105)와 연결하기 위한 소정 영역을 선택적으로 식각한다. 이로 인해 금속 패턴(110)과 ILD막(106)의 일부 영역을 노출 시킨다. 그 후, 노출된 ILD막을 식각하여 N+ 접합부(105)를 노출시킨다. 또한 제 1 금속층(114)을 형성하기 위하여 노출된 IMD 영역중 금속 패턴(110)과 연결 될 소정 영역을 선택적으로 식각하여 콘택홀을 형성한다. 그 후, 금속 콘택(113)의 콘택홀과 제 1 금속층(114)의 콘택홀에 알루미늄(Al)을 매립하여 N+ 접합면(105)과 금속 패턴(110)을 연결하는 금속 콘택(113)과, 금속 패턴(110)과 연결되는 제 1 금속층(114)을 형성한다.
도 2i를 참조하면, 반도체 기판(100) 전면에 제 2 IMD(Inter Metal Dielectric)(115)막을 증착한다. 그 후, 제 1 콘택 마스크를 이용하여 제 2 IMD막(115)을 선택적으로 식각하여 제 2 금속층 콘택홀(미도시)을 형성한다. 그 후, 베리어 메탈(Barrier Metal)을 증착하고, 텅스텐막을 증착한다(미도시). 그 후, 에치백 공정을 진행하여 제 2 금속층 콘택(미도시)을 형성한다. 그 후, 알루미늄(Al)막(미도시)을 증착한다. 그 후, 제 2 금속층 마스크를 사용하여 알루미늄막을 선택적으로 식각하여 제 2 금속층(116)을 형성한다. 그 후, 패시베이션(Passivation)공정을 진행하여 패시베이션막(117)을 형성한다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따르면 텅스텐 게이트 층을 형성과 동시에 금속 패턴을 ILD막 내부에 형성하여 종래의 금속 배선보다 금속층을 줄여 마스크수 및 단위공정 단계가 감소된다. 따라서 생산 원가를 절감할 수 있고 생산 소요 시간을 단축할 수 있다.
Claims (5)
- 반도체 소자의 금속 배선 형성 방법에 있어서,반도체 기판 상에 게이트 산화막, 게이트 폴리 실리콘막이 적층된 게이트들을 형성하는 단계;이온 주입을 하여 상기 게이트에 인접한 상기 반도체 기판 내에 N+ 접합면들을 형성하는 단계;상기 게이트들을 제외한 반도체 기판에 상기 게이트들을 절연시키는 ILD막을 형성하는 단계;상기 ILD 내부에 금속 패턴을 형성하고, 동시에 상기 게이트 상에 텅스텐 게이트를 형성하는 단계;상기 ILD막을 포함한 전체 구조 상부에 IMD막과 금속 트렌치 산화막을 순차적으로 증착하는 단계; 및상기 ILD막과 상기 IMD막과 상기 금속 트렌치 산화막 내에 상기 N+ 접합면과 상기 금속 패턴을 연결하기 위한 금속 콘택과, 상기 금속 트렌치 산화막 내에 금속층을 형성하는 단계를 포함하는 반도체 메모리 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 금속 패턴을 형성하는 단계는 상기 ILD막을 선택적으로 소정 깊이 만큼 식각하여 ILD 패턴을 형성하는 단계;상기 ILD막 패턴 상에 텅스텐막을 증착하는 단계; 및상기 텅스텐막을 CMP 공정으로 평탄화 식각하여 상기 텅스텐 게이트와 상기 ILD막 내부에 상기 금속 패턴을 동시에 형성하는 단계를 포함하는 반도체 메모리 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 ILD막의 패턴 형성 단계는 소정 부분을 상기 게이트의 두께와 같아지도록 식각하는 것을 특징으로 하는 반도체 메모리 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 금속 콘택과 상기 제 1 금속층을 형성하는 단계는 상기 금속 트렌치 산화막과 상기 IMD막 및 상기 ILD막을 선택적으로 식각하여 상기 금속 콘택의 콘택홀을 형성하는 단계;상기 금속 트렌치 산화막과 상기 IMD막을 선택적으로 식각하여 상기 금속층의 콘택홀을 형성하는 단계; 및상기 금속 콘택의 콘택홀과 상기 금속층의 콘택홀에 금속 물질을 매립하여 상기 금속 콘택과 상기 금속층을 형성하는 단계를 포함하는 반도체 메모리 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 금속 콘택과 상기 금속층은 같은 물질로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 금속 배선 형성 방법.
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Legal Events
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