KR102280471B1 - 액티브 패턴들 형성 방법, 액티브 패턴 어레이, 및 반도체 장치 제조 방법 - Google Patents

액티브 패턴들 형성 방법, 액티브 패턴 어레이, 및 반도체 장치 제조 방법 Download PDF

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Abstract

셀 영역 및 주변 회로 영역을 포함하는 기판의 셀 영역 상에 각각이 제3 방향으로 연장되는 복수의 제1 패턴들을 제3 방향과 교차하는 제1 방향을 따라 형성하고, 기판의 주변 회로 영역 상에 제2 패턴을 형성한다. 제3 방향과 교차하는 제4 방향으로 각각 연장되는 복수의 제1 마스크들을 제1 패턴들 상에 제1 방향을 따라 형성하고, 제2 마스크를 제2 패턴 상에 형성한다. 제1 마스크들 사이에 각각이 제4 방향으로 연장되는 복수의 제3 마스크들을 형성한다. 제1 내지 제3 마스크들을 식각 마스크로 사용하여 제1 및 제2 패턴들을 식각함으로써 각각 제3 및 제4 패턴들을 형성한다. 제3 및 제4 패턴들을 식각 마스크로 사용하여 기판 상부를 식각함으로써 각각 제1 및 제2 액티브 패턴들을 셀 영역 및 주변 회로 영역에 각각 형성한다.

Description

액티브 패턴들 형성 방법, 액티브 패턴 어레이, 및 반도체 장치 제조 방법{METHOD OF FORMING ACTIVE PATTERNS, ACTIVE PATTERN ARRAY, AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 액티브 패턴들 형성 방법, 액티브 패턴 어레이, 및 반도체 장치 제조 방법에 관한 것이다.
디램(Dynamic random access memory: DRAM) 장치의 제조 공정에서, 라인 타입으로 예비 액티브 패턴을 형성한 후, 상기 예비 액티브 패턴을 끊어 복수 개의 액티브 패턴들을 형성할 수 있다. 상기 예비 액티브 패턴은 콘택 홀 타입으로 끊을 수 있으나, 이 경우 상기 액티브 패턴들 사이의 공간이 균일하게 형성되지 못할 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 액티브 패턴들을 형성하는 방법을 제공하는데 있다.
본 발명의 다른 과제는 우수한 특성을 갖는 액티브 패턴 어레이를 제공하는데 있다.
본 발명의 또 다른 과제는 상기 액티브 패턴들 형성 방법을 사용하여 반도체 장치를 제조하는 방법을 제공하는데 있다.
상기한 일 과제를 달성하기 위한 본 발명의 실시예들에 따른 액티브 패턴들 형성 방법에서, 셀 영역 및 주변 회로 영역을 포함하는 기판의 상기 셀 영역 상에 각각이 제3 방향으로 연장되는 복수의 제1 패턴들을 상기 제3 방향과 교차하는 제1 방향을 따라 형성하고, 상기 기판의 상기 주변 회로 영역 상에 제2 패턴을 형성한다. 상기 제3 방향과 교차하는 제4 방향으로 각각 연장되는 복수의 제1 마스크들을 상기 제1 패턴들 상에 상기 제1 방향을 따라 형성하고, 제2 마스크를 상기 제2 패턴 상에 형성한다. 상기 제1 마스크들 사이에 각각이 상기 제4 방향으로 연장되는 복수의 제3 마스크들을 형성한다. 상기 제1 내지 제3 마스크들을 식각 마스크로 사용하여 상기 제1 및 제2 패턴들을 식각함으로써 각각 제3 및 제4 패턴들을 형성한다. 상기 제3 및 제4 패턴들을 식각 마스크로 사용하여 상기 기판 상부를 식각함으로써 각각 제1 및 제2 액티브 패턴들을 상기 셀 영역 및 주변 회로 영역에 각각 형성한다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 마스크들을 형성하기 이전에, 상기 제1 및 제2 패턴들을 커버하는 중간막을 형성할 수 있으며, 상기 제1 및 제2 마스크들은 상기 중간막 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 마스크들 사이에 각각이 상기 제4 방향으로 연장되는 상기 복수의 제3 마스크들을 할 때, 상기 제1 마스크들을 커버하는 스페이서 막을 상기 중간막 상에 형성하고, 상기 중간막 상에 제3 마스크 막을 형성하고, 상기 제3 마스크 막 상부를 평탄화하여 상기 복수의 제3 마스크들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서 막은 상기 제2 마스크도 커버하도록 형성될 수 있으며, 상기 제3 마스크 막을 형성한 이후에, 상기 셀 영역의 일부를 커버하는 제4 마스크를 상기 제3 마스크 막 상에 형성하고, 상기 제4 마스크를 식각 마스크로 사용하여 상기 제3 마스크 막을 식각함으로써 상기 기판의 주변 회로 영역 상에 형성된 상기 제3 마스크 막 부분을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제4 마스크를 식각 마스크로 사용하여 상기 제3 마스크 막을 식각함으로써 상기 셀 영역의 일부를 커버하는 제3 마스크 막 패턴이 형성될 수 있으며, 상기 복수의 제3 마스크들은 상기 제3 마스크 막 패턴의 상부를 평탄화하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제4 마스크는 상면에서 보았을 때 직사각 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제4 마스크는 상기 각 제1 마스크들의 가운데 부분에는 오버랩될 수 있으며, 상기 각 제1 마스크들의 상기 제4 방향으로의 양단에는 오버랩되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 마스크들의 상기 제4 방향으로의 길이는 상기 각 제1 마스크들의 상기 제4 방향으로의 길이보다 짧을 수 있다.
예시적인 실시예들에 있어서, 상기 제4 마스크를 상기 제3 마스크 막 상에 형성하기 이전에, 상기 제3 마스크 막 상에 보호막을 형성하고, 상기 제4 마스크를 식각 마스크로 사용하여 상기 보호막을 식각함으로써 상기 기판의 주변 회로 영역 상에 형성된 상기 제3 마스크 막 부분을 노출시키는 보호막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제3 마스크들은 상기 제1 방향을 따라 서로 일정한 간격으로 이격되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판의 셀 영역 및 주변 회로 영역 상에 상기 제1 및 제2 패턴들을 각각 형성할 때, 상기 기판 상에 막 구조물을 형성하고, 상기 기판의 셀 영역 상에 상기 막 구조물을 관통하여 상기 기판 상면을 노출시키며 상기 제3 방향으로 각각 연장되는 복수의 개구들을 상기 제1 방향을 따라 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1, 제3 및 제4 방향들은 서로 예각을 이룰 수 있다.
예시적인 실시예들에 있어서, 상기 제2 마스크는 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상면에서 보았을 때, 상기 제1 패턴들이 형성하는 영역의 전체적인 외곽선은 제1 직사각형을 이룰 수 있으며, 상기 제1 액티브 패턴들이 형성하는 영역의 전체적인 외곽선은 상기 제1 직사각형보다 작은 제2 직사각형으로부터 일부가 외곽으로 돌출된 형상을 가질 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명의 실시예들에 따른 액티브 패턴 어레이는, 기판 상에 제3 방향을 따라 일정한 제1 간격으로 서로 이격된 복수의 액티브 패턴들을 각각 포함하며, 상기 제3 방향과 교차하는 제1 방향을 따라 일정한 제2 간격으로 서로 이격된 복수의 액티브 패턴 열들(active pattern columns)을 구비한다. 상면에서 보았을 때, 상기 액티브 패턴들이 형성하는 영역의 전체적인 외곽선은 직사각형의 적어도 일부 변으로부터 외곽으로 돌출된 돌출부들을 포함하는 형상을 갖는다.
예시적인 실시예들에 있어서, 상기 각 액티브 패턴들은 상기 제3 방향에 평행한 두 변 및, 상기 제3 방향과 예각을 이루는 제4 방향에 평행한 두 변을 갖는 평행 사변형 형상일 수 있다.
예시적인 실시예들에 있어서, 상기 돌출부들은 상기 직사각형의 중심에 대해 점대칭을 이룰 수 있다.
상기한 또 다른 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 셀 영역 및 주변 회로 영역을 포함하는 기판의 상기 셀 영역 상에 각각이 제3 방향으로 연장되는 복수의 제1 패턴들을 상기 제3 방향과 교차하는 제1 방향을 따라 형성하고, 상기 기판의 상기 주변 회로 영역 상에 제2 패턴을 형성한다. 상기 제3 방향과 교차하는 제4 방향으로 각각 연장되는 복수의 제1 마스크들을 상기 제1 패턴들 상에 상기 제1 방향을 따라 형성하고, 제2 마스크를 상기 제2 패턴 상에 형성한다. 상기 제1 마스크들 사이에 각각이 상기 제4 방향으로 연장되는 복수의 제3 마스크들을 형성한다. 상기 제1 내지 제3 마스크들을 식각 마스크로 사용하여 상기 제1 및 제2 패턴들을 식각함으로써 각각 제3 및 제4 패턴들을 형성한다. 상기 제3 및 제4 패턴들을 식각 마스크로 사용하여 상기 기판 상부를 식각함으로써 각각 제1 및 제2 액티브 패턴들을 상기 셀 영역 및 주변 회로 영역에 각각 형성한다. 상기 제1 액티브 패턴들을 관통하는 제1 게이트 구조물을 형성한다. 상기 제1 게이트 구조물에 인접한 상기 제1 액티브 패턴들 상부에 제1 및 제2 불순물 영역들을 형성한다. 상기 제1 불순물 영역에 전기적으로 연결되는 비트 라인을 형성한다. 상기 제2 불순물 영역에 전기적으로 연결되는 커패시터를 형성한다.
예시적인 실시예들에 있어서, 상기 제2 액티브 패턴 상에 제2 게이트 구조물을 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 마스크들의 상기 제4 방향으로의 길이는 상기 각 제1 마스크들의 상기 제4 방향으로의 길이보다 짧을 수 있다.
예시적인 실시예들에 따르면, 메모리 셀들이 형성되는 셀 영역 및 주변 회로 소자들이 형성되는 주변 회로 영역에 각 제1 및 제2 액티브 영역들이 동일한 공정들을 통해 함께 형성될 수 있다. 또한, 상기 제1 액티브 영역에 포함되는 각 제1 액티브 패턴들은 서로 일정한 간격으로 형성될 수 있다.
도 1, 3, 7, 14, 20 및 도 22는 예시적인 실시예들에 따른 액티브 패턴들 형성 방법의 단계들을 설명하기 위한 평면도들이고, 도 2, 4-6, 8-13, 15-19 및 21은 상기 액티브 패턴들 형성 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 액티브 패턴들 형성 방법, 액티브 패턴 어레이, 및 반도체 장치 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1, 3, 7, 14, 20 및 도 22는 예시적인 실시예들에 따른 액티브 패턴들 형성 방법의 단계들을 설명하기 위한 평면도들이고, 도 2, 4-6, 8-13, 15-19 및 21은 상기 액티브 패턴들 형성 방법의 단계들을 설명하기 위한 단면도들이다. 상기 단면도들은 대응하는 상기 평면도들의 A-A'선을 따라 절단한 단면도들이며, 이때 A-A'선은 기판 상면에 평행한 제1 방향과 평행하다.
도 1 및 도 2를 참조하면, 기판(100) 상에 제1 및 제2 막들을 순차적으로 형성한 후, 이들을 관통하여 기판(100) 상면을 노출시키는 제1 개구(130)를 형성한다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
기판(100)은 제1 및 제2 영역들(I, II)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 제2 영역(II)은 상기 메모리 셀들을 구동하는 주변 회로 소자들이 형성되는 주변 회로 영역일 수 있다. 이때, 제2 영역(II)은 상기 주변 회로 소자들이 형성되는 이른 바 코어(core)/페리(peri) 영역뿐만 아니라, 상기 메모리 셀들에 형성된 배선들, 예를 들어, 워드 라인(word line) 및/또는 비트 라인(bit line)과 상기 주변 회로 소자들이 서로 접촉하는 이른 바 인터페이스(interface) 영역도 포함할 수 있다.
이하에서 각 제1 및 제2 영역들(I, II)은 기판(100) 부분뿐만 아니라 기판(100)의 상하부에 형성된 공간까지도 모두 포함하는 개념으로 사용하기로 한다.
상기 제1 막은 예를 들어, 원자층 증착 산화물(Atomic Layer Deposition Oxide: ALD-OX)과 같은 산화물을 포함하도록 형성할 수 있고, 상기 제2 막은 예를 들어 폴리실리콘을 포함하도록 형성할 수 있다. 하지만 본 발명의 개념은 반드시 이에 한정되지는 않으며, 상기 제1 및 제2 막들은 전술한 물질 이외에, 서로 높은 식각 선택비를 갖는 다른 물질들을 포함하도록 형성할 수도 있다.
제1 개구(130)는 상기 제2 막 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이를 식각 마스크로 사용하여 상기 제2 및 제1 막들을 순차적으로 식각함으로써 형성될 수 있다. 이와는 달리, 제1 개구(130)는 이른 바, 이중 패터닝 기술(Dual Patterning Technology: DPT) 혹은 사중 패터닝 기술(Quadruple Patterning Technology: QPT)을 사용하여 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 개구(130)는 제1 영역(I)에서 기판(100) 상면에 평행하고 상기 제1 방향과 교차하는 제3 방향으로 연장되도록 형성될 수 있으며, 상기 제3 방향에 실질적으로 수직한 제5 방향 혹은 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 각 제1 개구들(130)의 상기 제5 방향으로의 폭은 상기 제3 방향을 따라 일정할 수 있으며, 또한 제1 개구들(130)은 상기 제5 방향 혹은 상기 제1 방향으로 서로 일정한 간격으로 형성될 수 있다. 한편, 상기 제3 방향은 상기 제1 방향과 예각을 이룰 수 있다.
예시적인 실시예들에 있어서, 제1 개구들(130)은 제1 영역(I)의 일부, 예를 들어 가운데 부분에만 형성될 수 있다. 일 실시예에 있어서, 상면에서 보았을 때, 제1 개구들(130)은 전체적으로 제1 직사각 형상(R1)의 영역 내에 형성될 수 있다. 이하에서는, 상기 제1 막 중에서 제1 직사각 형상(R1) 영역 내의 부분을 제1 패턴(112)으로 정의하고, 마찬가지로 상기 제2 막 중에서 제1 직사각 형상(R1) 영역 내의 부분을 제3 패턴(122)으로 정의하기로 한다. 즉, 제1 패턴(112)은 상기 제1 막 중에서 제1 개구들(130) 사이에 형성된 부분일 수 있으며, 제3 패턴(122)은 상기 제2 막 중에서 제1 개구들(130) 사이에 형성된 부분일 수 있다.
한편, 상기 제1 막 중에서 제1 패턴(112) 이외의 부분 즉, 제1 직사각 형상(R1) 영역 이외의 영역에 형성된 부분은 제2 패턴(114)으로 정의하고, 상기 제2 막 중에서 제3 패턴(122) 이외의 부분 즉, 제1 직사각 형상(R1) 영역 이외의 영역에 형성된 부분은 제4 패턴(124)으로 정의하기로 한다.
또한, 순차적으로 적층된 제1 및 제3 패턴들(112, 122)은 제1 구조물(132)로 정의하고, 순차적으로 적층된 제2 및 제4 패턴들(114, 124)은 제2 구조물(134)로 정의하기로 한다.
예시적인 실시예들에 있어서, 제1 개구(130)가 제1 영역(I)의 가운데 부분에만 형성됨에 따라, 제2 구조물(134)은 제2 영역(II)뿐만 아니라 제1 영역(I)의 가장자리 부분에도 형성될 수 있다. 한편, 제1 구조물(132)의 상기 제5 방향 혹은 상기 제1 방향으로의 폭은 상기 제3 방향을 따라 일정할 수 있다. 또한, 복수 개의 제1 구조물들(132)은 상기 제5 방향 혹은 상기 제1 방향으로 서로 일정한 간격으로 형성될 수 있다.
도 3 및 도 4를 참조하면, 먼저 상기 노출된 기판(100) 상면, 및 제3 및 제4 패턴들(122, 124) 상에 제1 개구들(130)을 채우는 제3 막(140)을 형성한 후, 제3 막(140) 상에 제4 막(150)을 형성한다.
제3 막(140)은 예를 들어, 스핀-온-하드마스크(Spin-On-Hardmask: SOH)를 포함하도록 형성할 수 있으며, 제4 막(150)은 예를 들어, 플라스마 산질화물(Plasma Enhanced Silicon Oxynitride: PE-SION)과 같은 산질화물을 포함하도록 형성할 수 있다. 하지만 본 발명의 개념은 반드시 이에 한정되지는 않으며, 제3 및 제4 막들(140, 150)은 전술한 물질 이외에, 서로 높은 식각 선택비를 갖는 다른 물질들을 포함하도록 형성될 수도 있다.
제3 막(140)은 제3 및 제4 패턴들(122, 124) 상에 형성되어 이후 제1 및 제2 마스크들(162, 164)이 형성될 수 있는 평탄한 상면을 제공하는 평탄화막 혹은 중간막 역할을 수행할 수 있다.
이후, 제4 막(150) 상에 제1 및 제2 마스크 막들을 순차적으로 형성한 후, 이들을 패터닝하여 각각 제1 및 제2 마스크들(162, 164), 및 제3 및 제4 마스크들(172, 174)을 각각 형성한다. 이하에서는, 제1 영역(I)에서 순차적으로 적층된 제1 및 제3 마스크들(162, 172)은 제3 구조물(182)로, 제2 영역(II)에서 순차적으로 적층된 제2 및 제4 마스크들(164, 174)은 제4 구조물(184)로 정의하기로 한다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 마스크 막들은 제3 및 제4 막들(140, 150)과 각각 실질적으로 동일한 물질을 포함하도록 형성할 수 있다. 이에 따라, 상기 제1 마스크 막은 예를 들어, 스핀-온-하드마스크(SOH)를 포함하도록 형성할 수 있으며, 상기 제2 마스크 막은 예를 들어, 플라스마 산질화물(PE-SION)과 같은 산질화물을 포함하도록 형성할 수 있다. 하지만 본 발명의 개념은 반드시 이에 한정되지는 않으며, 상기 제1 및 제2 마스크 막들은 각각 제3 및 제4 막들(140, 150)에 대해 낮은 식각 선택비를 갖는 물질이라면 이들과 서로 다른 물질을 포함할 수도 있다. 다만 이 경우에도, 상기 제1 및 제2 마스크 막들은 서로 높은 식각 선택비를 갖는 물질들을 포함하도록 형성될 수 있다.
제1 내지 제4 마스크들(162, 164, 172, 174)은 상기 제2 마스크 막 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이를 식각 마스크로 사용하여 상기 제2 및 제1 마스크 막들을 순차적으로 식각함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 구조물(182)은 제1 구조물(132) 및 제1 개구(130)의 일부에 오버랩되도록 형성될 수 있다. 즉, 제3 구조물(182)은 제1 직사각 형상(R1)의 영역 내에서 이의 일부를 커버하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 구조물(182)은 상기 제1 및 제3 방향들과 교차하는 제4 방향으로 연장될 수 있으며, 상기 제4 방향에 실질적으로 수직한 제6 방향 혹은 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 구조물(182)의 상기 제6 방향으로의 폭은 상기 제4 방향을 따라 일정할 수 있으며, 복수 개의 제3 구조물들(182)은 상기 제6 방향 혹은 상기 제1 방향으로 서로 일정한 간격으로 형성될 수 있다. 한편, 상기 제4 방향은 상기 각 제1 및 제3 방향들과 예각을 이룰 수 있다.
제4 구조물(184)은 임의의 형상을 가질 수 있으며, 임의의 개수로 형성될 수 있다. 즉, 비록 도 3 및 도 4에서는, 하나의 제4 구조물(184)이 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장되도록 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 이에 따라, 제4 구조물(184)은 예를 들어, 상기 제1 방향으로 연장될 수도 있으며, 또한 상기 제1 방향 및/또는 상기 제2 방향을 따라 복수 개로 형성될 수도 있다.
일 실시예에 있어서, 제4 구조물(184)의 상기 제1 방향으로의 폭은 제3 구조물(182)의 상기 제6 방향으로의 폭보다 클 수 있다.
도 5를 참조하면, 제3 및 제4 구조물들(182, 184)을 커버하는 스페이서 막(190)을 제4 막(150) 상에 형성한다.
예시적인 실시예들에 있어서, 스페이서 막(190)은 제3 및 제4 구조물(182, 184)들의 상면 및 측벽, 및 제4 막(150) 상에 컨포멀하게 형성될 수 있다. 스페이서 막(190)은 예를 들어 원자층 증착 산화물(ALD-OX)을 포함하도록 형성할 수 있다.
도 6을 참조하면, 스페이서 막(190) 상에 제3 마스크 막(200) 및 보호막(210)을 순차적으로 형성한다.
예시적인 실시예들에 있어서, 제3 마스크 막(200)은 제3 및 제4 구조물들(182, 184) 사이의 공간을 충분히 커버할 수 있는 높이로 스페이서 막(190) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 마스크 막(200)은 제1 및 제2 마스크들(162, 164)과 실질적으로 동일한 물질을 포함하도록 형성할 수 있다. 이에 따라, 제3 마스크 막(200)은 예를 들어, 스핀-온-하드마스크(SOH)를 포함하도록 형성할 수 있다. 한편, 보호막(210)은 스페이서 막(190)과 실질적으로 동일한 물질을 포함하도록 형성할 수 있다. 이에 따라, 보호막(210)은 예를 들어, 원자층 증착 산화물(ALD-OX)을 포함하도록 형성할 수 있다.
도 7 및 도 8을 참조하면, 보호막(210) 상에 제5 마스크(220)를 형성한다.
예시적인 실시예들에 있어서, 제5 마스크(220)는 보호막(210) 상에 제3 구조물들(182) 및 이들 사이의 공간에 오버랩되도록, 예를 들어, 제3 포토레지스트 패턴을 증착함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 제5 마스크(220)는 제3 구조물들(182)의 일부 및 이들 사이의 공간에 오버랩되는 제2 직사각 형상(R2)으로 형성될 수 있다. 이때, 제2 직사각 형상(R2)은 상면에서 보았을 때, 제1 직사각 형상(R1) 내에 이보다 작은 크기로 형성될 수 있다.
이에 따라, 제5 마스크(220)는 상면에서 보았을 때, 제1 영역(I)의 가운데 부분을 커버할 수 있으며, 제2 영역(II) 및 제1 영역(I)의 가장자리 부분은 커버하지 않을 수 있다. 특히, 제5 마스크(220)는 제1 직사각 형상(R1)의 영역의 가장자리에 형성된 각 제3 구조물들(182)의 양단 및 제1 구조물들(132) 부분에는 오버랩되지 않을 수 있다.
도 9를 참조하면, 제5 마스크(220)를 식각 마스크로 사용하는 식각 공정을 통해 하부의 보호막(210)을 식각함으로써, 제1 영역(I)의 일부를 커버하는 보호막 패턴(215)을 형성할 수 있으며, 이에 따라 제3 마스크 막(200) 상면이 부분적으로 노출될 수 있다.
예시적인 실시예들에 있어서, 제5 마스크(220)가 제3 구조물들(182)의 일부 및 이들 사이의 공간에 오버랩되는 제2 직사각 형상(R2)으로 형성됨에 따라, 보호막 패턴(215) 역시 제3 구조물들(182)의 일부 및 이들 사이의 공간에 오버랩되는 제2 직사각 형상(R2)으로 형성될 수 있다.
한편, 제5 마스크(220)는 보호막 패턴(215)을 형성하는 상기 식각 공정에서 제거될 수 있다.
도 10을 참조하면, 보호막 패턴(215)을 식각 마스크로 사용하는 식각 공정을 통해 상기 노출된 제3 마스크 막(200) 부분을 제거함으로써 보호막 패턴(215) 하부에 예비 제6 마스크(205)를 형성할 수 있으며, 제거된 제3 마스크 막(200) 부분 하부의 스페이서 막(190) 상면이 노출될 수 있다.
즉, 제1 영역(I)에서 제1 직사각 형상(R1)의 영역의 가장자리에 형성된 제3 구조물들(182)의 양단 및 제1 구조물들(132) 부분과, 제2 영역(II)에 형성된 스페이서 막(190) 부분의 상면이 노출될 수 있다.
도 11을 참조하면, 건식 식각 공정을 수행하여 보호막 패턴(215), 및 상기 노출된 스페이서 막(190) 부분을 제거할 수 있다.
이에 따라, 예비 제6 마스크(205) 하부에 제1 스페이서 막 패턴(195)이 형성될 수 있으며, 예비 제6 마스크(205)에 의해 커버되지 않는 제3 구조물(182)의 측벽에는 제1 스페이서(192)가 형성될 수 있고, 제4 구조물(184)의 측벽에는 제2 스페이서(194)가 형성될 수 있다.
이와는 달리, 도 12를 참조하면, 습식 식각 공정을 수행하여 보호막 패턴(215), 및 상기 노출된 스페이서 막(190) 부분을 제거할 수도 있다.
이 경우에는, 도 11에서와 유사하게 예비 제6 마스크(205) 하부에 제1 스페이서 막 패턴(195)이 형성될 수 있으나, 도 11에서와는 달리, 각 제3 및 제4 구조물들(182, 184)의 측벽에는 스페이서가 형성되지 않을 수 있다.
이하에서는 설명의 편의 상, 도 11을 참조로 설명한 건식 식각 공정을 수행한 경우에 대해서만 설명하기로 한다.
도 13을 참조하면, 예비 제6 마스크(205)의 상부를 제거하여 제6 마스크(207)를 형성한다.
예시적인 실시예들에 있어서, 예비 제6 마스크(205)에 대해 에치-백 공정을 수행하여, 예비 제6 마스크(205)의 상부를 제거할 수 있다. 이에 따라, 예비 제6 마스크(205)에 의해 커버된 제1 스페이서 막 패턴(195)의 상면이 부분적으로 노출될 수 있다. 예시적인 실시예들에 있어서, 상기 에치-배 공정은 적어도 제3 마스크(172) 상면에 형성된 제1 스페이서 막 패턴(195) 부분이 노출되도록 형성될 수 있다. 이에 따라, 제6 마스크(207)의 상면은 제1 스페이서 막 패턴(195)의 최상면과 동일 높이에 형성되거나 혹은 더 낮도록 형성될 수 있다.
예비 제6 마스크(205)의 상부가 제거되어 형성되는 제6 마스크(207)는 제3 구조물들(182) 사이에 형성될 수 있다. 예시적인 실시예들에 있어서, 제6 마스크(207)은 상기 제4 방향으로 연장될 수 있으며, 상기 제6 방향 혹은 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이때, 각 제6 마스크들(207)은 각 제3 구조물들(182)과 상기 제6 방향으로 제1 스페이서 막 패턴(195)의 두께만큼 이격될 수 있다.
도 14 및 도 15를 참조하면, 제3 및 제6 마스크들(172, 207)을 식각 마스크로 사용하는 식각 공정을 수행하여 제1 스페이서 막 패턴(195) 및 제1 및 제2 스페이서들(192, 194)을 식각할 수 있으며, 또한 제6 마스크(207)를 식각 마스크로 사용하는 식각 공정을 수행하여 제3 마스크(172) 및 제4 막(150)을 식각할 수 있다.
이에 따라, 제1 및 제2 마스크들(162, 164) 하부에는 각각 제5 및 제6 패턴들(152, 154)이 형성될 수 있고, 제6 마스크(207) 하부에는 순차적으로 적층된 제5 패턴(152) 및 제2 스페이서 막 패턴(197)이 형성될 수 있으며, 제3 막(140) 상면이 부분적으로 노출될 수 있다. 이하에서는, 순차적으로 적층된 제5 패턴(152) 및 제1 마스크(162)는 제5 구조물(232)로 정의하고, 순차적으로 적층된 제6 패턴(154) 및 제2 마스크(164)는 제6 구조물(234)로 정의하며, 순차적으로 적층된 제5 패턴(152), 제2 스페이서 막 패턴(197) 및 제6 마스크(207)는 제7 구조물(236)로 정의하기로 한다.
예시적인 실시예들에 있어서, 제5 구조물(232)은 상기 제4 방향으로 연장될 수 있으며, 상기 제6 방향 혹은 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제7 구조물(236) 역시 상기 제4 방향으로 연장될 수 있으며, 상기 제6 방향 혹은 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 제6 구조물(234)은 상기 제2 방향으로 연장될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 제7 구조물(236)은 제1 영역(I)에서 제2 직사각 형상(R2) 영역 내에 형성될 수 있다. 제5 구조물(232)은 제1 영역(I)에서 양단이 제2 직사각 형상(R2) 영역 외에 형성될 수 있지만, 전체적으로 제1 직사각 형상(R1) 영역 내에 형성될 수 있다. 한편, 제6 구조물(234)은 제2 영역(II) 내에 형성될 수 있다.
제5 및 제7 구조물들(232, 236)은 상기 제6 방향 혹은 상기 제1 방향으로 서로 이격될 수 있다. 예시적인 실시예들에 있어서, 제5 및 제7 구조물들(232, 236)은 상기 제6 방향 혹은 상기 제1 방향으로 일정한 간격으로 이격될 수 있다.
도 16을 참조하면, 제1, 제2 및 제6 마스크들(162, 164, 207) 및 제2 스페이서 막 패턴(197)을 제거한 후, 노출되는 제5 및 제6 패턴들(152, 154)을 식각 마스크로 사용하여 하부의 제3 막(140)을 식각한다.
이에 따라, 제5 및 제6 패턴들(152, 154)에 의해 오버랩되지 않는 제1 및 제2 구조물들(132, 134) 부분 및 기판(100) 상면이 노출될 수 있으며, 제5 및 제6 패턴들(152, 154) 하부에는 각각 제7 및 제8 패턴들(142, 144)가 형성될 수 있다.
한편, 제5 및 제6 패턴들(152, 154)은 상기 식각 공정에서 부분적으로 제거되어 일부가 제7 및 제8 패턴들(142, 144) 상면에 잔류할 수 있다.
도 17을 참조하면, 잔류하는 제5 및 제6 패턴들(152, 154) 및 그 하부의 제7 및 제8 패턴들(142, 144)을 식각 마스크로 사용하는 식각 공정을 통해 노출된 제1 및 제2 구조물들(132, 134) 부분을 식각함으로써 각각 제8 및 제9 구조물들(136, 138)을 형성할 수 있다.
예시적인 실시예들에 있어서, 먼저 잔류하는 제5 및 제6 패턴들(152, 154) 및 그 하부의 제7 및 제8 패턴들(142, 144)을 식각 마스크로 사용하여 노출된 제1 및 제2 구조물들(132, 134) 부분 중에서 제3 및 제4 패턴들(122, 124)을 제거할 수 있으며, 이때 제5 및 제6 패턴들(152, 154)이 제거될 수 있다. 이후, 제7 및 제8 패턴들(142, 144)을 식각 마스크로 사용하여 노출된 제1 및 제2 구조물들(132, 134) 부분 중에서 제1 및 제2 패턴들(112, 114)을 제거할 수 있으며, 이때 제7 및 제8 패턴들(142, 144)은 부분적으로 잔류할 수 있다. 이에 따라, 제8 구조물(136)은 순차적으로 적층된 제9 및 제11 패턴들(116, 126)을 포함할 수 있으며, 제9 구조물(138)은 순차적으로 적층된 제10 및 제12 패턴들(118, 128)을 포함할 수 있다.
제8 및 제9 구조물들(136, 138)이 형성됨에 따라서, 제8 구조물들(136)의 일부 및 이를 커버하는 제7 패턴(142)을 각각 포함하는 제9 구조물(138)들 사이에는 상기 제4 방향으로 연장되는 제2 개구(115)가 형성될 수 있다.
도 18 및 도 19를 참조하면, 제7 및 제8 패턴들(142, 144)을 제거함으로써, 기판(100) 상에 제8 및 제9 구조물들(136, 138)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제8 구조물(136)은 상기 제3 방향을 따라 복수 개로 형성될 수 있으며, 이는 제8 구조물 열(column)로 정의될 수 있다. 또한, 상기 제8 구조물 열은 상기 제5 방향 혹은 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 이는 제8 구조물 어레이(array)를 형성할 수 있다.
이때, 상기 제8 구조물 열들 사이에는 제3 개구(117)가 형성될 수 있으며, 각 제8 구조물 열들 내에서 제8 구조물들(136) 사이에는 제4 개구(118)가 형성될 수 있다. 한편, 제8 및 제9 구조물들(136, 138) 사이 혹은 제9 구조물들(138) 사이에는 제5 개구(119)가 형성될 수 있다.
도 20을 참조하면, 제9 및 제10 패턴들(116, 118)을 식각 마스크로 사용하는 식각 공정을 수행함으로써, 제11 및 제12 패턴들(126, 128)을 제거할 수 있으며, 또한 제9 및 제10 패턴들(116, 118)에 의해 커버되지 않는 기판(100) 상부가 제거되어 제1 및 제2 액티브 패턴들(102, 104)을 형성할 수 있다.
이때, 제1 액티브 패턴들(102) 사이에는 제1 및 제2 트렌치들(105, 107)가 형성될 수 있으며, 제1 및 제2 액티브 패턴들(102, 104) 혹은 제2 액티브 패턴들(104) 사이에는 제3 트렌치(109)가 형성될 수 있다.
도 21 및 도 22를 참조하면, 제9 및 제10 패턴들(116, 118)을 제거함으로써 상기 액티브 패턴들의 형성 방법을 모두 수행할 수 있다.
다만, 제1 및 제2 트렌치들(105, 107)을 채우는 제1 소자 분리막 패턴(242), 및 제3 트렌치(109)를 채우는 제2 소자 분리막 패턴(244)을 더 형성함으로써, 기판(100)에 액티브 영역 및 필드 영역을 정의할 수 있다. 이하에서는 기판(100)의 제1 및 제2 영역들(I, II)에 형성된 액티브 영역들을 각각 제1 및 제2 액티브 영역들로 정의하기로 한다.
전술한 바와 같이 예시적인 실시예들에 따르면, 메모리 셀들이 형성되는 제1 영역(I), 및 주변 회로 소자들이 형성되는 제2 영역(II)에 상기 각 제1 및 제2 액티브 영역들이 동일한 공정들을 수행함으로써 함께 형성될 수 있다.
또한, 제1 영역(I)에 형성되는 상기 제1 액티브 영역은 상기 제3 방향으로 각각 연장되는 제1 구조물들(132)을 형성한 후, 상기 제3 방향과 교차하는 상기 제4 방향으로 각각 연장되는 제5 및 제7 구조물들(232, 236)을 식각 마스크로 사용하여 제1 구조물들(132)을 식각함으로써 형성될 수 있다. 이에 따라, 상기 제1 액티브 영역에 포함되는 각 제1 액티브 패턴들(102)은 상기 제3 방향에 수직한 제5 방향뿐만 아니라, 상기 제3 방향을 따라서도 서로 일정한 간격으로 형성될 수 있다.
전술한 공정들을 통해 형성된 제1 액티브 패턴(102)은 기판(100)의 제1 영역(I) 상에 형성될 수 있으며, 복수 개로 형성되어 상기 제1 액티브 영역을 정의할 수 있다. 예시적인 실시예들에 있어서, 제1 액티브 패턴(102)은 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있으며, 이는 제1 액티브 패턴 열(active pattern column)을 정의할 수 있다. 또한, 상기 제1 액티브 패턴 열은 상기 제5 방향 혹은 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있으며, 이에 따라 제1 액티브 패턴 어레이(active pattern array)가 정의될 수 있다.
이때, 각 제1 액티브 패턴들(102)은 상면에서 보았을 때, 상기 제3 방향으로 평행한 두 변, 및 상기 제4 방향으로 평행한 두 변을 갖는 평행 사변형 형상을 가질 수 있다.
한편, 제2 액티브 패턴(104)은 기판(100)의 제2 영역(II) 상에 형성될 수 있으며, 하나 혹은 복수로 형성되어 상기 제2 액티브 영역을 정의할 수 있다.
예시적인 실시예들에 있어서, 상면에서 보았을 때, 제1 액티브 패턴들(102)은 제1 영역(I)의 가운데에 위치하는 제2 직사각 형상(R2)의 영역에 형성될 수 있으며, 나아가 제2 직사각 형상(R2)으로부터 외부로 돌출된 영역에도 형성될 수 있다. 이에 따라, 상면에서 보았을 때, 제1 액티브 패턴들(102)을 포함하는 상기 제1 액티브 영역의 전체적인 외곽선은 단순한 직사각 형상은 아니며, 제2 직사각 형상(R2)의 적어도 일부 변으로부터 외곽으로 돌출된 돌출부들을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 돌출부들은 제2 직사각 형상(R)의 중심에 대해 점대칭을 이루도록 이들 각 변으로부터 외곽으로 돌출되도록 형성될 수 있다.
한편, 도 23을 참조하면, 전술한 식각 공정들을 실제로 수행함에 따라서, 각 제1 액티브 패턴들(102)은 그 에지 부분이 날카롭지 않고 라운드진 형상을 가질 수도 있다.
도 24, 26, 30, 32, 36 및 40은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 25, 27-29, 31, 33-35, 37-39 및 41-42는 상기 반도체 장치 제조 방법을 설명하기 위한 단면도들이다. 상기 각 단면도들은 대응하는 각 평면도들을 B-B'선, C-C'선, D-D'선 및 E-E'선으로 절단한 단면들을 포함한다.
상기 반도체 장치 제조 방법은 도 1 내지 도 23을 참조로 설명한 액티브 패턴들 형성 방법을 디램(Dynamic Random Access Memory: DRAM) 장치에 적용한 것이며, 이에 따라 상기 액티브 패턴들 형성 방법에 대한 자세한 설명은 생략한다. 한편, 도 1 내지 도 23을 참조로 설명한 공정들에서 사용한 제1 내지 제6 방향들은 여기에서도 동일한 개념으로 사용된다.
도 24 및 도 25를 참조하면, 도 1 내지 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 기판(300) 상에 제1 및 제2 액티브 패턴들(302, 304)을 제1 및 제2 영역들(I, II)에 각각 형성한다.
예시적인 실시예들에 있어서, 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 제2 영역(II)은 상기 메모리 셀들을 구동하는 주변 회로 소자들이 형성되는 주변 회로 영역일 수 있다. 이때, 제2 영역(II)은 코어(core)/페리(peri) 영역뿐만 아니라 인터페이스(interface) 영역도 포함할 수 있다.
제1 액티브 패턴(302)은 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있으며, 이는 제1 액티브 패턴 열을 정의할 수 있다. 또한, 상기 제1 액티브 패턴 열은 상기 제5 방향 혹은 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있으며, 이에 따라 제1 액티브 패턴 어레이가 정의될 수 있다. 각 제1 액티브 패턴들(302)은 상면에서 보았을 때, 상기 제3 방향으로 평행한 두 변, 및 상기 제4 방향으로 평행한 두 변을 갖는 평행 사변형 형상을 가질 수 있다. 다만, 식각 공정의 특성 상, 각 제1 액티브 패턴들(302)은 에지 부분이 날카롭지 않고 라운드진 형상을 가질 수 있다. 한편, 제2 액티브 패턴(304)은 하나 혹은 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상면에서 보았을 때, 제1 액티브 패턴들(302)은 제1 영역(I)의 가운데에 위치하는 제2 직사각 형상(R2)의 영역에 형성될 수 있으며, 나아가 제2 직사각 형상(R2)으로부터 외부로 돌출된 영역에도 형성될 수 있다. 이에 따라, 상면에서 보았을 때, 제1 액티브 패턴들(302)을 포함하는 상기 제1 액티브 영역의 전체적인 외곽선은 단순한 직사각 형상은 아니며, 제2 직사각 형상(R2)의 적어도 일부 변으로부터 외곽으로 돌출된 돌출부들을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 돌출부들은 제2 직사각 형상(R)의 중심에 대해 점대칭을 이루도록 이들 각 변으로부터 외곽으로 돌출될 수 있다.
한편, 기판(300)의 제1 및 제2 영역들(I, II) 상에는 제1 및 제2 소자 분리막 패턴들(312, 314)이 형성될 수 있다. 즉, 제1 소자 분리막 패턴(312)은 제1 액티브 패턴들(302) 사이에 형성될 수 있으며, 제2 소자 분리막 패턴(314)은 제1 액티브 패턴(302)과 제2 액티브 패턴(304) 혹은, 제2 액티브 패턴들(304) 사이에 형성될 수 있다.
도 26 및 도 27을 참조하면, 제1 영역(I)의 기판(300) 상에 예를 들어 이온 주입 공정을 수행함으로써 제1 불순물 영역(도시되지 않음)을 형성한 후, 제1 영역(I)의 기판(300) 및 소자 분리막 패턴들(312, 314)을 부분적으로 식각하여 상기 제1 방향으로 연장되는 제1 리세스들(도시하지 않음)을 형성한다.
기판(300)과 소자 분리막 패턴들(312, 314) 사이의 식각 선택비에 의해 상기 제1 리세스들은 이들 영역에서 서로 다른 깊이로 형성될 수 있다. 예시적인 실시예들에 있어서, 기판(300)의 각 제1 액티브 패턴들(302)에는 2개의 상기 제1 리세스들이 형성될 수 있다.
이후, 상기 제1 리세스들 내부에 제1 게이트 구조물(360)을 형성할 수 있다. 제1 게이트 구조물(360)은 상기 제1 리세스들의 하부 내벽 상에 형성된 제1 게이트 절연막(330), 제1 게이트 절연막(330) 상에 형성되어 상기 제1 리세스들의 하부를 채우는 제1 게이트 전극(340), 및 제1 게이트 절연막(330) 및 제1 게이트 전극(340) 상에 형성되어 상기 제1 리세스들의 상부를 채우는 캐핑막 패턴(350)을 포함하도록 형성될 수 있다. 이때, 각 제1 게이트 구조물(360)은 제1 영역(I)에서 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 다만, 각 제1 게이트 구조물(360)은 상기 제1 방향으로 연장되어 그 일단이 제2 영역(II) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 절연막(330)은 화학 기상 증착 공정(Chemical Vapor Deposition: CVD)을 통해 상기 제1 리세스들의 내벽 상에 형성될 수 있으며, 이에 따라 제1 게이트 절연막(330)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 이와는 달리, 제1 게이트 절연막(330)은 열산화 공정을 통해 형성될 수도 있으며, 이 경우에는 상기 제1 리세스에 의해 노출된 제1 액티브 패턴(302) 측벽에만 형성될 수 있다.
제1 게이트 전극(340)은 상기 제1 리세스들을 충분히 채우는 제1 게이트 전극막을 제1 게이트 절연막(330), 소자 분리막 패턴들(312, 314) 및 기판(300) 상에 형성한 후, 상기 제1 게이트 전극막 상부를 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 제1 게이트 전극(340)은 상기 각 제1 리세스들의 하부에 형성될 수 있으며, 이때, 제1 게이트 절연막(330) 상부도 함께 제거되어, 제1 게이트 절연막(330)은 각 제1 리세스들 하부 내벽 상에 형성될 수 있다. 상기 제1 게이트 전극막은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속이나, 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있다.
캐핑막 패턴(350)은 상기 제1 리세스들의 나머지 부분을 충분히 채우는 캐핑막을 제1 게이트 전극(340), 제1 게이트 절연막(330), 소자 분리막 패턴들(312, 314) 및 기판(300) 상에 형성한 후, 소자 분리막 패턴들(312, 314)의 상면이 노출될 때까지 상기 캐핑막 상부를 평탄화함으로써 형성할 수 있다. 이에 따라, 캐핑막 패턴(350)은 상기 각 제1 리세스들의 상부에 형성될 수 있다. 상기 캐핑막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
도 28을 참조하면, 제2 영역(II)의 기판(300) 상에 제2 게이트 절연막(390)을 형성하고, 제1 영역(I)의 기판(300), 소자 분리막 패턴들(312, 314) 및 캐핑막 패턴(350) 상에 패드막(370) 및 제1 식각 저지막(380)을 순차적으로 형성한 후, 제1 영역(I)의 제1 식각 저지막(380)과 제2 영역(II)의 제2 소자 분리막 패턴(314) 및 제2 게이트 절연막(390) 상에 제1 도전막(400)을 형성한다.
예시적인 실시예들에 있어서, 제2 게이트 절연막(390)은 제2 영역(II)의 노출된 기판(300) 상면에, 열산화 공정을 수행함으로써 형성할 수 있으며, 이에 따라 제2 게이트 절연막(390)은 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
패드막(370)은 예를 들어 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 제1 식각 저지막(380)은 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 이에 따라, 패드막(370) 및 제1 식각 저지막(380) 서로 식각 선택비를 갖는 물질을 포함하도록 형성될 수 있다.
한편, 제1 도전막(400)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
도 29를 참조하면, 제1 도전막(400) 상에 제5 내지 제7 막들(410, 420, 430) 및 포토레지스트 패턴(440)을 순차적으로 형성한다. 이때, 포토레지스트 패턴(440)은 제1 영역(I)에 형성된 제7 막(430)의 상면을 부분적으로 노출시키도록 형성될 수 있다.
제5 막(410)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 제6 막(420)은 예를 들어, 비정질 탄소막(Amorphous Carbon layer: ACL)으로 형성될 수 있으며, 제7 막(430)은 예를 들어, 실리콘 산질화물(SiON)을 포함하도록 형성될 수 있다.
도 30 및 도 31을 참조하면, 포토레지스트 패턴(440)을 식각 마스크로 사용하여 제5 내지 제7 막들(410, 420, 430)을 순차적으로 패터닝하고, 상기 패터닝 공정에 의해 형성된 제5 막 패턴(415)을 식각 마스크로 사용하여 제1 도전막(400), 제1 식각 저지막(380), 패드막(370) 및 기판(300) 상부를 부분적으로 식각함으로써, 제1 영역(I)에 복수 개의 제2 리세스들(450)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 리세스들(450)은 각 제1 액티브 패턴들(302) 상부에 형성될 수 있으며, 이에 따라 상기 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
상기 식각 공정을 수행함에 따라, 제1 영역(I)에는 패드막 패턴(375), 제1 식각 저지막 패턴(385) 및 제1 도전막 패턴(405)이 형성될 수 있으며, 상기 식각 공정 시, 캐핑막 패턴(350) 및 제1 소자 분리막 패턴(312)의 일부가 함께 제거될 수 있다.
한편, 제2 영역(II)에는 제5 막 패턴(415) 하부에 제2 게이트 절연막(390) 및 제1 도전막(400)이 잔류할 수 있다.
도 32 및 도 33을 참조하면, 각 제2 리세스들(450)을 채우는 제2 도전막 패턴(460)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전막 패턴들(460)은 제1 액티브 패턴(302), 캐핑막 패턴(350), 제1 소자 분리막 패턴(312) 및 제5 막 패턴(415) 상에 제2 리세스(450)를 충분히 채우는 제2 도전막을 형성한 후, 상기 제2 도전막 상부를 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 각 제2 도전막 패턴들(460)은 제1 도전막 패턴(405)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 갖도록 형성될 수 있다.
제2 도전막 패턴들(460)은 서로 고립된 형상을 갖도록 상기 제1 및 제2 방향을 따라 복수 개로 형성될 수 있다. 상기 제2 도전막은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
이후, 제5 막 패턴(415)을 제거할 수 있다.
도 34를 참조하면, 제1 영역(I)의 제1 및 제2 도전막 패턴들(405, 460)과 제2 영역(II)의 제1 도전막(400) 상에 제3 도전막(470)을 형성한다. 이에 따라, 제3 도전막(470)은 제2 도전막 패턴(460)의 상면을 커버할 수 있다.
예시적인 실시예들에 있어서, 제3 도전막(470)은 제1 및 제2 도전막 패턴들(405, 460)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다. 즉, 제3 도전막(470)은 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있으며, 이에 따라, 제3 도전막(470)은 제1 및 제2 도전막 패턴들(405, 460)과 병합될 수도 있다.
도 35를 참조하면, 제1 및 제2 영역들(I, II)의 제3 도전막(470) 상에 배리어막(480), 금속막(490) 및 제8 막(500)을 순차적으로 형성한다.
배리어막(480)은 예를 들어, 티타늄(Ti), 탄탈륨(Ta) 등을 포함하는 금속 및/또는 티타늄 질화물 및 탄탈륨 질화물 등을 포함하는 금속 질화물을 포함하도록 형성될 수 있다. 금속막(490)은 제1 내지 제2 도전막 패턴(405, 460) 및 제3 도전막(470)보다 낮은 저항을 갖는 금속을 포함하도록 형성될 수 있으며, 예를 들어 텅스텐(W)을 포함하도록 형성될 수 있다. 제8 막(500)은 예를 들어 실리콘 질화물을 포함하도록 형성될 수 있다.
도 36 및 도 37을 참조하면, 제8 막(500)을 식각하여 제1 및 제2 하드 마스크(502, 504)를 각각 제1 및 제2 영역들(I, II)에 형성하고, 이를 식각 마스크로 사용하여 제1 및 제2 영역들(I, II)의 금속막(490), 배리어막(480), 제3 도전막(470), 제1 및 제2 도전막 패턴들(405, 460)을 순차적으로 패터닝한다.
이에 따라, 제1 영역(I)에는 순차적으로 적층된 제3 도전막 패턴(472), 제1 배리어막 패턴(482), 제1 금속막 패턴(492) 및 제1 하드 마스크(502)를 포함하는 비트 라인 구조물(520)과, 그 하부에 비트 라인 콘택(462)이 형성될 수 있고, 제2 영역(II)에는 순차적으로 적층된 제2 게이트 절연막 패턴(395), 제4 도전막 패턴(409), 제5 도전막 패턴(474), 제2 배리어막 패턴(484), 제2 금속막 패턴(494) 및 제2 하드 마스크(504)를 포함하는 제2 게이트 구조물(530)이 형성될 수 있다.
예시적인 실시예들에 있어서, 비트 라인 콘택(462), 비트 라인 구조물(520) 및 제2 게이트 구조물(530)이 형성됨에 따라, 제1 영역(I)에서는 제1 식각 저지막 패턴(385)의 상면이 부분적으로 노출될 수 있고, 제2 영역(II)에서는 기판(300) 및 제2 소자 분리막 패턴(314)의 상면이 부분적으로 노출될 수 있다. 한편, 예시적인 실시예들에 있어서, 제3 도전막(470)이 제1 및 제2 도전막 패턴들(405, 460)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있기 때문에, 이 경우, 제1 영역(I)에서 비트 라인 콘택(462) 및 제3 도전막 패턴(472)은 서로 병합될 수도 있으며, 이와 유사하게 제2 영역(II)에서도 제4 및 제5 도전막 패턴들(409, 474)이 서로 병합될 수도 있다.
비트 라인 콘택(462)은 각 제2 리세스들(450)을 부분적으로 채우며 고립된 형상을 갖도록 상기 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있고, 비트 라인 구조물(520)은 각각이 상기 제2 방향으로 연장될 수 있고, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 또한, 제2 게이트 구조물(530)은 상기 제2 방향으로 연장되도록 형성될 수 있다.
이후, 제1 영역(I)에서 각 비트 라인 콘택(462) 및 비트 라인 구조물(520)의 측벽 상에 제1 스페이서(512)를 형성하고, 제2 영역(II)에서 제2 게이트 구조물(530)의 측벽 상에 제2 스페이서(514)를 형성한다.
예시적인 실시예들에 있어서, 제1 및 제2 스페이서들(512, 514)은 제1 영역(I)의 비트 라인 콘택(462) 및 비트 라인 구조물(520)을 커버하는 제1 스페이서막 및 제2 영역(II)의 제2 게이트 구조물(530)을 커버하는 제2 스페이서막을 각각 형성하고, 이들을 이방성 식각함으로써 형성할 수 있다. 이에 따라, 각 제1 스페이서(512)는 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있고, 제2 스페이서(514)는 상기 제2 방향을 따라 연장되도록 형성될 수 있다. 상기 제1 및 제2 스페이서막들은 예를 들어, 실리콘 산화물 및/또는 실리콘 질화물 등의 절연 물질을 포함하도록 형성될 수 있다.
한편, 제2 스페이서(514)를 형성한 후, 제2 영역(II)의 제2 액티브 패턴(304) 상에 예를 들어 이온 주입 공정을 수행함으로써 제2 게이트 구조물(530)에 인접한 제2 액티브 패턴(304) 상부에 제2 불순물 영역(도시되지 않음)을 형성할 수 있다. 이에 따라 제2 게이트 구조물(530) 및 상기 제2 불순물 영역은 트랜지스터를 형성할 수 있다.
도 38을 참조하면, 제1 영역(I)의 비트 라인 콘택(462) 및 비트 라인 구조물(520)과 제2 영역(II)의 제2 게이트 구조물(530)을 감싸는 제2 식각 저지막(540)을 제1 영역(I)의 제1 식각 저지막 패턴(385), 제1 스페이서들(512) 및 제1 하드 마스크들(502)과 제2 영역(II)의 제2 액티브 패턴(304), 제2 스페이서(514) 및 제2 하드 마스크(504) 상에 형성한다. 이때, 제2 식각 저지막(540)은 비트 라인 콘택(462) 형성 시 제2 도전막 패턴(460)이 부분적으로 제거됨에 따라 노출된 제2 리세스들(450)의 상부 측벽 상에도 형성될 수 있다. 이에 따라, 제2 식각 저지막(540)은 제2 리세스(450)의 나머지 부분을 채울 수 있다. 제2 식각 저지막(540)은 예를 들어 실리콘 질화물을 포함하도록 형성될 수 있다.
이후, 비트 라인 구조물(520) 및 제2 게이트 구조물(530)을 커버하는 제1 층간 절연막을 제1 및 제2 영역들(I, II)의 제2 식각 저지막(540) 상에 형성하고, 제2 식각 저지막(540)의 상면이 노출될 때까지 제1 및 제2 영역들(I, II)의 상기 제1 층간 절연막 상부를 평탄화함으로써 제1 층간 절연막 패턴(550)을 형성할 수 있다. 이에 따라, 각 제1 층간 절연막 패턴(550)은 제1 영역(I)에서 이웃하는 2개의 비트 라인 구조물들(520) 사이에 형성되어 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향으로 복수 개로 형성될 수 있다. 한편, 제1 층간 절연막 패턴(550)은 제2 영역(II)에서 제2 게이트 구조물(530)을 커버할 수 있다. 상기 제1 층간 절연막은 예를 들어 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
도 39를 참조하면, 제1 영역(I)의 제1 층간 절연막 패턴(550), 제2 식각 저지막(540), 제1 식각 저지막 패턴(385) 및 패드막 패턴(375)을 부분적으로 식각하고, 제2 영역(II)의 제1 층간 절연막 패턴(550) 및 제2 식각 저지막(540)을 부분적으로 식각함으로써, 제1 및 제2 액티브 패턴들(302, 304) 상면을 부분적으로 노출시키는 제1 및 제2 개구들(561, 563)을 각각 제1 및 제2 영역들(I, II)에 형성한다. 이에 따라, 제1 및 제2 개구들(561, 563)은 각각 기판(300) 상부에 형성된 상기 제1 및 제2 불순물 영역들의 상면을 부분적으로 노출시킬 수 있다.
예시적인 실시예들에 있어서, 제1 개구들(561)은 상기 제1 방향으로 서로 이웃하는 2개의 비트 라인 구조물들(520) 사이에서 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이때, 제1 개구들(561)은 비트 라인 구조물(520) 및 비트 라인 콘택(462)에 자기 정렬(self-aligned)되도록 형성될 수 있으며, 제1 영역(I)의 각 제1 액티브 패턴들(302)에는 2개의 제1 개구들(561)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(563)는 상기 제1 방향을 따라 복수 개가 형성될 수 있다.
한편, 상기 식각 공정에 의해 제2 식각 저지막(540)은 제1 및 제2 영역들(I, II)에서 각각 제2 및 제3 식각 저지막 패턴들(545, 547)로 변환될 수 있다. 각 제2 식각 저지막 패턴(545)은 제1 영역(I)의 비트 라인 구조물(520)을 감싸며 상기 제2 방향으로 연장될 수 있고, 제2 식각 저지막 패턴(545)은 상기 제1 방향으로 복수 개로 형성될 수 있다. 제3 식각 저지막 패턴(547)은 제2 영역(II)의 제2 게이트 구조물(530)을 감쌀 수 있고, 상기 제2 방향으로 연장될 수 있다.
도 40 및 도 41을 참조하면, 제1 개구(561)를 채우는 커패시터 콘택(571) 및 제2 개구(563)를 채우는 콘택 플러그(573)를 각각 제1 및 제2 영역들(I, II)에 형성한다.
커패시터 콘택(571)은 제1 개구(561)를 충분히 채우도록 제1 영역(I)의 제1 액티브 패턴(302), 제2 식각 저지막 패턴(545) 및 제1 층간 절연막 패턴(550) 상에 도전막을 형성하고, 제2 식각 저지막 패턴(545)의 상면이 노출될 때까지 상기 도전막의 상부를 평탄화함으로써 형성할 수 있다. 이에 따라, 커패시터 콘택(571)은 제1 영역(I)의 각 제1 액티브 패턴(302) 상에 형성되어 상기 제1 불순물 영역의 상면과 접촉할 수 있다.
콘택 플러그(573)는 제2 개구(563)를 충분히 채우도록 제2 영역(II)의 제2 액티브 패턴(304), 제1 층간 절연막 패턴(550) 및 제3 식각 저지막 패턴(547) 상에 도전막을 형성하고, 제3 식각 저지막 패턴(547)의 상면이 노출될 때까지 상기 도전막의 상부를 평탄화함으로써 형성할 수 있다. 이에 따라, 콘택 플러그(573)는 제2 영역(II)의 제2 액티브 패턴(304) 상에 형성되어 상기 제2 불순물 영역의 상면과 접촉할 수 있다.
상기 도전막은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리 등과 같은 금속 및/또는 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
한편, 이와는 다르게 커패시터 콘택(571) 및 콘택 플러그(573)는 동시에 형성할 수도 있다.
도 42를 참조하면, 제1 영역(I)의 커패시터 콘택(571)의 상면과 접촉하는 커패시터(620)를 형성한다.
즉, 제1 영역(I)의 제2 식각 저지막 패턴(545) 및 커패시터 콘택(571) 상에 제4 식각 저지막(580) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 커패시터 콘택(571)의 상면을 부분적으로 노출시키는 콘택 홀(도시하지 않음)을 형성할 수 있다. 이때, 제2 식각 저지막 패턴(545)의 상면 일부도 함께 노출될 수 있다.
상기 콘택 홀의 측벽, 노출된 커패시터 콘택(571)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 콘택 홀의 나머지 부분을 충분히 채우는 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 커패시터 콘택(571)의 상면에는 실린더형(cylindrical) 하부 전극(590)이 형성될 수 있다. 이와는 달리, 상기 콘택 홀을 전부 채우는 필라형(pillar) 하부 전극(590)이 형성될 수도 있다.
이후, 하부 전극(590)의 표면 및 제4 식각 저지막(580) 상에 유전막(600)을 형성하고, 유전막(600) 상에 상부 전극(610)을 형성함으로써, 하부 전극(590), 유전막(600) 및 상부 전극(610)을 각각 포함하는 커패시터(620)를 형성할 수 있다.
예시적인 실시예들에 있어서, 하부 전극(590) 및 상부 전극(610)은 실질적으로 동일한 물질을 포함하도록 형성될 수 있으며, 예를 들어 도핑된 폴리실리콘 및 금속을 포함하도록 형성될 수 있다. 유전막(600)은 실리콘 산화물, 금속 산화물 등의 산화물 및/또는 실리콘 질화물, 금속 질화물 등의 질화물을 포함하도록 형성될 수 있으며, 이때, 상기 금속은 알루미늄(Al), 지르코늄(Zr), 티타늄(Ti), 하프늄(Hf) 등을 포함할 수 있다.
이어, 제1 영역(I)의 커패시터(620)를 커버하는 제2 층간 절연막(630)을 제1 및 제2 영역들(I, II) 상에 형성함으로써, 상기 반도체 장치를 완성할 수 있다.
100: 기판 102, 104: 제1, 제2 액티브 패턴
105, 107, 109: 제1 내지 제3 트렌치
112, 114, 122, 124, 152, 154, 142, 144, 116, 118, 126, 128: 제1 내지 제12 패턴
130, 115, 117, 118, 119: 제1 내지 제5 개구
132, 134, 182, 184, 232, 234, 236, 136, 138: 제1 내지 제9 구조물
140, 150: 제3, 제4 막
162, 164, 172, 174, 220, 207: 제1 내지 제6 마스크
190: 스페이서 막 192, 194: 제1, 제2 스페이서
195, 197: 제1, 제2 스페이서 막 패턴
200: 제3 마스크 막 205: 예비 제6 마스크
210: 보호막 215: 보호막 패턴
242, 244: 제1, 제2 소자 분리막 패턴
300: 기판 302, 304: 제1, 제2 액티브 패턴
312, 314: 제1, 제2 소자 분리막 패턴
330, 390: 제1 및 제2 게이트 절연막
340: 제1 게이트 전극 350: 캐핑막 패턴
360, 330: 제1 및 제2 게이트 구조물
370: 패드막 375: 패드막 패턴
380, 540, 580: 제1, 제2, 제4 식각 저지막
385, 545, 547: 제1 내지 제3 식각 저지막 패턴
395: 제2 게이트 절연막 패턴 400, 470: 제1 및 제3 도전막
405, 460, 472, 409, 474: 제1 내지 제5 도전막 패턴
410, 420, 430, 500: 제5 내지 제8 막
415: 제5 막 패턴 502, 504 : 제1, 제2 하드 마스크
440: 포토레지스트 패턴 450: 제2 리세스
462: 비트 라인 콘택 480: 배리어막
482, 484: 제1 및 제2 배리어막 패턴
490: 금속막 492, 494: 제1 및 제2 금속막 패턴
512, 514: 제1 및 제2 스페이서 520: 비트 라인 구조물
550: 제1 층간 절연막 패턴 561, 563: 제1 및 제2 개구
571: 커패시터 콘택 573: 콘택 플러그
590: 하부 전극 600: 유전막
610: 상부 전극 620: 커패시터
630: 제2 층간 절연막

Claims (10)

  1. 셀 영역 및 주변 회로 영역을 포함하는 기판의 상기 셀 영역 상에 각각이 제3 방향으로 연장되는 복수의 제1 패턴들을 상기 제3 방향과 교차하는 제1 방향을 따라 형성하고, 상기 기판의 상기 주변 회로 영역 상에 제2 패턴을 형성하며;
    상기 제3 방향과 교차하는 제4 방향으로 각각 연장되는 복수의 제1 마스크들을 상기 제1 패턴들 상에 상기 제1 방향을 따라 형성하고, 제2 마스크를 상기 제2 패턴 상에 형성하며;
    상기 제1 마스크들 사이에 각각이 상기 제4 방향으로 연장되는 복수의 제3 마스크들을 형성하고;
    상기 제1 내지 제3 마스크들을 식각 마스크로 사용하여 상기 제1 및 제2 패턴들을 식각함으로써 각각 제3 및 제4 패턴들을 형성하고; 그리고
    상기 제3 및 제4 패턴들을 식각 마스크로 사용하여 상기 기판 상부를 식각함으로써 각각 제1 및 제2 액티브 패턴들을 상기 셀 영역 및 주변 회로 영역에 각각 형성하는 액티브 패턴들 형성 방법.
  2. 제1항에 있어서, 상기 제1 및 제2 마스크들을 형성하기 이전에,
    상기 제1 및 제2 패턴들을 커버하는 중간막을 형성하는 것을 더 포함하며,
    상기 제1 및 제2 마스크들은 상기 중간막 상에 형성되는 액티브 패턴들 형성 방법.
  3. 제2항에 있어서, 상기 제1 마스크들 사이에 각각이 상기 제4 방향으로 연장되는 상기 복수의 제3 마스크들을 형성하는 것은,
    상기 제1 마스크들을 커버하는 스페이서 막을 상기 중간막 상에 형성하고;
    상기 중간막 상에 제3 마스크 막을 형성하고; 그리고
    상기 제3 마스크 막 상부를 평탄화하여 상기 복수의 제3 마스크들을 형성하는 것을 포함하는 액티브 패턴들 형성 방법.
  4. 제3항에 있어서, 상기 스페이서 막은 상기 제2 마스크도 커버하도록 형성되며,
    상기 제3 마스크 막을 형성한 이후에,
    상기 셀 영역의 일부를 커버하는 제4 마스크를 상기 제3 마스크 막 상에 형성하고; 그리고
    상기 제4 마스크를 식각 마스크로 사용하여 상기 제3 마스크 막을 식각함으로써 상기 기판의 주변 회로 영역 상에 형성된 상기 제3 마스크 막 부분을 제거하는 것을 포함하는 액티브 패턴들 형성 방법.
  5. 제4항에 있어서, 상기 제4 마스크를 식각 마스크로 사용하여 상기 제3 마스크 막을 식각함으로써 상기 셀 영역의 일부를 커버하는 제3 마스크 막 패턴이 형성되며,
    상기 복수의 제3 마스크들은 상기 제3 마스크 막 패턴의 상부를 평탄화하여 형성되는 액티브 패턴들 형성 방법.
  6. 제4항에 있어서, 상기 제4 마스크는 상면에서 보았을 때 직사각 형상을 갖는 액티브 패턴들 형성 방법.
  7. 제6항에 있어서, 상기 제4 마스크는 상기 각 제1 마스크들의 가운데 부분에는 오버랩되며, 상기 각 제1 마스크들의 상기 제4 방향으로의 양단에는 오버랩되지 않는 액티브 패턴들 형성 방법.
  8. 제7항에 있어서, 상기 각 제3 마스크들의 상기 제4 방향으로의 길이는 상기 각 제1 마스크들의 상기 제4 방향으로의 길이보다 짧은 액티브 패턴들 형성 방법.
  9. 제4항에 있어서, 상기 제4 마스크를 상기 제3 마스크 막 상에 형성하기 이전에, 상기 제3 마스크 막 상에 보호막을 형성하고; 그리고
    상기 제4 마스크를 식각 마스크로 사용하여 상기 보호막을 식각함으로써 상기 기판의 주변 회로 영역 상에 형성된 상기 제3 마스크 막 부분을 노출시키는 보호막 패턴을 형성하는 것을 더 포함하는 액티브 패턴들 형성 방법.
  10. 제1항에 있어서, 상기 제1 및 제3 마스크들은 상기 제1 방향을 따라 서로 일정한 간격으로 이격되도록 형성되는 액티브 패턴들 형성 방법.
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