KR100934836B1 - 반도체소자의 미세패턴 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로, 피식각층이 형성된 반도체기판 상부에 제1 하드마스크층 및 제2 하드마스크층을 형성하고 셀부의 활성영역을 장축방향으로 연결하는 라인 형태의 제2 하드마스크층 패턴을 형성한 다음, 상기 제2 하드마스크층 패턴을 포함하는 전면에 스페이서 절연막을 형성하고 상기 스페이서 절연막을 노출시키는 평탄화된 갭필 절연막을 형성한 다음, 상기 갭필 절연막을 마스크로 하여 상기 스페이서 절연막을 제거하고 셀부에 위치하는 활성영역의 장축방향 사이에 콘택홀 형태를 형성하며, 주변회로부의 활성영역 상에 패터닝된 감광막패턴을 형성한 다음, 상기 감광막패턴 사이l이의 CD 를 감소시키고 상기 감광막패턴을 마스크로 제2 하드마스크층 패턴, 갭필 절연막 및 스페이서 절연막을 식각한 다음, 이들을 마스크로 하여 제1 하드마스크층 패턴을 형성하는 공정으로, 노광 장비로 구현할 수 없는 작은 피치를 미세패턴을 형성하는 기술이다.

Description

반도체소자의 미세패턴 형성방법{METHOD FOR FORMING FINE PATTERNS OF SEMICONDUCTOR DEVICE}
도 1 은 종래기술에 따른 반도체소자의 미세패턴을 도시한 평면도.
도 2a 및 도 2b 는 본 발명의 제1 및 제3 실시예에 사용되는 노광마스크를 도시한 평면도.
도 3a 내지 도 3i 그리고, 도 4a 내지 4c 는 본 발명의 실시예에 따른 반도체소자의 미세패턴 형성방법을 도시한 단면도 및 평면도.
도 5a 내지 도 5c 는 본 발명의 제2 실시예에 사용되는 노광마스크를 도시한 평면도.
도 6a 내지 도 6j 그리고, 도 7a 내지 7e 는 본 발명의 제2 실시예에 따른 반도체소자의 미세패턴 형성방법을 도시한 단면도 및 평면도.
도 8a 내지 도 8i 그리고, 도 9a 내지 9c 는 본 발명의 제3 실시예에 따른 반도체소자의 미세패턴 형성방법을 도시한 단면도 및 평면도.
본 발명은 반도체소자의 미세패턴 형성방법을 제공하는 기술에 관한 것이다.
반도체 메모리 소자 ( Memory device ) 의 패턴 ( pattern ) 형성 방법에 있어, 포토 리소그래피 ( photolithography ) 장비를 이용하여 분해 가능한 최소 해상력 ( 1F ) 보다, 메모리 소자에서 요구되는 해상력이 더욱 작아지고 있다.
예를 들어, 포토 리소그래피 장비를 이용한 싱글 ( single ) 노광공정으로 분해 가능한 최소 해상력은 45 ㎚ 라 할 때, 반도체 메모리 소자에서 요구되는 해상력은 40 ㎚ 보다 작은 분해능을 요구하고 있다. 여기서, 싱글 노광 공정이란 하나의 노광마스크만을 이용한 노광 공정을 일컫는 것이다.
이러한 포토리소그래피 장비의 한계로 인하여 다른 패터닝 기술들이 제안되고 있다.
본 발명은 포토 리소그래피 장비의 해상력 ( resolution ) 1F 보다 작은 패턴을 형성할 수 있도록 하는 반도체소자의 미세패턴 형성방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체소자의 미세패턴 형성방법은,
피식각층이 형성된 반도체기판 상부에 제1 하드마스크층 및 제2 하드마스크층을 형성하는 공정과,
셀부의 활성영역을 장축방향으로 연결하는 라인 형태의 제2 하드마스크층 패턴을 형성하는 공정과,
상기 제2 하드마스크층 패턴을 포함하는 전면에 스페이서 절연막을 형성하는 공정과,
상기 스페이서 절연막을 노출시키는 평탄화된 갭필 절연막을 형성하는 공정과,
상기 갭필 절연막을 마스크로 하여 상기 스페이서 절연막을 제거하는 공정과,
셀부에 위치하는 활성영역의 장축방향 사이에 콘택홀 형태를 형성하며, 주변회로부의 활성영역 상에 패터닝된 감광막패턴을 형성하는 공정과,
상기 감광막패턴 사이의 CD 를 감소시키는 공정과,
상기 감광막패턴을 마스크로 제2 하드마스크층 패턴, 갭필 절연막 및 스페이서 절연막을 식각하고, 이들을 마스크로 하여 제1 하드마스크층 패턴을 형성하는 공정을 포함하는 것과,
상기 스페이서 절연막은 상기 제1 및 제2 하드마스크층 그리고 상기 갭필 절연막보다 높은 식각선택비를 갖는 절연물질로 형성하는 것과,
상기 갭필 절연막은 상기 제1 하드마스크층보다 낮은 식각선택비를 갖는 절연물질로 형성하는 것과,
상기 갭필 절연막을 형성하는 공정은 갭필 절연막을 전체표면상부에 형성하고 에치백이나 화학기계연마 공정을 이용하여 평탄화식각하여 형성하는 것과,
상기 제1 하드마스크층 패턴을 마스크로 하여 상기 피식각층을 패터닝하는 공정을 더 포함하는 것과,
상기 감광막패턴 사이의 CD 를 감소시키는 공정은 상기 감광막패턴을 리플로 우 시키는 방법, 릴락스 물질을 사용하는 방법 그리고 상기 감광막패턴의 스페이서를 형성하는 방법 중에서 한 가지 방법을 이용하여 실시하는 것과,
상기 제1 하드마스크층 패턴을 마스크로 하여 상기 피식각층을 패터닝하는 공정을 더 포함하는 것을 제1 특징으로 한다.
또한, 본 발명에 따른 반도체소자의 미세패턴 형성방법은
피식각층이 형성된 반도체기판 상부에 제1 하드마스크층 및 제2 하드마스크층을 형성하는 공정과,
셀부의 활성영역을 장축방향으로 연결하는 라인 형태의 제2 하드마스크층 패턴을 형성하는 공정과,
상기 제2 하드마스크층 패턴을 포함하는 전면에 스페이서 절연막을 형성하는 공정과,
상기 제2 하드마스크층 패턴을 노출시키는 평탄화된 갭필 절연막을 형성하는 공정과,
상기 갭필 절연막 및 제2 하드마스크층 패턴을 마스크로 하여 상기 스페이서 절연막을 식각하는 공정과,
상기 셀부에 위치하는 활성영역의 장축방향 사이에 콘택홀 형태를 형성하며, 주변회로부의 활성영역 상에 패터닝된 감광막패턴을 형성하는 공정과,
상기 셀부에 위치하는 활성영역의 장축방향 사이에 콘택홀 형태를 형성하며, 상기 주변회로부의 활성영역 상에 패터닝된 감광막패턴을 형성하는 공정과,
상기 감광막패턴 사이의 CD 를 감소시키는 공정과,
상기 감광막패턴을 마스크로 제2 하드마스크층 패턴, 갭필 절연막 및 스페이서 절연막을 식각하고, 이들을 마스크로 하여 제1 하드마스크층 패턴을 형성하는 공정을 포함하는 것과,
상기 감광막패턴 사이의 CD 를 감소시키는 공정은 상기 감광막패턴을 리플로우 시키는 방법, 릴락스 물질을 사용하는 방법 그리고 상기 감광막패턴의 스페이서를 형성하는 방법 중에서 한 가지 방법을 이용하여 실시하는 것과,
상기 제1 하드마스크층 패턴을 마스크로 하여 상기 피식각층을 패터닝하는 공정을 더 포함하는 것을 제2 특징으로 한다.
한편, 본 발명의 원리는 다음과 같다.
본 발명은 도 1 의 A 와 같이, 지속적으로 작은 피치 ( pitch ) 를 갖도록 분해하기 위하여 그리고, 도 1 의 B 와 같이 특정한 스페이스 ( space ) 이하로 분해하기 위하여, 포토 리소그래피 장비의 한계를 극복할 수 있도록 하는 이중 패터닝 ( double patterning ) 공정을 이용하는 것으로, 스페이서 ( spacer ) 증착 및 제거를 통하여 셀부를 패터닝하고 동시에 코어부 또는 주변회로부의 패턴은 감광막의 리플로우 특성, 즉 감광막의 감소 ( resist shrink ) 특성을 이용하여 최종적으로 원하는 패턴을 구현하는 것이다.
일반적으로, 이중 패터닝 공정은, 최종적으로 원하는 패턴을 구현하기 위하여 싱글 노광으로는 분해할 수 없는 작은 피치 ( pitch ) 를 가진 패턴들을 두 개의 마스크로 분리한 후 감광막 도포, 노광, 식각 등의 공정을 각각 2회씩 반복하여 최종 원하는 패턴을 구현하는 기술이다.
참고로, 도 1 셀(cell)부(1000)와 주변회로(peripheral)부(2000)의 활성영역을 도시한 것으로, 주변회로부(2000)는 코어(core)부 일 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있으며, 여기에 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공된 것으로서, 명세서 전체에 걸쳐 동일하게 기술된 참조 번호들은 동일한 구성요소를 도시한다.
도 2a 및 도 2b 은 본 발명의 제1 실시예에 따른 반도체소자의 미세패턴 형성방법에 사용되는 제1 및 제2 노광마스크를 도시한 평면도이다.
도 2a 는 제1 노광마스크(100)를 도시한 평면도로서, 셀부(3000)에 라인 패턴을 형성할 수 있도록 석영기판(110) 상에 라인형태의 차광패턴(120)이 형성된 것이다. 여기서, 차광패턴(120)은 활성영역의 선폭과 같은 크기로 활성영역의 장축 방향 위치에 형성한 것이다. 이때, 주변회로부(4000)는 아무것도 형성되지 않는다.
도 2b 는 제2 노광마스크(200)를 도시한 평면도로서, 셀부(5000)의 라인패턴을 분리시켜 활성영역을 형성하는 동시에 주변회로부(6000)의 활성영역을 차광하는 차광패턴(220)이 석영기판(210) 상부에 형성된 것을 도시한다.
도 3a 내지 도 3i, 그리고 도 4a 내지 도 4c 는 도 2a 의 제1 노광마스크(100) 및 도 2b 의 제2 노광마스크(200)를 이용하여 셀부(10000) 및 주변회로부(또는 코어부)(20000)에 활성영역을 패터닝한 것을 도시한 단면도로서, 제1 및 제2 노광마스크(100,200)의 ⓧ-ⓧ 절단면을 따라 도시한 것이다. 이때, 주변회로부(20000)는 대신 코어부에 형성할 수도 있으며, 주변회로부와 코어부에 동시에 형성할 수도 있다.
도 3a 및 도 3b 를 참조하면, 피식각층(미도시)이 형성된 반도체기판(11) 상부에 제1 하드마스크층(13) 및 제2 하드마스크층(15)을 순차적으로 형성한다. 여기서, 제1 하드마스크층(13)은 제2 하드마스크층(15)보다 식각선택비가 낮은 절연물질로 형성한 것이다.
그 다음, 제2 하드마스크층(15) 상부에 제1 감광막패턴(17)을 형성한다.
이때, 제1 감광막패턴(17)은 전체표면상부에 감광막을 도포하고 이를 도 2a 의 제1 노광마스크(100)를 이용한 노광 및 현상공정으로 셀부(10000)에만 패터닝하여 형성한 것으로, 활성영역의 장축방향을 따라 라인 형태로 형성된 것이다.
그 다음, 제1 감광막패턴(17)을 마스크로 하여 제2 하드마스크층(15)을 식각함으로써 제2 하드마스크층(15) 패턴을 형성하며, 제1 하드마스크층(13)을 노출시킨다. 이때, 제1 감광막패턴(17)은 모두 제거되지만, 남는 경우 이를 제거한다.
도 3c 를 참조하면, 제2 하드마스크층(15) 패턴 및 제1 하드마스크층(13)의 표면에 스페이서 절연막(19)을 형성한다. 이때, 스페이서 절연막(19)은 셀부(10000) 및 주변회로부(20000)에 모두 형성된다.
여기서, 스페이서 절연막(19)은 제1 하드마스크층(13), 제2 하드마스크층(15) 패턴 및 갭필 절연막(도 3d 의 21)보다 식각 선택비가 높은 절연물질로 형성한 것이다.
도 3d를 참조하면, 스페이서 절연막(19) 상부에 갭필 절연막(21)을 형성하고, 제2 하드마스크층(17) 패턴 상부의 스페이서 절연막(19)이 노출되도록 평탄화식각하여 갭필 절연막(21) 패턴을 형성한다. 여기서, 갭필 절연막(21)은 제1 하드마스크층(13)보다 식각선택비가 낮은 물질로 형성한 것이다. 갭필 절연막(21)은 제2 하드마스크층(15) 패턴과 동일하거나 유사한 식각선택비를 갖는다.
이때, 스페이서 절연막(19) 사이를 매립하는 갭필 절연막(21)은 제2 하드마스크층(15) 패턴 사이에 위치한다.
그리고, 스페이서 절연막(19)을 평탄화 식각하는 공정은 에치백 공정이나 화학기계연마 공정으로 실시한 것이다.
도 3e를 참조하면, 갭필 절연막(21) 패턴을 마스크로 하고 제1 하드마스크층(13) 및 제2 하드마스크층(15) 패턴을 식각장벽으로 사용하여 스페이서 절연막(19)을 식각한다.
이때, 갭필 절연막(21) 패턴은 식각되지 않은 스페이서 절연막(19)의 상부에 적층된 구조로 제2 하드마스크층(15) 패턴 사이에 남는다.
도 3f를 참조하면, 제2 감광막패턴(23)을 형성한다. 이때, 제2 감광막패턴(23)은 감광막을 도포하고 도 2c 의 제2 노광마스크(200)를 이용한 노광 및 현상 공정을 실시하여 형성한 것이다. 여기서, 제2 노광마스크(200)는 셀부(10000)에 콘택홀을 형성하는 동시에 주변회로부(20000)에 활성영역을 형성할 수 있는 차광패턴(220)이 석영기판(210) 상부에 형성된 것이다.
이때, 제2 감광막패턴(23)은 셀부(10000)에서 제2 하드마스크층(15) 패턴 또 는 갭필 절연막(21) 패턴을 부분적으로 노출되도록 형성된 것이고, 주변회로부(20000)에서 최소 간격으로 형성된 섬형태로 활성영역 상에 형성된 것이다.
도 3g 및 도 4a 를 참조하면, 제2 감광막패턴(23)을 리플로우(reflow)시켜 리플로우된 제2 감광막패턴(25)을 형성한다. 이때, 리플로우된 제2 감광막패턴(25)은 셀부(10000)의 콘택홀 크기를 작게 하고, 주변회로부(20000)의 제2 감광막패턴(23) 크기를 증가시켜 활성영역 상에 형성된 제2 감광막패턴(23) 간의 간격을 최소 간격보다 작게 형성한 것이다.
여기서, 리플로우된 제2 감광막패턴(25) 형성 공정은 릴락스 ( RELACS, Resolution Enhancement Lithography assisted by Chemical Shrink ) 물질을 이용하거나 제2 감광막패턴(23)의 측벽에 스페이서를 형성하는 방법으로 대체하여 패턴 간의 최소 간격을 감소시킬 수도 있다.
도 3h 및 도 4b 를 참조하면, 제2 감광막패턴(23) 및 리플로우된 제2 감광막패턴(25)을 마스크로 하여 갭필 절연막(21) 패턴, 제2 하드마스크층(15) 패턴 및 스페이서 절연막(19)을 식각함으로써 셀부(10000) 및 주변회로부(20000)의 활성영역 상에 스페이서 절연막(19) 및 갭필 절연막(21)의 적층구조나 제2 하드마스크층(15) 패턴을 형성한다.
이때, 리플로우된 제2 감광막패턴(25)이 남는 경우 별도의 제거공정을 실시한다.
도 3i 및 도 4c 를 참조하면, 스페이서 절연막(19) 및 갭필 절연막(21)의 적층구조나 제2 하드마스크층(15) 패턴을 마스크로 하여 제1 하드마스크층(13)을 식 각함으로써 제1 하드마스크층(13) 패턴을 형성하고, 스페이서 절연막(19) 및 갭필 절연막(21)의 적층구조나 제2 하드마스크층(15) 패턴을 제거한다.
후속 공정으로, 제1 하드마스크층(13) 패턴을 마스크로 하여 피식각층(미도시)을 식각함으로써 미세한 피식각층 패턴을 형성한다.
도 5a 내지 도 5c 는 본 발명의 제2 실시예에 따른 반도체소자의 미세패턴 형성방법에 사용되는 제1 내지 제3 노광마스크를 도시한 평면도이다.
도 5a 는 제1 노광마스크(300)를 도시한 평면도로서, 셀부(7000)에 라인 패턴을 형성할 수 있도록 석영기판(310) 상에 라인형태의 차광패턴(320)이 형성된 것이다. 여기서, 차광패턴(320)은 활성영역의 선폭과 같은 크기로 활성영역의 장축 방향 위치에 형성한 것이다. 이때, 주변회로부(8000)는 아무것도 형성되지 않는다.
도 5b 는 제2 노광마스크(400)를 도시한 평면도로서, 셀부(7000)를 차광하는 동시에 주변회로부(8000)의 활성영역을 차광하는 차광패턴(420)이 석영기판(410) 상부에 형성된 것을 도시한다. 이때, 셀부(7000)는 아무것도 형성되지 않는다.
도 5c 는 제3 노광마스크(500)를 도시한 평면도로서, 셀부(7000)의 라인패턴을 분리시키며 주변회로부(8000)를 차광하는 차광패턴(520)이 석영기판(510) 상부에 형성된 것을 도시한다.
도 6a 내지 도 6j, 그리고 도 7a 내지 도 7e 는 도 5a 내지 도 5c 의 제1 내지 제3 노광마스크(300,400,500)를 이용하여 셀부(30000) 및 주변회로부(또는 코어부)(40000)에 활성영역을 패터닝한 것을 도시한 단면도로서, 제1 내지 제3 노광마스크(300,400,500)의 ⓨ-ⓨ 절단면을 따라 도시한 것이다. 이때, 주변회로 부(40000)는 코어부에 동일하게 형성할 수도 있고, 주변회로부와 코어부에 동시에 형성할 수도 있으나, 편의상 주변회로부에만 형성한 것으로 도시한 것이다. 여기서, 도 7a 내지 도 7e 는 도 6e 내지 도 6g, 도 6i 및 도 6j 의 평면도를 각각 도시한 것이다.
도 6a 및 도 6b 를 참조하면, 피식각층(미도시)이 형성된 반도체기판(41) 상부에 제1 하드마스크층(43) 및 제2 하드마스크층(45)을 순차적으로 형성한다. 여기서, 제1 하드마스크층(43)은 제2 하드마스크층(45) 및 스페이서 절연막(도 6c 의 49)보다 식각선택비가 낮은 절연물질로 형성한 것이다.
그 다음, 제2 하드마스크층(45) 상부에 제1 감광막패턴(47)을 형성한다.
이때, 제1 감광막패턴(47)은 전체표면상부에 감광막을 도포하고 이를 도 5a 의 제1 노광마스크(300)를 이용한 노광 및 현상공정으로 셀부(30000)에만 패터닝하여 형성한 것으로, 활성영역의 장축방향을 따라 라인 형태로 형성된 것이다.
그 다음, 제1 감광막패턴(47)을 마스크로 하여 제2 하드마스크층(45)을 식각함으로써 제2 하드마스크층(45) 패턴을 형성하며, 제1 하드마스크층(43)을 노출시킨다. 이때, 제1 감광막패턴(47)은 모두 제거되지만, 남는 경우 이를 제거한다.
도 6c 를 참조하면, 제2 하드마스크층(45) 패턴 및 제1 하드마스크층(43)의 표면에 스페이서 절연막(49)을 형성한다. 이때, 스페이서 절연막(49)은 셀부(30000) 및 주변회로부(40000)에 모두 형성된다.
여기서, 스페이서 절연막(49)은 제1 하드마스크층(43) 및 제2 하드마스크층(45) 패턴보다 식각 선택비가 높은 절연물질로 형성한 것이다.
도 6d를 참조하면, 스페이서 절연막(49) 상부에 제2 감광막을 도포하고 이를 도 5b 의 제2 노광마스크(400)를 이용한 노광 및 현상 공정으로 패터닝하여 제2 감광막패턴(51)을 형성한다. 이때, 제2 감광막패턴(51)은 주변회로부(40000)에만 형성된다.
도 6e 및 도 7a 를 참조하면, 제2 감광막패턴(51)을 리플로우시켜 측벽에 리플로우된 제2 감광막패턴(53)을 형성한다. 이때, 리플로우된 제2 감광막패턴(53)은 주변회로부(40000)의 제2 감광막패턴(51) 크기를 증가시켜 활성영역 상에 형성된 제2 감광막패턴(51) 간의 간격을 최소 간격보다 작게 형성한다.
여기서, 리플로우된 제2 감광막패턴(25) 형성 공정은 릴락스 물질을 이용하거나 제2 감광막패턴(23)의 측벽에 스페이서를 형성하는 방법으로 대체하여 패턴 간의 최소 간격을 감소시킬 수도 있다.
도 6f 및 도 7b 를 참조하면, 제2 감광막패턴(51) 및 리플로우된 감광막패턴(53)을 마스크로 하고 제2 하드마스크층(45) 패턴 및 제1 하드마스크층(43)을 식각장벽으로 하여 스페이서 절연막(49)을 이방성식각함으로써 제2 하드마스크층(45) 패턴의 측벽에 스페이서(49A)를 형성하고 주변회로부(40000)에 스페이서 절연막 패턴(49B)을 형성한다.
도 6g 및 도 7c 를 참조하면, 제2 하드마스크층(45) 패턴을 제거한다.
도 6h를 참조하면, 전체표면상부에 제3 감광막을 도포하고 이를 도 5c 의 제3 노광마스크(500)를 이용한 노광 및 현상 공정으로 패터닝하여 제3 감광막패턴(55)을 형성한다.
여기서, 제3 노광마스크(500)는 셀부(30000)에 위치하는 활성영역을 장축 방향으로 형성하는 라인 타입의 스페이서(49A)를 패터닝하여 활성영역의 상부에만 남길 수 있도록 활성영역의 장축 방향으로 활성영역 사이의 스페이서(49A)를 노출시키도록 형성된 것이다.
도 6i 및 도 7d 를 참조하면, 제3 감광막패턴(55)을 제거하여 셀부(30000)의 활성영역 상에 스페이서(49A)를 형성하며 주변회로부(40000)의 활성영역 상에 스페이서 절연막 패턴(49B)을 형성한다.
도 6j 및 도 7e 를 참조하면, 스페이서(49A) 및 스페이서 절연막 패턴(49B)을 마스크로 하여 제1 하드마스크층(43)을 식각하고 스페이서(49A) 및 스페이서 절연막 패턴(49B)을 제거하여 제1 하드마스크층(43) 패턴을 형성한다.
후속 공정으로, 제1 하드마스크층(43) 패턴을 마스크로 하여 피식각층(미도시)을 식각함으로써 미세한 피식각층 패턴을 형성한다.
도 8a 내지 도 8i, 그리고 도 9a 내지 도 9c 는 도 2a 의 제1 노광마스크(100) 및 도 2b 의 제2 노광마스크(200)를 이용하여 셀부(50000) 및 주변회로부(또는 코어부)(60000)에 활성영역을 패터닝한 것을 도시한 단면도로서, 제1 및 제2 노광마스크(100,200)의 ⓧ-ⓧ 절단면을 따라 도시한 것이다. 이때, 주변회로부(60000)는 대신 코어부에 형성할 수도 있으며, 주변회로부와 코어부에 동시에 형성할 수도 있다.
도 8a 및 도 8b 를 참조하면, 피식각층(미도시)이 형성된 반도체기판(61) 상부에 제1 하드마스크층(63) 및 제2 하드마스크층(65)을 순차적으로 형성한다. 여기 서, 제1 하드마스크층(63)은 제2 하드마스크층(65)보다 식각선택비가 낮은 절연물질로 형성한 것이다.
그 다음, 제2 하드마스크층(65) 상부에 제1 감광막패턴(67)을 형성한다.
이때, 제1 감광막패턴(67)은 전체표면상부에 감광막을 도포하고 이를 도 2a 의 제1 노광마스크(100)를 이용한 노광 및 현상공정으로 셀부(50000)에만 패터닝하여 형성한 것으로, 활성영역의 장축방향을 따라 라인 형태로 형성된 것이다.
그 다음, 제1 감광막패턴(67)을 마스크로 하여 제2 하드마스크층(65)을 식각함으로써 제2 하드마스크층(65) 패턴을 형성하며, 제1 하드마스크층(63)을 노출시킨다. 이때, 제1 감광막패턴(67)은 모두 제거되지만, 남는 경우 이를 제거한다.
도 8c 를 참조하면, 제2 하드마스크층(65) 패턴 및 제1 하드마스크층(63)의 표면에 스페이서 절연막(69)을 형성한다. 이때, 스페이서 절연막(69)은 셀부(50000) 및 주변회로부(60000)에 모두 형성된다.
여기서, 스페이서 절연막(69)은 제1 하드마스크층(63), 제2 하드마스크층(65) 패턴 및 갭필 절연막(도 8d 의 71)보다 식각 선택비가 높은 절연물질로 형성한 것이다.
도 8d를 참조하면, 스페이서 절연막(69) 상부에 갭필 절연막(71)을 형성하고, 제2 하드마스크층(67) 패턴이 평탄화식각하여 갭필 절연막(71) 패턴을 형성한다. 여기서, 갭필 절연막(71)은 제1 하드마스크층(63)보다 식각선택비가 낮은 물질로 형성한 것이다. 갭필 절연막(71)은 제2 하드마스크층(65) 패턴과 동일하거나 유사한 식각선택비를 갖는다.
이때, 스페이서 절연막(69) 사이를 매립하는 갭필 절연막(71)은 제2 하드마스크층(65) 패턴 사이에 위치한다.
그리고, 스페이서 절연막(69)을 평탄화 식각하는 공정은 에치백 공정이나 화학기계연마 공정으로 실시한 것이다.
도 8e를 참조하면, 갭필 절연막(71) 패턴을 마스크로 하고 제1 하드마스크층(63) 및 제2 하드마스크층(65) 패턴을 식각장벽으로 사용하여 스페이서 절연막(69)을 식각한다.
이때, 갭필 절연막(71) 패턴은 식각되지 않은 스페이서 절연막(69)의 상부에 적층된 구조로 제2 하드마스크층(65) 패턴 사이에 남는다.
도 8f를 참조하면, 제2 감광막패턴(73)을 형성한다. 이때, 제2 감광막패턴(73)은 감광막을 도포하고 도 2b 의 제2 노광마스크(200)를 이용한 노광 및 현상 공정을 실시하여 형성한 것이다. 여기서, 제2 노광마스크(200)는 셀부(50000)에 콘택홀을 형성하는 동시에 주변회로부(60000)에 활성영역을 형성할 수 있는 차광패턴(220)이 석영기판(210) 상부에 형성된 것이다.
이때, 제2 감광막패턴(73)은 셀부(10000)에서 제2 하드마스크층(65) 패턴 또는 갭필 절연막(71) 패턴을 부분적으로 노출되도록 형성된 것이고, 주변회로부(60000)에서 최소 간격으로 형성된 섬형태로 활성영역 상에 형성된 것이다.
도 8g 및 도 9a 를 참조하면, 제2 감광막패턴(73)을 리플로우(reflow)시켜 리플로우된 제2 감광막패턴(75)을 형성한다. 이때, 리플로우된 제2 감광막패턴(75)은 셀부(50000)의 콘택홀 크기를 작게 하고, 주변회로부(60000)의 제2 감광막패 턴(73) 크기를 증가시켜 활성영역 상에 형성된 제2 감광막패턴(73) 간의 간격을 최소 간격보다 작게 형성한 것이다.
여기서, 리플로우된 제2 감광막패턴(75) 형성 공정은 패턴 간의 최소 간격을 감소시키는 방법으로서, 릴락스 물질을 이용하거나 제2 감광막패턴(73)의 측벽에 스페이서를 형성하는 방법으로 대체하여 실시할 수도 있다.
도 8h 및 도 9b 를 참조하면, 제2 감광막패턴(73) 및 리플로우된 제2 감광막패턴(75)을 마스크로 하여 갭필 절연막(71) 패턴, 제2 하드마스크층(65) 패턴 및 스페이서 절연막(69)을 식각함으로써 셀부(50000) 및 주변회로부(60000)의 활성영역 상에 스페이서 절연막(69) 및 갭필 절연막(71)의 적층구조나 제2 하드마스크층(65) 패턴을 형성한다.
이때, 제2 감광막패턴(73)이나 리플로우된 제2 감광막패턴(75)이 남는 경우 별도의 제거공정을 실시한다.
도 8i 및 도 9c 를 참조하면, 스페이서 절연막(69) 및 갭필 절연막(71)의 적층구조나 제2 하드마스크층(65) 패턴을 마스크로 하여 제1 하드마스크층(63)을 식각함으로써 제1 하드마스크층(63) 패턴을 형성하고, 스페이서 절연막(69) 및 갭필 절연막(71)의 적층구조나 제2 하드마스크층(65) 패턴을 제거한다.
후속 공정으로, 제1 하드마스크층(63) 패턴을 마스크로 하여 피식각층(미도시)을 식각함으로써 미세한 피식각층 패턴을 형성한다.
본 발명에 따른 반도체소자의 미세패턴 형성방법은, 셀부, 주변회로부 및 코 어부에서 작은 피치를 갖는 미세패턴 ( small pitch pattern ) 을 동시에 구현할 수 있도록 이중 패터닝 공정을 사용하여 노광 장비의 오정렬에 의한 문제없이 작은 피치의 패턴을 구현할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 피식각층이 형성된 반도체기판 상부에 제1 하드마스크층 및 제2 하드마스크층을 형성하는 공정과,
    셀부의 활성영역을 장축방향으로 연결하는 라인 형태의 제2 하드마스크층 패턴을 형성하는 공정과,
    상기 제2 하드마스크층 패턴을 포함하는 전면에 스페이서 절연막을 형성하는 공정과,
    상기 스페이서 절연막을 노출시키는 평탄화된 갭필 절연막을 형성하는 공정과,
    상기 갭필 절연막을 마스크로 하여 상기 스페이서 절연막을 제거하는 공정과,
    셀부에 위치하는 활성영역의 장축방향 사이에 콘택홀 형태를 형성하며, 주변회로부의 활성영역 상에 패터닝된 감광막패턴을 형성하는 공정과,
    상기 감광막패턴 사이의 CD 를 감소시키는 공정과,
    상기 감광막패턴을 마스크로 제2 하드마스크층 패턴, 갭필 절연막 및 스페이서 절연막을 식각하고, 이들을 마스크로 하여 제1 하드마스크층 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  2. 청구항 1 에 있어서,
    상기 스페이서 절연막은 상기 제1 및 제2 하드마스크층 그리고 상기 갭필 절연막보다 높은 식각선택비를 갖는 절연물질로 형성하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  3. 청구항 1 에 있어서,
    상기 갭필 절연막은 상기 제1 하드마스크층보다 낮은 식각선택비를 갖는 절연물질로 형성하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  4. 청구항 1 에 있어서,
    상기 갭필 절연막을 형성하는 공정은 갭필 절연막을 전체표면상부에 형성하고 에치백이나 화학기계연마 공정을 이용하여 평탄화식각하여 형성하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  5. 청구항 1 에 있어서,
    상기 제1 하드마스크층 패턴을 마스크로 하여 상기 피식각층을 패터닝하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  6. 청구항 1 에 있어서,
    상기 감광막패턴 사이의 CD 를 감소시키는 공정은
    상기 감광막패턴을 리플로우 시키는 방법, 릴락스 물질을 사용하는 방법 그 리고 상기 감광막패턴의 스페이서를 형성하는 방법 중에서 한 가지 방법을 이용하여 실시하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  7. 청구항 1 에 있어서,
    상기 제1 하드마스크층 패턴을 마스크로 하여 상기 피식각층을 패터닝하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  8. 피식각층이 형성된 반도체기판 상부에 제1 하드마스크층 및 제2 하드마스크층을 형성하는 공정과,
    셀부의 활성영역을 장축방향으로 연결하는 라인 형태의 제2 하드마스크층 패턴을 형성하는 공정과,
    상기 제2 하드마스크층 패턴을 포함하는 전면에 스페이서 절연막을 형성하는 공정과,
    상기 제2 하드마스크층 패턴을 노출시키는 평탄화된 갭필 절연막을 형성하는 공정과,
    상기 갭필 절연막 및 제2 하드마스크층 패턴을 마스크로 하여 상기 스페이서 절연막을 식각하는 공정과,
    상기 셀부에 위치하는 활성영역의 장축방향 사이에 콘택홀 형태를 형성하며, 주변회로부의 활성영역 상에 패터닝된 감광막패턴을 형성하는 공정과,
    상기 셀부에 위치하는 활성영역의 장축방향 사이에 콘택홀 형태를 형성하며, 상기 주변회로부의 활성영역 상에 패터닝된 감광막패턴을 형성하는 공정과,
    상기 감광막패턴 사이의 CD 를 감소시키는 공정과,
    상기 감광막패턴을 마스크로 제2 하드마스크층 패턴, 갭필 절연막 및 스페이서 절연막을 식각하고, 이들을 마스크로 하여 제1 하드마스크층 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  9. 청구항 8 에 있어서,
    상기 감광막패턴 사이의 CD 를 감소시키는 공정은
    상기 감광막패턴을 리플로우 시키는 방법, 릴락스 물질을 사용하는 방법 그리고 상기 감광막패턴의 스페이서를 형성하는 방법 중에서 한 가지 방법을 이용하여 실시하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  10. 청구항 8 에 있어서,
    상기 제1 하드마스크층 패턴을 마스크로 하여 상기 피식각층을 패터닝하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
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