KR101523951B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

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Abstract

복수의 물질층들간의 용해도 차이를 이용하여 더블 패터닝을 구현하는 반도체 소자의 미세 패턴 형성 방법을 제공한다. 기판상에 상기 기판의 주면과 평행한 방향을 따라 공간을 사이에 두고 상호 이격되어 있는 복수의 제1 마스크 패턴을 형성한다. 용해제에 대하여 제1 용해도를 가지는 복수의 캡핑층을 복수의 제1 마스크 패턴 각각의 측벽 및 상면 위에 형성한다. 용해제에 대하여 제1 용해도보다 낮은 제2 용해도를 가지는 제2 마스크층을 제1 마스크 패턴들 사이의 공간 내에 형성한다. 용해제를 이용하여 캡핑층을 제거하면서 제2 마스크층은 일부만 제거하여 제2 마스크층의 잔류 부분으로 이루어지는 복수의 제2 마스크 패턴을 형성한다.
더블 패터닝, 캡핑층, 용해도, 알칼리 수용액, 다크 이로젼

Description

반도체 소자의 미세 패턴 형성 방법{Method for forming fine patterns for semiconductor device}
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 특히 더블 패터닝 (double patterning) 공정을 이용하여 기존의 노광 설비의 해상 한계를 초월하는 미세한 피치로 반복 형성되는 미세 패턴을 형성하기 위한 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는 데 있어서 패턴 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여는 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여는 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격과의 합인 피치(pitch)를 작게 하여야 한다. 최근, 반도체 소자의 디자인 룰 (design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴을 형성하기 위한 포토리소그래피 공정에 있어서 해상 한계로 인하여 미세 피치를 가지는 패턴을 형성하는 데 한계가 있다. 포토리소그래피 공정에서의 해상 한계를 극복하기 위하여, 더블 패터닝 공정을 이용하여 미세 피치를 가지는 미세 하드마스크 패턴을 형성하는 방법들이 제안되었다. 지금까지 제안된 더블 패터닝 공정에서는 아스펙트비 (aspect ratio)가 크고 폭이 좁은 미세한 개구 영역 내에서 증착 공정 및 식각 공정이 행해져야 하므로 공정이 복잡할 뿐 만 아니라 공정 단가 측면에서 불리하다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 더블 패터닝 공정에 의해 형성되는 식각 마스크 패턴을 형성하는 데 있어서, 고가의 증착 설비를 사용하지 않고 화학 반응을 이용하여 소정 영역 내에서 패턴 밀도를 배가시킬 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서는 기판상에 상기 기판의 주면과 평행한 방향을 따라 공간을 사이에 두고 상호 이격되어 있는 복수의 제1 마스크 패턴을 형성한다. 용해제에 대하여 제1 용해도를 가지는 제1 물질로 이루어지는 복수의 캡핑층을 상기 복수의 제1 마스크 패턴 각각의 측벽 및 상면 위에 형성한다. 상기 용해제에 대하여 상기 제1 용해도보다 낮은 제2 용해도를 가지는 제2 물질로 이루어지는 제2 마스크층을 상기 공간 내에 형성한다. 상기 용해제를 이용하여 상기 캡핑층을 제거하면서 상기 제2 마스크층은 일부만 제거하여 상기 공간에 남아 있는 상기 제2 마스크층의 잔류 부분으로 이루어지는 복수의 제2 마스크 패턴을 형성한다.
상기 캡핑층은 질소 원자를 가지는 헤테로 고리화합물을 포함하는 물질로 이루어질 수 있다. 상기 캡핑층을 형성하는 단계에서, 상기 캡핑층은 상기 제1 마스크 패턴의 표면에 노출되어 있는 수소 원자와 상기 캡핑층을 구성하는 질소 원자간의 이온 결합에 의해 상기 제1 마스크 패턴의 표면에 어태치될 수 있다.
상기 용해제는 알칼리 수용액으로 이루어질 수 있다.
상기 제2 마스크층을 형성하는 단계에서, 상기 제2 마스크층은 상기 공간 및 상기 제1 마스크 패턴의 상부에서 상기 캡핑층을 완전히 덮도록 형성될 수 있다. 이 경우, 상기 캡핑층을 제거하기 전에, 상기 용해제를 이용하여 상기 캡핑층이 노출될 때까지 상기 제2 마스크층중 상기 제1 마스크 패턴의 상부에서 상기 캡핑층을 덮고 있는 부분을 제거하는 단계를 더 포함할 수 있다.
또한, 상기 제2 마스크층을 형성하는 단계에서, 상기 제2 마스크층이 형성된 후 상기 제1 마스크 패턴의 상부에서 상기 캡핑층이 노출되도록 상기 제2 마스크층을 상기 공간 내에만 형성할 수 있다.
상기 복수의 제2 마스크 패턴을 형성하는 단계에서 상기 캡핑층이 제거된 후, 상기 공간에 남아 있는 상기 제2 마스크층의 잔류 부분으로 이루어지는 복수의 제2 마스크 패턴을 일부 제거하여 상기 복수의 제2 마스크 패턴 각각의 폭을 감소시키는 단계를 포함할 수 있다. 상기 복수의 제2 마스크 패턴 각각의 폭을 감소시키기 위하여 상기 용해제를 이용할 수 있다.
상기 복수의 제1 마스크 패턴을 형성한 후, 상기 캡핑층을 형성하기 전에 상기 복수의 제1 마스크 패턴이 유기 용매에 대하여 불용성을 가지도록 상기 복수의 제1 마스크 패턴을 경화시키는 단계를 더 포함할 수 있다.
본 발명에 의하면, 더블 패터닝 공정을 이용하여 고집적 반도체 소자 제조에 필요한 미세 피치의 패턴을 형성하는 데 있어서, 먼저 기판상에 복수의 제1 마스크 패턴을 형성한 후 상기 제1 마스크 패턴 위에 알칼리 수용액에 대한 용해도가 서로 다른 복수의 물질층을 상기 용해도가 큰 순서로 차례로 형성하여 상기 복수의 제1 마스크 패턴 사이의 공간을 채우고, 알칼리 수용액에 대한 용해도 차이를 이용하여 상기 복수의 물질층중 일부만을 제거함으로써 상기 복수의 제1 마스크 패턴중 상호 인접한 2 개의 제1 마스크 패턴 사이의 공간에 제2 마스크 패턴을 형성하는 방법으로 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치의 패턴을 형성한다.
또한, 본 발명에 의하면, 스핀 코팅이 가능한 유기물을 사용하면서 이들의 고유한 화학 반응 특성을 이용하여 기판상에 원하는 물질층을 선택적으로 형성 및 제거하는 공정을 통해 기판상의 복수의 제1 마스크 패턴 사이에 각각 배치되는 복수의 제2 마스크 패턴을 형성하여 패턴의 밀도를 증가시키므로, 별도의 증착 설비 및 식각 설비를 이용하는 통상의 증착 및 식각 공정으로는 제어 불가능한 미세한 폭의 패턴을 용이하게 형성할 수 있다. 따라서, 본 발명에 의하면 통상의 포토리소그래피 공정에서 구현하기 어려운 미세 피치의 패턴들을 용이하게 형성할 수 있으며, 반도체 소자 제조에 필요한 패턴들의 밀도를 용이하게 증가시킬 수 있고, 다양한 형태의 미세 패턴을 형성할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안된 다. 도면에서, 층 및 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 기판(100)상에 피식각막(110)을 형성하고, 상기 피식각막(110) 위에 복수의 제1 마스크 패턴(120)을 형성한다.
상기 제1 마스크 패턴(120)은 상기 기판(100)의 주면과 평행한 방향을 따라 복수의 공간(S1)을 사이에 두고 상호 이격되도록 반복적으로 형성된다.
상기 복수의 제1 마스크 패턴(120)은 피식각막(110)에 최종적으로 구현하고자 하는 복수의 미세 패턴의 피치(P) 보다 2 배 큰 제1 피치(2P)로 반복 배치되도록 형성될 수 있다. 상기 복수의 제1 마스크 패턴(120) 각각의 폭(WM1)은 상기 피식각막(110)에 형성하고자 하는 미세 패턴의 폭과 동일하게 형성될 수 있다. 또는, 상기 복수의 제1 마스크 패턴(120) 각각의 폭(WM1)은 상기 피식각막(110)에 형성하고자 하는 미세 패턴의 폭보다 작거다 더 크게 형성될 수도 있다.
상기 기판(100)은 실리콘 기판으로 이루어질 수 있다.
상기 피식각막(110)은 형성하고자 하는 패턴의 용도에 따라 다양한 물질로 이루어질 수 있다. 상기 기판(100)상에 게이트 전극을 형성하는 경우에는 상기 피식각막(110)은 도전층, 예를 들면 도핑된 폴리실리콘층 또는 도핑된 폴리실리콘층과 금속 실리사이드층과의 적층 구조로 이루어질 수 있다. 그리고, 상기 기판(100)상에 비트 라인을 형성하는 경우에는 상기 피식각막(110)은 금속, 예를 들면 텅스 텐 또는 알루미늄으로 이루어질 수 있다. 또는, 상기 피식각막(110)은 다마신 배선 공정에서 몰드층으로 사용하기 위한 절연막으로 이루어질 수도 있다. 또한, 상기 기판(100)상에 최종적으로 형성하고자 하는 미세 패턴이 상기 기판(100)의 식각에 의해 형성되는 경우에는 상기 피식각막(110)은 생략될 수 있다. 예를 들면, 상기 기판(100)에 활성 영역을 정의하기 위하여 본 발명에 따른 미세 패턴 형성 방법을 이용하는 경우, 상기 피식각막(110)을 생략할 수 있다. 필요에 따라 상기 제1 마스크 패턴(120)을 형성하기 전에 상기 피식각막(110) 위에 유기물, 무기물 또는 이들의 조합으로 이루어지는 반사방지막(도시 생략)을 더 형성할 수도 있다.
상기 제1 마스크 패턴(120)은 유기물로 이루어질 수 있다. 예를 들면, 상기 제1 마스크 패턴(120)은 통상의 레지스트 조성물로부터 얻어지는 레지스트 패턴으로 이루어질 수 있다. 상기 제1 마스크 패턴(120)을 형성하기 위하여, 예를 들면, 상기 피식각막(110) 위에 포토레지스트 물질을 코팅하여 레지스트막을 형성한 후, 통상의 포토리소그래피 공정에 따라 상기 레지스트막의 노광 및 현상 공정을 거쳐 상기 피식각막(110)의 상면을 소정의 폭, 예를 들면 상기 공간(S1)의 폭 만큼 노출시키는 개구부를 갖춘 레지스트 패턴을 형성할 수 있다.
일 예로서, 상기 제1 마스크 패턴(120)은 PAG (photoacid generator)를 함유하는 포지티브형 화학증폭형 레지스트 조성물로 구성될 수 있다. 예를 들면, 상기 제1 마스크 패턴(120)은 KrF 엑시머 레이저(248 nm)용 레지스트 조성물, ArF 엑시머 레이저(193 nm)용 레지스트 조성물, 또는 EUV (13.5 nm)용 레지스트 조성물로부터 얻어질 수 있다. 또는, 상기 제1 마스크 패턴(120)은 네가티브형 레지스트 조성 물로부터 얻어질 수도 있다.
도 1b를 참조하면, 상기 복수의 제1 마스크 패턴(120)을 경화 처리(122)할 수 있다.
상기 경화 처리(122)를 위하여 열, Ar 플라즈마, 또는 HBr 플라즈마를 이용할 수 있다. 상기 복수의 제1 마스크 패턴(120)을 경화 처리(122)하기 위하여 열을 이용하는 경우, 예를 들면 상기 복수의 제1 마스크 패턴(120)이 형성된 결과물을 약 50 ∼ 200 ℃의 온도 하에서 수 초 ∼ 수 분, 예를 들면 1 분 동안 열처리할 수 있다. 상기 복수의 제1 마스크 패턴(120)을 경화 처리(122)하기 위하여 HBr 플라즈마를 이용하는 경우, 상기 제1 마스크 패턴(120)이 형성된 기판(100)을 플라즈마 처리 챔버의 정전척에 장입하고, 상기 챔버 내부에 HBr 가스를 주입한 후, 상기 챔버에 파워를 인가하여 플라즈마를 발생시킬 수 있다. 필요에 따라, 상기 챔버 내에서 HBr 플라즈마를 발생시키기 위하여 상기 챔버 내의 상부 전극에 10 ∼ 2000 W의 소스 파워 (source power)를 인가하고, 상기 챔버 내의 정전척에 0 W의 바이어스 파워 (bias power)를 인가할 수 있다. 또한, 상기 챔버 내에 H2, N2 및 CxHy (x 및 y는 1 ∼ 10의 정수) 가스 중 적어도 하나를 더 주입할 수 있다. 상기 HBr 플라즈마 처리 공정시 적은 양의 UV 또는 열이 발생될 수 있다. 또한, 상기 플라즈마 공정에 의해 부수적으로 이온, 라디칼 (radical) 등과 같은 다양한 반응 물질들 (reactive species)이 발생될 수 있다. 이러한 부수적인 에너지 또는 반응 물질들은 제1 마스크 패턴(120)의 선폭에 영향을 미치지 않는 범위 내에서 상기 제1 마스크 패 턴(120)을 경화시킬 수 있다.
상기 경화 처리(122)는 후속 공정에서 상기 복수의 제1 마스크 패턴(120)이 유기 용매에 노출되더라도 상기 복수의 제1 마스크 패턴(120)이 상기 유기 용매에 용해되어 그 주위의 다른 막질과 인터믹싱(intermixing)되는 것을 방지하기 위하여 행하는 것이다. 상기 경화 처리(122)에 의해 상기 제1 마스크 패턴(120)이 유기 용매, 예를 들면 PGMEA (propylene glycol methyl ether acetate), EL (ethyl lactate), 시클로헥사논 (cyclohexanone) 등에 대하여 불용성을 가지게 된다.
후속 공정에서 상기 복수의 제1 마스크 패턴(120)이 유기 용매에 노출될 염려가 없는 경우에는 도 1b를 참조하여 설명하는 상기 복수의 제1 마스크 패턴(120)의 경화 처리(122) 공정은 생략 가능하다.
도 1c를 참조하면, 상기 복수의 제1 마스크 패턴(120) 각각의 측벽 및 상면을 덮는 복수의 캡핑층(130)을 형성한다.
상기 캡핑층(130)은 친수성 유기 화합물로 이루어질 수 있다. 또한, 상기 캡핑층(130)은 질소 원자를 가지는 헤테로 고리화합물 (heterocyclic compound), 또는 질소 원자를 가지는 헤테로 고리화합물로 이루어지는 치환기를 가지는 폴리머로 이루어질 수 있다. 예를 들면, 상기 캡핑층(130)은 피롤리돈 계열의 고분자를 포함할 수 있다. 상기 캡핑층(130)은 수용성 고분자로 이루어질 수 있다. 상기 수용성 고분자는 피롤리돈 계열의 제1 반복 단위와, 상기 제1 반복 단위와는 다른 구조를 가지는 제2 반복 단위를 포함하는 공중합체로 이루어질 수 있다. 상기 제2 반복 단위는 아크릴아미드 타입 모노머 유니트, 비닐 타입 모노머 유니트, 알킬렌글리콜 타입 모노머 유니트, 무수말레인산 모노머 유니트, 에틸렌이민 모노머 유니트, 옥사졸린기(oxazoline group)를 포함하는 모노머 유니트, 아크릴로니트릴 모노머 유니트, 알릴아미드 모노머 유니트, 3,4-디히드로피란 모노머 유니트 및 2,3-디히드로퓨란 모노머 유니트 중에서 선택되는 적어도 하나의 모노머 유니트를 포함할 수 있다.
일 예로서, 상기 캡핑층(130)을 형성하기 위하여 질소 원자를 가지는 헤테로 고리화합물을 포함하는 수용성 고분자와 순수 (deionized water)와의 혼합물로 이루어지는 캡핑 조성물을 상기 복수의 제1 마스크 패턴(120) 위에 코팅한 후, 약 25 ∼ 180 ℃의 온도하에서 약 20 ∼ 180 초 동안 베이크(bake)하여 상기 수용성 고분자를 상기 복수의 제1 마스크 패턴(120)의 노출 표면에 어태치(attach)시켜 상기 캡핑층(130)을 형성할 수 있다. 상기 캡핑층(130)이 형성된 후, 순수를 사용하는 세정 공정에 의해 상기 캡핑층(130) 표면의 잔류물을 제거할 수 있다. 상기 캡핑층(130)을 형성하기 위한 다른 예로서, RELACSTM (Resolution Enhancement Lithography Assisted by Chemical Shrink: AZ Electronic Materials 제품)의 일종인 R-607 (상품명)과 순수와의 혼합물로 이루어지는 캡핑 조성물을 상기 제1 마스크 패턴(120) 위에 스핀 코팅한 후, 약 140 ∼ 150 ℃의 온도하에서 약 1 분 동안 베이크하여 제1 마스크 패턴(120)의 표면에 R-607을 어태치시켜 캡핑층(130)을 형성한 후, 상기 캡핑층(130) 위에 남아 있는 캡핑 조성물을 순수로 세정하여 제거하는 공정을 이용할 수 있다.
상기 캡핑층(130)의 두께는 형성하고자 하는 최종 패턴의 폭에 따라 다양하게 결정할 수 있다. 예를 들면, 상기 제1 마스크 패턴(120)의 측벽에서 상기 캡핑층(130)의 폭(WC1)이 상기 제1 마스크 패턴(120)의 폭(WM1)의 약 1/2, 또는 그 이하로 되도록 상기 캡핑층(130) 두께를 조절할 수 있다.
상기 캡핑층 형성용 수용액 내에 질소 원자를 가지는 헤테로 고리화합물이 포함된 경우, 상기 헤테로 고리화합물에 포함된 질소 원자와 상기 제1 마스크 패턴(120)의 표면에 노출되어 있는 수소 원자와의 이온 결합에 의해 상기 제1 마스크 패턴(120)의 표면에 상기 헤테로 고리화합물이 어태치되어 상기 캡핑층(130)이 형성될 수 있다.
상기 캡핑층(130)은 산 발생제를 더 포함할 수 있다. 상기 산 발생제는 예를 들면 TAG (thermal acid generator)와 같은 잠재적 산 (potential acid), 또는 산(acid)으로 이루어질 수 있다. 상기 산의 종류는 특별히 제한되지 않으며 다양한 종류의 산들을 사용할 수 있다. 예를 들면, CH3SO3H 등과 같은 술폰산 (sulfonic acids)를 사용할 수 있다. 상기 캡핑층(130)에 포함되는 산 발생제는 후속 공정에서 상기 캡핑층(130) 사이의 공간(S1)에 형성되는 제2 마스크층(140) (도 1d 참조) 내부로 확산되어 상기 제2 마스크층 (140)의 폭을 조절하는 데 이용될 수 있다. 이에 대한 보다 상세한 설명은 후술한다.
도 1d를 참조하면, 상기 피식각막(110) 위에서 상기 공간(S1)을 채우는 제2 마스크층(140)을 상기 캡핑층(130) 위에 형성한다.
상기 제2 마스크층(140)은 레지스트 조성물로 이루어질 수 있다. 여기서, 상기 제2 마스크층(140)을 구성하는 레지스트 조성물은 포지티브형 또는 네가티브형 화학증폭형 레지스트 조성물로 구성될 수 있다. 예를 들면, 상기 제2 마스크층(140)은 KrF 엑시머 레이저(248 nm)용 레지스트 조성물, ArF 엑시머 레이저(193 nm)용 레지스트 조성물, 또는 EUV (13.5 nm)용 레지스트 조성물로부터 얻어질 수 있다. 후속 공정에서 상기 제2 마스크층(140)에 대하여 노광 및 산을 이용하는 가공 공정은 행해지지 않으므로, 상기 제2 마스크층(140)을 구성하는 레지스트 조성물로서 PAG (photoacid generator) 또는 TAG와 같은 잠재적 산을 포함하지 않는 재료를 사용할 수 있다.
상기 제2 마스크층(140)은 용해제, 예를 들면 표준 2.38 중량% TMAH (tetramethylammonium hydroxide) 수용액과 같은 알칼리 수용액에 대한 용해도가 상기 캡핑층(130) 보다 더 낮은 재료로 이루어진다. 예를 들면, 상기 제2 마스크층(140)은 알칼리 수용액에 대한 용해율이 약 1 ∼ 10 Å/초인 재료로 구성될 수 있다. 상기 제2 마스크층(140)을 형성하기 위하여, 노광되지 않은 레지스트막이 현상액에 의해 용해 또는 현상되는 특성인 다크 이로젼 (dark erosion) 특성을 가지는 레지스트 재료로 상기 제2 마스크층(140)을 형성하되, 다크 이로젼 특성이 비교적 낮은 레지스트 재료를 사용하여 상기 제2 마스크층(140)을 형성함으로써, 상기 제2 마스크층(140)의 현상액에 대한 용해도가 상기 캡핑층(130)의 경우보다 더 작게 되도록 할 수 있다. 통상적으로 알려진 대부분의 레지스트 재료들은 RELACSTM 의 일종인 R-607에 비해 낮은 다크 이로젼 특성을 가지고 있다. 예를 들면, 상기 제2 마스크층(140)을 형성하기 위하여 PHS (polyhydroxy styrene) 모노머 유니트를 가지는 폴리머, 아세탈(acetal) 보호기를 가지는 폴리머, 또는 (메트)아크릴레이트 계열의 모노머 유니트를 가지는 폴리머를 포함하는 레지스트 재료를 사용할 수 있다. 상기 제2 마스크층(140)을 형성하기 위한 재료는 특별히 제한되지 않으며, 통상적으로 알려진 레지스트 재료들중에서 원하는 다크 이로젼 특성을 가지는 재료를 선택하여 사용할 수 있다. 상기 캡핑층(130)이 R-607로 이루어진 경우, 상기 제2 마스크층(140)이 2.38 중량% TMAH 수용액에 대하여 약 1 ∼ 10 Å/초의 용해도를 가진다면 상기 캡핑층(130)에 비해 상기 제2 마스크층(140)의 현상액에 대한 용해도가 충분히 낮아질 수 있다.
도 1d에서, 기판(100)의 상면으로부터 상기 제2 마스크층(140)의 상면의 높이가 상기 캡핑층(130)의 상면의 높이 보다 더 높게 되도록 상기 제2 마스크층(140)을 형성하는 것으로 예시되었다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 도시하지는 않았으나, 상기 제2 마스크층(140)이 형성된 후 상기 제1 마스크 패턴(120)의 상부에서 상기 캡핑층(130)이 노출되도록 상기 제2 마스크층(140)의 상면의 높이가 상기 캡핑층(130)의 상면의 높이와 같거나 더 낮게 형성될 수도 있다. 즉, 상기 제2 마스크층(140)은 상기 공간(S1) 내에만 형성될 수 있다. 상기 제2 마스크층(140)을 형성하기 위하여 필요한 레지스트 재료를 유기 용매에 용해시킨 용액을 스핀 코팅한 한 후, 건조 또는 베이크 공정에 의해 유기 용제를 제거하는 공정을 이용할 수 있다.
상기 캡핑층(130)에 산 발생제가 포함되어 있는 경우, 상기 캡핑층 내의 상 발생제는 제2 마스크층(140)이 형성되는 동안 상기 제2 마스크층(140) 내부로 소정 거리 만큼 확산될 수 있다. 상기 산 발생제가 TAG인 경우, 상기 제2 마스크층(140)을 형성하기 위하여 레지스트 조성물의 코팅 후 베이크 공정 중에 상기 TAG로부터 발생된 산이 상기 제2 마스크층(140) 내부로 확산될 수 있다. 상기 산 발생제가 산으로 이루어진 경우, 상기 제2 마스크층(140)이 형성되는 동안 확산에 의해 상기 산이 상기 제2 마스크층(140) 내부로 확산될 수 있다. 상기 제2 마스크층(140) 내에서의 산 확산 거리에 따라, 후속 공정에서 상기 제2 마스크층(140)으로부터 얻어지는 복수의 제2 마스크 패턴(140A)의 폭이 조절될 수 있다.
도 1e를 참조하면, 상기 캡핑층(130)이 노출될 때까지 용해제를 이용하여 상기 제2 마스크층(140)을 그 상면으로부터 용해시킨다. 상기 용해제로서 표준 2.38 중량% TMAH 수용액과 같은 알칼리 수용액을 사용할 수 있다.
상기 캡핑층(130)이 노출됨에 따라 상기 복수의 제1 마스크 패턴(120) 사이의 공간(S1)에 위치되는 복수의 제2 마스크 패턴(140A)이 형성된다.
도 1d를 참조하여 설명한 공정에서 상기 제2 마스크층(140)의 상면의 높이가 상기 캡핑층(130)의 상면의 높이와 같거나 더 낮게 형성된 경우, 도 1e의 공정은 생략될 수 있다.
도 1f를 참조하면, 도 1e의 공정에 연속하여 상기 용해제를 이용하여 상기 복수의 제2 마스크 패턴(140A) 및 노출된 캡핑층(130)을 용해시킨다.
그 결과, 상기 제2 마스크층(140)과 캡핑층(130)과의 용해제에 대한 용해도 차이로 인해 상기 제2 마스크층(140) 보다 상기 캡핑층(130)이 먼저 제거된다. 상기 캡핑층(130)이 제거되는 동안 상기 제2 마스크층(140)도 상기 알칼리 수용액에 노출된 표면으로부터 소정 두께(D1) 만큼 용해될 수 있다.
도 1g를 참조하면, 도 1f의 공정에 연속하여 상기 용해제를 이용하여 상기 복수의 제2 마스크 패턴(140A)을 더 용해시켜 그 노출 표면으로부터 일부 제거하여, 원하는 폭(WM2)을 가지는 복수의 제2 마스크 패턴(140B)을 형성한다.
도 1f의 공정에서 상기 캡핑층(130)이 완전히 제거된 후 얻어진 제2 마스크 패턴(140A)이 원하는 폭을 가지게 된 경우, 도 1g의 공정은 생략 가능하다.
도 1c를 참조하여 설명한 캡핑층(140) 형성 공정에서 상기 캡핑층(140)이 산 발생제를 포함하도록 형성된 경우, 상기 제2 마스크층(140) 내부에 확산된 산으로 인해 상기 제2 마스크층(140) 내에 형성된 산 확산 영역은 상기 용해제에 의해 용해되기 쉽다. 특히, 상기 용해제로서 알칼리 수용액을 사용하는 경우, 산과 알칼리와의 반응에 의해 상기 제2 마스크층(140) 내의 산 확산 영역이 쉽게 용해되어 제거된다. 따라서, 상기 제3 마스크층(140) 내에서의 산 확산 거리에 따라, 상기 캡핑층(140)이 게거된 후 남아 있는 제2 마스크 패턴(140A)의 폭은 상기 캡핑층(140) 내에 산 발생제가 포함되어 있지 않은 경우에 비해 더 작아질 수 있다. 또는, 상기 제3 마스크층(140) 내에서의 산 확산 거리에 따라, 상기 제2 마스크 패턴(140A)의 측벽이 양호한 프로파일 형상을 가지게 될 수 있다.
필요에 따라, 상기 복수의 제2 마스크 패턴(140B)은 상기 피식각막(110)으로부터 최종적으로 구현하고자 하는 복수의 미세 패턴의 피치(P) 보다 2 배 큰 제1 피치(2P)로 반복 배치될 수 있다. 상기 복수의 제2 마스크 패턴(140B) 각각의 폭(WM2)은 상기 피식각막(110)에 형성하고자 하는 미세 패턴의 폭과 동일하게 형성될 수 있다.
도 1h를 참조하면, 상기 복수의 제1 마스크 패턴(120) 및 복수의 제2 마스크 패턴(140B)을 식각 마스크로 이용하여 상기 피식각막(110)을 식각하여 복수의 미세 패턴(110A)을 형성한다.
상기 미세 패턴(110A)이 형성된 후, 상기 복수의 미세 패턴(110A) 위에 잔류하는 복수의 제1 마스크 패턴(120) 및 복수의 제2 마스크 패턴(140B)을 제거한다. 복수의 제1 마스크 패턴(120) 및 복수의 제2 마스크 패턴(140B)을 제거하기 위하여 애싱 (ashing) 및 스트립 (strip) 공정을 이용할 수 있다.
상기 복수의 미세 패턴(110A)은 상기 제1 피치(2P)(도 1a 참조)의 1/2인 미세 피치(P)로 반복 형성되는 구조를 가질 수 있다.
도 1a를 참조하여 설명한 공정에서 상기 피식각막(110)의 형성 공정이 생략된 경우, 상기 복수의 제1 마스크 패턴(120) 및 복수의 제2 마스크 패턴(140B)을 식각 마스크로 이용하여 기판(100)을 식각할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1a 내지 도 1h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판, 110: 피식각막, 110A: 미세 패턴, 120: 제1 마스크 패턴, 122: 경화 처리, 130: 캡핑층, 140: 제2 마스크층, 140A: 제2 마스크 패턴, 140B: 제2 마스크 패턴.

Claims (20)

  1. 기판상에 상기 기판의 주면과 평행한 방향을 따라 공간을 사이에 두고 상호 이격되어 있는 복수의 제1 마스크 패턴을 형성하는 단계와,
    용해제에 대하여 제1 용해도를 가지며, 질소 원자를 가지는 헤테로 고리화합물을 포함하는 물질로 이루어지는 복수의 캡핑층을 상기 복수의 제1 마스크 패턴 각각의 측벽 및 상면 위에 형성하는 단계와,
    상기 용해제에 대하여 상기 제1 용해도보다 낮은 제2 용해도를 가지며, PHS (polyhydroxy styrene) 모노머 유니트를 가지는 폴리머, 아세탈(acetal) 보호기를 가지는 폴리머, 및 (메트)아크릴레이트 계열의 모노머 유니트를 가지는 폴리머로부터 선택되는 어느 하나의 폴리머를 포함하는 물질로 이루어지는 제2 마스크층을 상기 공간 내에 형성하는 단계와,
    상기 용해제를 이용하여 상기 캡핑층을 제거하면서 상기 제2 마스크층은 일부만 제거하여 상기 공간에 남아 있는 상기 제2 마스크층의 잔류 부분으로 이루어지는 복수의 제2 마스크 패턴을 형성하는 단계를 포함하고,
    상기 복수의 캡핑층을 형성하는 단계에서, 상기 복수의 캡핑층은 상기 제1 마스크 패턴의 표면에 노출되어 있는 수소 원자와 상기 캡핑층을 구성하는 질소 원자간의 이온 결합에 의해 상기 제1 마스크 패턴의 표면에 어태치되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  2. 삭제
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  5. 제1항에 있어서
    상기 용해제는 알칼리 수용액으로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 제2 마스크층은 레지스트 조성물로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  8. 삭제
  9. 제1항에 있어서,
    상기 제2 마스크층은 아세탈 보호기를 가지는 폴리머를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  10. 제1항에 있어서,
    상기 캡핑층은 산 발생제를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  11. 제1항에 있어서,
    상기 제2 마스크층을 형성하는 단계에서, 상기 제2 마스크층은 상기 공간 및 상기 제1 마스크 패턴의 상부에서 상기 캡핑층을 완전히 덮도록 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  12. 삭제
  13. 제1항에 있어서,
    상기 제2 마스크층을 형성하는 단계에서, 상기 제2 마스크층이 형성된 후 상기 제1 마스크 패턴의 상부에서 상기 캡핑층이 노출되도록 상기 제2 마스크층을 상기 공간 내에만 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  14. 제1항에 있어서,
    상기 복수의 제2 마스크 패턴을 형성하는 단계에서 상기 캡핑층이 제거된 후, 상기 공간에 남아 있는 상기 제2 마스크층의 잔류 부분으로 이루어지는 복수의 제2 마스크 패턴을 일부 제거하여 상기 복수의 제2 마스크 패턴 각각의 폭을 감소시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
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US12/432,357 US8173358B2 (en) 2008-10-09 2009-04-29 Method of forming fine patterns of a semiconductor device
JP2009234320A JP2010093264A (ja) 2008-10-09 2009-10-08 半導体素子の微細パターンの形成方法
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101439394B1 (ko) * 2008-05-02 2014-09-15 삼성전자주식회사 산 확산을 이용하는 더블 패터닝 공정에 의한 반도체소자의 미세 패턴 형성 방법
JP5698923B2 (ja) * 2009-06-26 2015-04-08 ローム・アンド・ハース・エレクトロニック・マテリアルズ,エル.エル.シー. 自己整合型スペーサー多重パターニング方法
EP2287668A1 (en) * 2009-06-26 2011-02-23 Rohm and Haas Electronic Materials, L.L.C. Methods of forming electronic devices
KR101654048B1 (ko) * 2009-09-02 2016-09-05 삼성전자주식회사 더블 패턴닝 기술을 이용한 반도체 소자 및 제조방법
EP2336824A1 (en) * 2009-11-19 2011-06-22 Rohm and Haas Electronic Materials, L.L.C. Methods of forming electronic devices
FR2975823B1 (fr) 2011-05-27 2014-11-21 Commissariat Energie Atomique Procede de realisation d'un motif a la surface d'un bloc d'un substrat utilisant des copolymeres a bloc
KR20130015429A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 에치-백 공정을 이용한 패턴 형성 방법
KR20130017664A (ko) * 2011-08-11 2013-02-20 삼성전자주식회사 금속 패턴 형성 방법 및 반도체 소자의 제조 방법
US9028918B2 (en) * 2012-08-21 2015-05-12 Globalfoundries Inc. Forming a hardmask capping layer
KR102198023B1 (ko) * 2013-10-30 2021-01-05 삼성전자주식회사 반도체 소자의 패턴 형성방법
KR102270752B1 (ko) * 2014-08-11 2021-07-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
KR20240046261A (ko) * 2021-08-25 2024-04-08 제미나티오, 인코포레이티드 안티-스페이서 기반 자체 정렬 고차 패터닝
WO2023154365A1 (en) * 2022-02-10 2023-08-17 Tokyo Electron Limited Selective deprotection via dye diffusion

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050038125A (ko) * 2003-10-21 2005-04-27 주식회사 하이닉스반도체 미세 콘택홀 형성방법
KR20070004234A (ko) * 2005-07-04 2007-01-09 삼성전자주식회사 미세패턴의 형성방법 및 이를 이용한 구조물
KR20090010399A (ko) * 2007-07-23 2009-01-30 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
KR20090115564A (ko) * 2008-05-02 2009-11-05 삼성전자주식회사 산 확산을 이용하는 더블 패터닝 공정에 의한 반도체소자의 미세 패턴 형성 방법

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0155880B1 (ko) 1995-09-13 1998-12-01 김광호 반도체 소자의 미세패턴 형성방법
US6486058B1 (en) * 2000-10-04 2002-11-26 Integrated Device Technology, Inc. Method of forming a photoresist pattern using WASOOM
US6534243B1 (en) * 2000-10-23 2003-03-18 Advanced Micro Devices, Inc. Chemical feature doubling process
DE10208449A1 (de) * 2002-02-27 2003-09-11 Infineon Technologies Ag Verfahren zur Erhöhung der Ätzresistenz und zur Verkleinerung der Loch- oder Grabenbreite einer Fotoresiststruktur unter Verwendung von Lösungsmittelsystemen geringer Polarität
JP4143023B2 (ja) * 2003-11-21 2008-09-03 株式会社東芝 パターン形成方法および半導体装置の製造方法
JP4575098B2 (ja) * 2004-09-28 2010-11-04 株式会社東芝 パターン形成方法および電子デバイスの製造方法
KR100680426B1 (ko) * 2004-12-30 2007-02-08 주식회사 하이닉스반도체 포토레지스트 패턴 코팅용 수용성 조성물 및 이를 이용한미세패턴 형성 방법
JP4619839B2 (ja) 2005-03-16 2011-01-26 株式会社東芝 パターン形成方法
DE102005056629B4 (de) * 2005-11-25 2007-08-02 Gvp Gesellschaft Zur Vermarktung Der Porenbrennertechnik Mbh Brenneranordnung
KR100811431B1 (ko) * 2005-12-28 2008-03-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP4544532B2 (ja) * 2006-03-03 2010-09-15 東京エレクトロン株式会社 基板処理方法
JP4724072B2 (ja) * 2006-08-17 2011-07-13 富士通株式会社 レジストパターンの形成方法、半導体装置及びその製造方法
KR100843917B1 (ko) 2006-09-08 2008-07-03 주식회사 하이닉스반도체 반도체 소자 제조 방법
US7959818B2 (en) * 2006-09-12 2011-06-14 Hynix Semiconductor Inc. Method for forming a fine pattern of a semiconductor device
US7790357B2 (en) * 2006-09-12 2010-09-07 Hynix Semiconductor Inc. Method of forming fine pattern of semiconductor device
US7666578B2 (en) * 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
JP5138916B2 (ja) * 2006-09-28 2013-02-06 東京応化工業株式会社 パターン形成方法
KR100876783B1 (ko) * 2007-01-05 2009-01-09 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR100817089B1 (ko) * 2007-02-28 2008-03-26 삼성전자주식회사 이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성방법
US7923200B2 (en) * 2007-04-09 2011-04-12 Az Electronic Materials Usa Corp. Composition for coating over a photoresist pattern comprising a lactam
US7799503B2 (en) * 2007-05-17 2010-09-21 International Business Machines Corporation Composite structures to prevent pattern collapse
US7851135B2 (en) * 2007-11-30 2010-12-14 Hynix Semiconductor Inc. Method of forming an etching mask pattern from developed negative and positive photoresist layers
US8039195B2 (en) * 2008-02-08 2011-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Si device making method by using a novel material for packing and unpacking process
US7981592B2 (en) * 2008-04-11 2011-07-19 Sandisk 3D Llc Double patterning method
JP2009271259A (ja) * 2008-05-02 2009-11-19 Fujifilm Corp レジストパターン用表面処理剤および該表面処理剤を用いたレジストパターン形成方法
US7745077B2 (en) * 2008-06-18 2010-06-29 Az Electronic Materials Usa Corp. Composition for coating over a photoresist pattern
KR100934836B1 (ko) * 2008-06-19 2009-12-31 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
JP5446648B2 (ja) * 2008-10-07 2014-03-19 信越化学工業株式会社 パターン形成方法
US20100159392A1 (en) * 2008-12-22 2010-06-24 Shin-Etsu Chemical Co., Ltd. Patterning process and resist composition
CN101571674A (zh) * 2009-06-09 2009-11-04 上海集成电路研发中心有限公司 一种双重曝光方法
KR101573464B1 (ko) * 2009-07-28 2015-12-02 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050038125A (ko) * 2003-10-21 2005-04-27 주식회사 하이닉스반도체 미세 콘택홀 형성방법
KR20070004234A (ko) * 2005-07-04 2007-01-09 삼성전자주식회사 미세패턴의 형성방법 및 이를 이용한 구조물
KR20090010399A (ko) * 2007-07-23 2009-01-30 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
KR20090115564A (ko) * 2008-05-02 2009-11-05 삼성전자주식회사 산 확산을 이용하는 더블 패터닝 공정에 의한 반도체소자의 미세 패턴 형성 방법

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