KR0155880B1 - 반도체 소자의 미세패턴 형성방법 - Google Patents

반도체 소자의 미세패턴 형성방법 Download PDF

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Abstract

미세패턴 형성방법에 대해 기재되어 있다. 이는 반도체기판 상에 제1 패턴 형성층을 형성하는 제1공정, 제1 패턴형성층 상에 캐핑층을 형성하는 제2공정, 최종적으로 형성될 패턴들 중 짝수 또는 홀수번째의 패턴들만을 형성하기 위한 감광막패턴을 캐핑층 상에 형성하는 제3공정, 감광막패턴을 식각마스크로하여 캐핑층 및 제1 패턴형성층을 식각함으로써 캐핑패턴 및 제1 패턴을 각각 형성하는 제4공정, 패턴들이 형성되어 있는 반도체기판 전면에 스페이서층을 형성하는 제5공정, 스페이서층을 이방성식각함으로써 패턴들의 측벽에 스페이서를 형성하는 제6공정, 스페이서가 형성되어 있는 반도체기판 전면에 제2패턴형성층을 형성하는 제7공정, 제2 패턴형성층을 에치백함으로써 캐핑패턴, 제1 패턴 및 스페이서에 의해 형성된 홈부분에 제2 패턴을 형성하는 제8공정 및 캐핑패턴 및 스페이서를 제거하는 제9공정을 포함하는 것을 특징으로 한다. 따라서, 한계해상도에서 얻을 수 있는 패턴의 크기보다 1.5-2배 작은 미세패턴을 얻을 수 있다.

Description

반도체 소자의 미세패턴 형성방법
제1도는 종래의 미세패턴 형성방법을 설명하기 위해 도시한 단면도이다.
제2a도 내지 제2g 도는 본 발명에 의한 미세패턴 형성방법을 설명하기 위해 도시한 단면도이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 0.2㎛이하의 라인/스페이스 (line/ space)를 갖는 반도체 소자의 미세패턴 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라 소자를 구성하는 요소들(elements)을형성하기 위해서는 더욱 더 미세한 패턴들이 필요하게 되었다. 그러나, 일반적인 사진식각 공정이 가지는 광학적 특성에 의해, 패턴의 미세화에는 한계를 가지게 된다.
제1도는 종래의 미세패턴 형성방법을 설명하기 위해 도시한 단면도로서, 도면부호 10은 반도체 기판을 나타내고, 20은 패턴들을 나타낸다.
종래의 광학적인 사진 공정의 노광으로는, 광학적인 한계를 가지게 되어, 예를 들어, i-Line 광원의 노광 공정에서는 0.3um 이하의 라인/ 스페이스 형성이 어렵다. 즉, 상기 제1도에 있어서, 상기 패턴(20)들 자체의 폭과 패턴들 가의 간격을 0.3㎛이하로 하기가 어렵다.
또한, 예를 들어, 옆을 광원으로 사용할지라도, 0.2um 이하의 라인/ 스페이스 형성은 어려운 것으로 알려져 있다.
본 발명의 목적은 0.2㎛ 이하의 라인/ 스페이스를 가지는 미세패턴을 형성하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 한계해상도에서 얻을 수 있는 라인/ 스페이스의 크기보다 1.5~2배 작은 라인/ 스페이스를 형성할 수 있는 미세패턴 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한, 본 발명에 의한 미세패턴 형성방법은,
반도체기판 상에 제1 패턴형성층을 형성하는 제1공정;
상기 제1패턴 형성층 사에 캐핑층을 형성하는제2공정;
최종적으로 형성될 패턴들 중 짝수 또는 홀수 번째의 패턴들만을 형성하기 위한 감광막 패턴을 식각마스크로 하여 상기 캐핑층 상에 형성하는 제3공정;
상기 감광막 패턴을 식각 마스크로 하여 상기 캐핑층 및 제1패턴 형성층을 식각함으로써 캐핑패턴 및 제1 패턴을 각각 형성하는 제4공정;
상기 패턴들이 형성되어 있는 반도체기판 전면에 스페이서층을 형성하는 제5공정;
상기 스페이서층을 이방성식각함으로써 상기 패턴들의 측벽에 스페이서를 형성하는 제6공정;
상기 스페이서가 형성되어 있는 반도체기판 전면에 제2패턴형성층을 형성하는 제7공정;
상기 제2패턴형성층을 에치백함으로써 상기 캐핑패턴, 제1패턴 및 스페이서에 의해 형성된 홈부분에 제2 패턴을 형성하는 제8공정; 및
상기 캐핑패턴 및 스페이서를 제거하는 제9 공정을 포함하는 것을 특징으로 한다.
본 발명에 의한 미세패턴 형성방법에 있어서, 상기 캐핑층 및 스페이서층은 상기 제1 및 제2 패턴형성층을 구성하는 물질과 식각 선택비를 가지는 물질로 형성되는 것이 바람직하다.
따라서, 본 발명에 의한 미세패턴 형성방법에 의하면, 한계해상도에서 얻을 수 있는 패턴의 크기보다 1.5-2배 작은 미세패턴을 얻을 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명은 더욱 상세하게 설명하고자 한다.
제2a도 내지 제2g도는 본 발명에 의한 미세패턴 형성방법을 설명하기 위해 도시한 단면도이다.
먼저, 제2a도는 감광막패턴(36)을 형성하는 공정을 도시한 것으로서, 이는 반도체기판(30) 상에, 예컨대 다결정실리콘을 증착함으로써 제1 패턴형성층(32a )을 형성하는 제1 공정, 상기 제1 패턴형성층(32a)상에, 상기 제1 패턴형성층(32a)을 구성하는 물질과는 식각 선택비가 있는 물질, 예컨대 산화물을 증착함으로써 캐핑 층(34a)을 형성하는 제2공정 및 상기 캐핑층(34a)상에 최종적으로 형성될 패턴들중 짝수 또는 홀수번째의 패턴들만을 형성하기 위한 감광막패턴(36)을 제3공정으로 진행된다.
이때, 상기 감광막패턴(36)은 0.2㎛ 라인/ 0.8㎛ 스페이스로 형성된다. 또한, 상기 캐핑층(34a)을 형성하는 물질로, 언급한 산화물외에, 질화물을 사용할 수도 있다.
제2b도는 제1패턴(32) 및 캐핑 패턴(34)을 형성하는 공정을 도시한 것으로서, 이는 상기 감광막패턴 (제2a도의 도면부호 36)을 식각마스크로 하고, 상기 제1 패턴형성층 및 캐핑층 (제2a 도의 도면부호 32a 및 34a)을 삭각대상물로 한 이방성식삭을 행함으로써 상기 제1패턴(32) 및 캐핑 패턴(34)을 형성하는 공정으로 진행된다.
제2c도는 스페이서층(38a)을 형성하는 공정을 도시한 것으로서, 이는 제1 패턴(32) 및 캐핑 패턴(34)이 형성되어 있는 반도체 기판(30) 전면 상에, 상기 제1 패턴형성층을 구성하는 물질과는 식각 선택비가 있는 물질, 예컨대 산화물을 증착함으로써 상기 스페이서층(38a)을 형성하는 공정으로 진행된다.
이때, 상기 스페이서층(38a)의 두께는 최종적으로 형성되는 패턴의 크기를 고려하여 정한다. 또한, 상기 스페이서층(38a)을 형성하는 물질로, 언급한 산화물 외에, 질화물을 사용할 수도 있다.
제2d도는 스페이서(38)를 형성하는 공정을 도시한 것으로서, 이는 상기 스페이서층( 제2c도의 도면부호 38a)을 식각대상물로 한 이방성식각 공정을 진행함으로써 형성된다. 상기 스페이서(38)는 제1 패턴(32) 및 캐핑 패턴(34)의 측벽에 형성된다. 이때, 상기 스페이서(38)의 폭은 0.2㎛이다.
본 발명의 일 실시예에서는, 상기 감광막패턴은 0.2㎛ 라인/ 0.2㎛스페이서로 형성하고, 상기 스페이서의 폭은 0.2㎛로하여 진행하였으나, 감광막 패턴 및 스페이서의 크기를 한정하는 상기 수치들의 공정의 목적에 따라 변형될 수 있음은 물론이다.
제2e도는 제2패턴형성층(39a)을 형성하는 공정을 도시한 것으로서, 이는 스페이서(38)이 형성되어 있는 반도체기판(30) 전면에 상기 스페이서(38) 및 캐핑 패턴(34)을 구성하는 물질과 식각 선택비가 있는 물질 예컨대 다결정실리콘을 증착함으로써 상기 제2 패턴형성층(39a)을 형성하는 공정으로 진행된다.
제2f도는 제2패턴(39)을 형성하는 공정을 도시한 것으로서, 이는 상기 제2 패턴형성층 (제2e도의 도면부호 39a)을 식각대상물로 한 이방성식각 공정을 행하여 상기 스페이서(38) 사이의 골 부분을 매우고 있는 제2 패턴 형성층만을 남기는 공정으로 진행된다. 상기 제2패턴(39)은 스페이서(38) 사이의 골부분에 형성된다.
상기 제2 패턴(39)의 라인 폭은, 상기 스페이서(38) 및 제1패턴(32)에 의해 0.2㎛로 한정된다.
제2g도는 스페이서 및 캐핑 패턴 (제2f도의 도면부호 38 및 34)을 제거한 후의 단면도이다.
따라서, 본 발명에 의한 미세패턴 형성방법에 의하면, 0.2㎛라인/0.2㎛ 스페이서과 같은 미세패턴을 형성할 수 있다. 또한, 한계해상도에서 얻을 수 있는 패턴의 크기보다 1.5-2배 작은 미세패턴을 얻을 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (3)

  1. 반도체기판 상에 제1 패턴형성층을 형성하는 제1 공정; 상기 제1 패턴형성층상에 캐핑층을 형성하는 제2공정; 최종적으로 형성될 패턴들 중 짝수 또는 홀수번째의 패턴들만을 형성하기 위한 감광막 패턴을 상기 캐핑층 상에 형성하는 제3공정; 상기 감광막패턴을 시각마스크로 하여 상기 캐핑층 및 제1패턴형성층을 식각함으로써 캐핑패턴 및 제1 패턴을 각각 형성하는 제4공정; 상기 패턴들이 형성되어 있는 반도체기판 전면에 스페이서층을 형성하는 제5공정; 상기 스페이서층을 이방식각 함으로써 상기 패턴들의 측벽에 스페이서를 형성하는 제6공정; 상기 스페이서가 형성되어 있는 반도체기판 전면에 제2패턴 형성층을 형성하는 제7공정; 상기 제2패턴형성층을 에치백함으로써 상기 캐핑패턴, 제1 패턴 및 스페이서에 의해 형성된 홈 부분에 제2 패턴을 형성하는 제8공정; 및 상기 캐핑패턴 및 스페이서를 제거하는 제9공정을 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성 방법.
  2. 제1항에 있어서, 상기 캐핑층 및 스페이서층은 상기 제1 및 제2 패턴형성층을 구성하는 물질과 식각 선택비를 가지는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  3. 제2항에 있어서, 상기 제1 및 제2 패턴형성층은 다결정실리콘으로 구성되고, 상기 캐핑층 및 스페이서층은 산화물 및 질화물 중 어느 하나로 구성되는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
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