KR970018109A - 반도체 소자의 미세패턴 형성방법 - Google Patents

반도체 소자의 미세패턴 형성방법 Download PDF

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Abstract

미세패턴 형성방법에 대해 기재되어 있다. 이는 반도체기판 상에 제1패턴형성층을 형성하는 제1공정, 제1패턴형성층 상에 캐핑층을 형성하는 제2공정, 최종적으로 형성될 패턴들 중 짝수 또는 홀수번째의 패턴들만을 형성하기 위한 감광막패턴을 캐핑층 상에 형성하는 제3공정, 감광막패턴을 식각마스크로하여 캐핑층 및 제1패턴형성층을 식각함으로써 캐핑패턴 및 제1패턴을 각각 형성하는 제4공정, 패턴들이 형성되어 있는 반도체기판 전면에 스페이서층을 형성하는 제5공정, 스페이서층을 이방성식각함으로써 패턴들의 측벽에 스페이서를 형성하는 제6공정, 스페이서가 형성되어 있는 반도체기판 전면에 제2패턴형성층을 형성하는 제7공정, 제2패턴형성층을 에치백함으로써 캐핑패턴, 제1패턴 및 스페이서에 의해 형성된 홈부분에 제2패턴을 형성하는 제8공정 및 캐핑패턴 및 스페이서를 제거하는 제9공정을 포함하는 것을 특징으로 한다. 따라서, 한계해상도에서 얻을 수 있는 패턴의 크기보다 1.5∼2배 작은 미세패턴을 얻을 수 있다.

Description

반도체 소자의 미세패턴 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2D도는 본 발명에 의한 미세패턴 형성방법을 설명하기 위해 도시한 단면도이다.

Claims (3)

  1. 반도체 기판 상에 제1패턴형성층을 형성하는 제1공정; 상기 제1패턴형성층 상에 캐핑층을 형성하는 제2공정; 최종적으로 형성될 패턴들 중 짝수 또는 홀수번째의 패턴들만을 형성하기 위한 감광막패턴을 상기 캐핑층 상에 형성하는 제3공정; 상기 감광막패턴을 식각마스크로 하여 상기 캐핑층 및 제1패턴형성층을 식각함으로써 캐핑패턴 및 제1패턴을 각각 형성하는 제4공정; 상기 패턴들이 형성되어 있는 반도체기판 전면에 스페이서층을 형성하는 제5공정; 상기 스페이서층을 이방성식각함으로써 상기 패턴들의 측벽에 스페이서를 형성하는 제6공정; 상기 스페이서가 형성되어 있는 반도체기판 전면에 제2패턴형성층을 형성하는 제7공정; 상기 제2패턴형성층을 에치백함으로써 상기 캐핑패턴, 제1패턴 및 스페이서에 의해 형성된 홈부분에 제2패턴을 형성하는 제8공정; 및 상기 캐핑패턴 및 스페이서를 제거하는 제9공정을 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  2. 제1항에 있어서, 상기 캐핑층 및 스페이서층 상기 제1 및 제2패턴형성층을 구성하는 물질과 식각 선택비를 가지는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  3. 제2항에 있어서, 상기 제1 및 제2패턴형성층은 다결정실리콘으로 구성되고, 상기 캐핑층 및 스페이서층은 산화물 및 질화물 중 어는 하나로 구성되는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950029836A 1995-09-13 1995-09-13 반도체 소자의 미세패턴 형성방법 KR0155880B1 (ko)

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