KR100796644B1 - 디램 소자 및 그 형성 방법 - Google Patents

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Abstract

디램 소자 및 그 형성 방법을 제공한다. 이 디램 소자는 기판 상에 제1 방향을 따라 교대로 배열되어 제1 패드 열을 이루는 제1 노드 패드들(first node pads) 및 제2 노드 패드들(second node pads), 및 기판 상에 제1 방향을 따라 배열되어 제1 패드 열 양측에 각각 배치된 한쌍의 제2 패드 열을 이루는 비트라인 패드들(bit-line pads)을 포함한다. 스토리지 전극들이 제1 패드 열내 제1 노드 패드들 및 제2 노드 패드들에 각각 접속된다. 이때, 제2 노드 패드의 제1 방향에 수직한 제2 방향으로의 폭은 제1 노드 패드의 제2 방향으로 폭에 비하여 크다.

Description

디램 소자 및 그 형성 방법{DYNAMIC RANDOM ACCESS MEMORY DEVICE AND METHOD OF FORMING THE SAME}
도 1은 종래의 디램 소자를 나타내는 평면도이다.
도 2a 내지 도 9a는 본 발명의 실시예에 따른 디램 소자를 나타내는 평면도들이다.
도 2b는 도 2a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 3b는 도 3a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 4b는 도 4a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 5b는 도 5a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 6b는 도 6a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 7b는 도 7a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 8b는 도 8a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 9b는 도 9a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 10은 도 6a의 A 부분에 도시된 패드들을 확대한 평면도이다.
도 11은 도 7a의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 12은 본 발명의 실시예에 따른 디램 소자의 일 변형예를 보여주는 평면도이다.
도 13은 본 발명의 실시예에 따른 디램 소자의 다른 변형예를 보여주는 평면도이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 디램 소자 및 그 형성 방법에 관한 것이다.
디램 소자는 에스램 소자에 비하여 고집적화가 용이하여 고용량의 기억 소자를 요구하는 여러 제품들에 널리 사용되고 있다. 디램 소자의 단위 셀은 스위칭 소자인 전계 효과 트랜지스터(이하, 트랜지스터라 함) 및 데이터를 저장하는 캐패시터를 포함한다. 반도체 소자의 고집적화 경향에 따라, 디램 셀이 차지하는 평면적은 감소되는 반면에, 디램 셀의 높이는 점점 높아지고 있다. 이로 인하여, 상대적으로 높게 위치한 구조물(예컨대, 비트라인 및/또는 캐패시터)와 상대적으로 낮게 위치한 구조물(예컨대, 트랜지스터의 소오스/드레인 영역)간의 전기적 접속을 위하여 패드들(pads)이 사용되고 있다. 패드들은 비트라인 혹은 캐패시터와 소오스/드레인 영역 사이에 배치된다. 이로써, 비트라인 혹은 캐패시터와 소오스/드레인 영역간의 높이가 감소되어 캐패시터 및 소오스/드레인 영역 사이에 형성되는 콘택홀 혹은 비트라인과 소오스/드레인 영역 사이에 형성되는 콘택홀의 종횡비를 감소시킬 수 있다. 종래의 디램 소자를 도면을 참조하여 설명한다.
도 1은 종래의 디램 소자를 나타내는 평면도이다.
도 1을 참조하면, 반도체 기판에 정의된 활성영역들(1)은 2차원적으로 배열된다. 상부에 형성되는 구조물들간의 간섭등을 최소화하기 위하여, 인접한 한쌍의 열들을 따라 배열된 활성영역들(1)은 지그재그(zigzag) 형태로 배치된다. 하나의 활성영역(1) 상에 한쌍의 게이트 라인(2)이 나란히 가로지른다. 상기 한쌍의 게이트 라인(2)은 열방향을 따라 신장되고, 상기 한쌍의 게이트 라인(2)은 하나의 열을 따라 배열된 복수의 활성영역(1) 상을 가로지른다.
반도체 기판 상에 복수의 제1 패드(3) 및 복수의 제2 패드(4)이 배치된다. 상기 제1 패드(3)는 상기 게이트 라인 일측에 위치한 활성영역(1)의 일단과 접속하고, 상기 제2 패드(4)는 상기 한쌍의 게이트 라인(2) 사이의 활성영역과 접속한다. 상부에 형성되는 캐패시터(미도시함)는 상기 제1 패드(3)에 전기적으로 접속하고, 상부에 형성되는 비트라인(미도시함)은 상기 제2 패드(4)에 전기적으로 접속된다.
상기 제1 패드들(3)은 제1 열을 따라 배열되고, 상기 제2 패드들(3)은 제2 열을 따라 배열된다. 상기 제1 열의 제1 패드들(3)은 한쌍의 열을 따라 배열된 활성영역들(1)과 각각 대응하고, 상기 제2 열의 제2 패드들(4)은 하나의 열을 따라 배열된 활성영역들(1)과 각각 대응한다. 이로써, 상기 제1 열을 이루는 제1 패드들(3)은 상기 제2 열을 이루는 제2 패드들(4)에 비하여 더 조밀하게 배치된다.
상술한 종래의 디램 소자에 따르면, 상기 제1 열의 제1 패드들(3)이 상대적으로 조밀하게 배치되기 때문에, 상기 제1 및 제2 패드들(3,4)간의 간격들 중에서 인접한 한쌍의 상기 제1 패드들(3)간 간격이 가장 작을 수 있다. 이로 인하여, 상기 제1 패드들(3)간에 브릿지(bridge)가 발생될 수 있다. 즉, 제1 및 제2 패드들(3,4)을 정의하는 포토리소그라피 공정시, 좁은 간격으로 인하여, 상기 제1 패드들(3)을 정의하는 감광막 패턴들 사이에 감광막 찌꺼기등이 잔존할 수 있다. 이로써, 상기 제1 패드들(3)간에 상술한 브릿지가 발생할 수 있다. 반도체 소자의 고집적화 경향이 심화됨에 따라, 조밀한 상기 제1 패드들(3)을 명확하게 형성하는 것이 점점 더 어려워지고 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 디램 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 캐패시터들과 접속하고 조밀한 패드들을 명확히 정의하여 고집적화에 최적화된 디램 소자 및 그 형성 방법을 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 디램 소자를 제공한다. 이 디램 소자는 기판 상에 제1 방향을 따라 교대로 배열되어 제1 패드 열을 이루는 제1 노드 패드들(first node pads) 및 제2 노드 패드들(second node pads); 상기 기판 상에 상기 제1 방향을 따라 배열되어 상기 제1 패드 열 양측에 각각 배치된 한쌍의 제2 패드 열을 이루는 비트라인 패드들(bit-line pads); 및 상기 제1 패드 열내 상기 제1 노드 패드들 및 제2 노드 패드들에 각각 접속된 스토리지 전극들(storage electrodes)을 포함한다. 이때, 상기 제2 노드 패드의 상기 제1 방향에 수직한 제2 방향으로의 폭은 상기 제1 노드 패드의 상기 제2 방향으로 폭에 비하여 크다.
구체적으로, 서로 인접한 상기 제1 노드 패드 및 제2 노드 패드는 제1 간격으로 이격되고, 서로 인접한 제1 노드 패드 및 비트라인 패드는 제2 간격으로 이격되고, 서로 인접한 한쌍의 비트라인 패드는 제3 간격으로 이격된다. 이때, 상기 제2 및 제3 간격들은 상기 제1 간격 보다 크고, 상기 제1 간격의 2배와 같거나 작은 것이 바람직하다. 상기 제2 노드 패드와 상기 제2 노드 패드에 인접한 상기 비트라인 패드는 제4 간격으로 이격될 수 있다. 이때, 상기 제1 간격과 상기 제4 간격은 동일한 것이 바람직하다.
일 실시예에 따르면, 상기 제1 노드 패드의 상기 제1 방향으로의 폭은 상기 제2 노드 패드의 상기 제1 방향으로의 폭과 동일할 수 있다.
일 실시예에 따르면, 상기 디램 소자는 상기 기판에 정의되되, 상기 제1 방향을 따라 특정 피치로 배열되어 제1 열을 이루는 제1 활성영역들; 및 상기 제1 열 일측의 상기 기판에 정의되되, 상기 제1 방향을 따라 배열되어 제2 열을 이루는 제2 활성영역들을 더 포함할 수 있다. 이때, 상기 제2 열내 제2 활성영역들은 상기 제1 방향을 따라 상기 제1 활성영역들을 기준으로 상기 특정 피치의 1/2만큼 이동되고, 상기 제1 노드 패드들은 상기 제1 활성영역들의 상기 제1 열에 인접한 일단들에 각각 접속되고, 상기 제2 노드 패드들은 상기 제2 활성영역들의 상기 제2 열에 인접한 일단들에 각각 접속된다. 상기 한쌍의 제2 패드 열 중 하나에 포함된 비트라인 패드들은 상기 제1 활성영역들의 소정영역들에 각각 접속되고, 상기 한쌍의 제2 패드 열 중 다른 하나에 포함된 비트라인 패드들은 상기 제2 활성영역들의 소 정영역들에 각각 접속된다.
일 실시예에 따르면, 상기 디램 소자는 상기 제1 노드 패드가 접속된 상기 제1 활성영역의 일단들 및 상기 제2 노드 패드가 접속된 상기 제2 활성영역의 일단들에 각각 형성된 제1 소오스/드레인 영역들; 상기 비트라인 패드들이 접속된 상기 제1 및 제2 활성영역들에 각각 형성된 제2 소오스/드레인 영역들; 상기 제1 및 제2 소오스/드레인 영역들 사이의 상기 제1 활성영역 및 제2 활성영역을 각각 가로지르는 게이트 라인들; 및 상기 게이트 라인들 양측벽에 형성된 게이트 절연 스페이서를 더 포함할 수 있다. 상기 게이트 라인은 차례로 적층된 게이트 절연막, 게이트 전극 및 게이트 캐핑 절연 패턴을 포함하고, 상기 제1 노드, 제2 노드 및 비트라인 패드의 상부면은 상기 게이트 라인의 상부면 보다 높다.
일 실시예에 따르면, 상기 디램 소자는 상기 기판 상에 배치되어 상기 제1 노드, 제2 노드 및 비트라인 패드들을 덮는 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 상기 비트라인 패드들에 각각 접속된 비트라인 콘택 플러그들; 상기 제1 층간 절연막에 배치되어 상기 비트라인 콘택 플러그들에 각각 접속된 비트라인들; 상기 비트라인들 및 제1 층간 절연막을 덮는 제2 층간 절연막; 및 상기 제2 및 제1 층간 절연막들을 연속적으로 관통하여 상기 제1 노드 패드들 및 제2 노드 패들에 각각 접속된 매몰 콘택 플러그들을 더 포함할 수 있다. 이때, 상기 스토리지 전극들은 상기 제2 층간 절연막 상에 배치되어 상기 매몰 콘택 플러그들과 각각 접속한다.
일 실시예에 따르면, 상기 비트라인 양측벽에 형성된 비트라인 절연 스페이 서를 더 포함할 수 있다. 이때, 상기 비트라인은 차례로 적층된 도전 라인 패턴 및 비트라인 캐핑 절연 패턴을 포함하고, 상기 매몰 콘택 플러그는 상기 비트라인 캐핑 절연 패턴 및 비트라인 절연 스페이서에 정렬된다.
일 실시예에 따르면, 상기 매몰 콘택 플러그들의 중심점들은 상기 제1 방향을 따라 연장된 하나의 가상 직선상에 배치될 수 있다. 이와는 달리, 상기 제1 노드 패드들에 접속된 상기 매몰 콘택 플러그들의 중심점들은 상기 제1 방향을 따라 연장된 제1 가상 직선 상에 배치되고, 상기 제2 노드 패드들에 접속된 상기 매몰 콘택 플러그들의 중심점들은 상기 제1 가상 직선 일측에 나란한 제2 가상 직선 상에 배치될 수 있다.
일 실시예에 따르면, 상기 스토리지 전극들의 중심점들은 상기 제1 방향을 따라 연장된 하나의 가상 직선 상에 배치될 수 있다. 이와는 달리, 상기 제1 노드 패드들과 접속된 스토리지 전극들의 중심점들은 상기 제1 방향을 따라 연장된 제1 가상 직선상에 배치되고, 상기 제2 노드 패드들과 접속된 스토리지 전극들의 중심점들은 상기 제1 가상 직선 일측에 나란한 제2 가상 직선 상에 배치될 수 있다.
일 실시예에 따르면, 상기 디램 소자는 상기 스토리지 전극의 표면 상에 형성된 유전체막; 및 상기 유전체막 상에 배치되어 상기 스토리지 전극의 표면을 덮는 평판 전극을 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 디램 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 제1 방향을 따라 교대로 배열되어 제1 패드 열을 이루는 제1 노드 패드들 및 제2 노드 패드들, 및 상기 기판 상에 상기 제1 방향을 따라 배열되 어 상기 제1 패드 열 양측에 각각 배치된 한쌍의 제2 패드 열을 이루는 비트라인 패드들을 형성하는 단계; 및 상기 제1 패드 열내 상기 제1 노드 패드들 및 제2 노드 패드들에 각각 접속된 스토리지 전극들을 형성하는 단계를 포함한다. 이때, 상기 제2 노드 패드의 상기 제1 방향에 수직한 제2 방향으로의 폭은 상기 제1 노드 패드의 상기 제2 방향으로 폭에 비하여 크게 형성한다.
일 실시예에 따르면, 상기 제1 노드 패드들, 제2 노드 패드들 및 비트라인 패드들을 형성하는 단계는, 기판 상에 패드 도전막 및 제1 마스크막을 차례로 형성하는 단계; 상기 제1 마스크막을 패터닝하여 상기 제1 패드 열을 따라 배열된 제1 노드 패드 마스크 패턴들 및 상기 한쌍의 제2 패드 열을 따라 배열된 비트라인 패드 마스크 패턴들을 형성하는 단계; 상기 기판 전면 상에 제2 마스크막을 콘포말(conformal)하게 형성하는 단계; 상기 제2 마스크막 상에 서로 인접한 한쌍의 상기 제1 노드 패드 마스크 패턴들 사이의 영역들을 각각 채우는 제2 노드 패드 마스크 패턴들을 형성하는 단계; 상기 제1 노드, 제2 노드 및 비트라인 패드 마스크 패턴들을 마스크로 사용하여 상기 제2 마스크막을 식각하여 상기 제1 노드, 제2 노드 및 비트라인 패드 마스크 패턴들 사이의 패드 도전막을 노출시키는 단계; 및 상기 노출된 패드 도전막을 식각하여 상기 제1 노드 패드들, 제2 노드 패드들 및 비트라인 패드들을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 서로 인접한 상기 제1 노드 패드 마스크 패턴 및 비트라인 패드 마스크 패턴간의 간격 및 서로 인접한 한쌍의 비트라인 패드 마스크 패턴간의 간격은 상기 제2 마스크막의 두께보다 크고, 상기 제2 마스크막의 두께의 2 배 값과 같거나 작은 것이 바람직하다.
일 실시예에 따르면, 상기 제2 노드 패드 마스크 패턴과 그것에 인접한 상기 비트라인 패드 마스크 패턴간의 간격 및 서로 인접한 상기 제1 및 제2 노드 패드 마스크 패턴들간의 간격은 상기 제2 마스크막의 두께와 동일한 것이 바람직하다.
일 실시예에 따르면, 상기 제1 노드 패드 마스크 패턴의 상기 제1 방향으로의 폭은 상기 제2 노드 패드 마스크 패턴의 상기 제1 방향으로의 폭과 형성될 수 있다.
일 실시예에 따르면, 상기 방법은 상기 제1 마스크막을 형성하기 전에, 상기 패드 도전막 상에 상기 패드 도전막에 대하여 식각선택비를 갖는 하드마스크막을 형성하는 단계를 더 포함할 수 있다. 상기 제1 노드, 제2 노드 및 비트라인 패드 마스크 패턴들 사이의 패드 도전막을 노출시키는 단계는 상기 제1 노드, 제2 노드 및 비트라인 패드 마스크 패턴들을 마스크로 하여 상기 제2 마스크막 및 하드마스크막을 연속적으로 식각하는 단계를 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 (또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 9a는 본 발명의 실시예에 따른 디램 소자를 나타내는 평면도들이고, 도 2b 내지 도 9b는 각각 도 2a 내지 도 9a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 2a 및 도 2b는 디램 소자의 셀어레이에 형성된 트랜지스터들을 나타낸다.
도 2a 및 도 2b를 참조하면, 반도체 기판(100, 이하 기판이라 함)에 소자분리막(102)을 형성하여 제1 활성영역들(104a) 및 제2 활성영역들(104b)을 정의한다. 상기 제1 활성영역들(104a)은 제1 행들 및 제1 열들을 따라 2차원적으로 배열된다. 상기 제1 열과 평행한 방향을 제1 방향으로 정의하고, 상기 행과 평행한 방향을 제2 방향으로 정의한다. 상기 제1 방향은 도면에서 y축 방향을 의미하고 상기 제2 방향은 x축 방향을 의미한다. 상기 제1 활성영역들(104a)은 상기 제1 방향(즉, 열방향)으로 제1 피치(106a, first pitch)를 갖고, 상기 제2 방향(즉, 행방향)으로 제2 피치(106b)를 갖는다. 상기 제2 활성영역들(104b)은 상기 제1 활성영역들(104a)이 상기 제1 방향으로 상기 제1 피치(106a)의 1/2만큼 이동하고 상기 제2 방향으로 상기 제2 피치(106b)의 1/2만큼 이동된 위치에 정의된다. 상기 제2 활성영역들(104b)은 제2 행들 및 제2 열들을 따라 2차원적으로 배열된다. 즉, 제1 활성영역들(104a)이루는 제1 열들 및 제2 활성영역들(104b)이 이루는 제2 열들은 상기 제2 방향을 따라 교대로 배열된다. 서로 인접한 제1 및 제2 열들에서, 상기 제2 열내 제2 활성 영역들(104b)은 상기 제1 열내 제1 활성영역들(104a)을 기준으로 상기 제1 방향으로 상기 제1 피치(106a)의 1/2만큼 이동된다.
상기 기판(100) 상에 상기 제1 및 제2 활성영역들(104a,104b)을 가로지르는 게이트 라인들(114)을 형성한다. 상기 게이트 라인들(114)은 서로 나란히 배열된다. 한쌍의 게이트 라인들(114)이 상기 제1 열을 따라 배열된 상기 제1 활성영역들(104a)을 나란히 가로지른다. 다른 한쌍의 게이트 라인들(114)이 상기 제2 열을 따라 배열된 제2 활성영역들(104b)을 나란히 가로지른다.
상기 게이트 라인(114)은 차례로 적층된 게이트 절연막(108), 게이트 전극(110) 및 게이트 캐핑 절연 패턴(112)을 포함한다. 상기 게이트 절연막(108)은 산화막, 특히, 열산화막으로 형성될 수 있다. 상기 게이트 전극(110)은 도전 물질로 형성된다. 예컨대, 상기 게이트 전극(110)은 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 캐핑 절연 패턴(112)은 산화막, 질화막 및 산화질화막 중에서 적어도 하나로 형성될 수 있다.
상기 게이트 라인들(114)을 마스크로 사용하여 상기 제1 및 제2 활성영역들(104a,104b)에 도펀트 이온들(dopant ions)을 주입하여 제1 소오스/드레인 영역들(118a) 및 제2 소오스/드레인 영역들(118b)을 형성한다. 상기 제1 소오스/드레인 영역들(118a)은 상기 제1 활성영역들(104a)의 양단들 및 상기 제2 활성영역들(104b)의 양단들에 각각 형성된다. 상기 제2 소오스/드레인 영역들(118a)은 한쌍 의 게이트 라인(114) 사이의 제1 활성영역들(104a) 및 다른 한쌍의 게이트 라인(114) 사이의 제2 활성영역들(104a)에 각각 형성된다.
상기 게이트 라인(114)의 양측벽에 게이트 절연 스페이서(116)를 형성한다. 상기 게이트 절연 스페이서(116)는 상기 게이트 전극(110)의 측벽을 덮는다. 즉, 상기 게이트 전극(110)은 상기 게이트 캐핑 절연 패턴(112) 및 게이트 절연 스페이서(116)에 의하여 둘러싸인다. 상기 게이트 절연 스페이서(116)는 산화막, 질화막 및 산화질화막 중에서 적어도 하나를 포함할 수 있다.
다음으로, 도 2a의 도면 상에 패드들을 형성하는 방법을 도 3a 내지 도 6a, 도 3b 내지 도 6b 및 도 10을 참조하여 설명한다. 도 10은 도 6a의 A 부분의 패드들을 확대한 도면이다.
도 3a 및 도 3b를 참조하면, 게이트 라인(114) 및 게이트 절연 스페이서(116)를 갖는 기판(100) 상에 패드 도전막(120)을 형성한다. 상기 패드 도전막(120)은 상기 제1 및 제2 소오스/드레인 영역들(118a,118b)과 접촉한다. 이때, 상기 게이트 전극(110)은 상기 게이트 캐핑 절연 패턴(112) 및 게이트 절연 스페이서(116)에 둘러싸여 있기 때문에, 상기 패드 도전막(120) 및 게이트 전극(110)은 서로 절연된다. 상기 패드 도전막(120)은 도핑된 폴리실리콘으로 형성될 수 있다.
상기 패드 도전막(120) 상에 하드마스크막(122)을 형성한다. 상기 하드마스크막(122)은 상기 패드 도전막(120)에 대하여 식각선택비를 갖는 물질로 형성한다. 경우에 따라, 상기 하드마스크막(122)은 생략될 수도 있다.
상기 하드마스크막(122) 상에 제1 마스크막을 형성하고, 상기 제1 마스크막 을 패터닝하여 제1 노드 패드 마스크 패턴들(124) 및 비트라인 패드 마스크 패턴들(125)을 형성한다. 상기 제1 마스크막은 상기 하드마스크막(122)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 이와는 달리, 상기 하드마스크막(122)이 생략되는 경우에, 상기 하드마스크막(122)은 상기 패드 도전막(120)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다.
상기 제1 노드 패드 마스크 패턴들(124)은 상기 제1 방향을 따라 배열되어 제1 패드 열을 이룬다. 상기 비트라인 패드 마스크 패턴들(125)은 상기 제1 방향을 따라 배열되어 제2 패드 열을 이룬다. 상기 제2 패드 열은 상기 제1 패드 열의 일측에 배치된다. 복수의 상기 제1 패드 열 및 복수의 상기 제2 패드 열이 상기 제2 방향을 따라 교대로 배열된다. 이로써, 한쌍의 제2 패드 열은 하나의 상기 제1 패드 열의 양측에 각각 배치된다.
상기 제1 패드 열내 제1 노드 패드 마스크 패턴들(124)은 상기 제1 열내 제1 활성영역들(104a)의 일단들을 각각 덮는다. 즉, 상기 제1 패드 열내 제1 노드 패드 마스크 패턴들(124)은 상기 제1 활성영역들(104a)의 일단들에 형성된 제1 소오스/드레인 영역들(118a)을 각각 덮는다. 서로 인접한 한쌍의 제1 패드 열내 제1 노드 패드 마스크 패턴들(124)은 상기 제1 열내 제1 활성영역들(104a)의 양단들에 형성된 제1 소오스/드레인 영역들(118a)을 각각 덮는다.
상기 제1 열내 제1 활성영역들(104a)에 형성된 제2 소오스/드레인 영역들(118b) 및 상기 제2 열내 제2 활성영역들(104b)에 형성된 제2 소오스/드레인 영역들(118b) 상부에 상기 비트라인 패드 마스크 패턴들(125)이 각각 배치된다. 즉, 상기 제1 패드 열 양측에 배치된 한쌍의 제2 패드 열 중 하나의 비트라인 패드 마스크 패턴들(125)은 상기 제1 열내 제1 활성영역들(104a)에 형성된 제2 소오스/드레인 영역들(118b)을 각각 덮고, 상기 한쌍의 제2 패드 열 중 다른 하나의 비트라인 패드 마스크 패턴들(125)은 상기 제2 열내 제2 활성영역들(104b)에 형성된 제2 소오스/드레인 영역들(118b)을 각각 덮는다.
상기 제1 마스크막을 패터닝시, 상기 제2 활성영역(104b)에 형성된 제1 소오스/드레인 영역들(118a)을 덮는 마스크 패턴은 형성되지 않는다.
도 4a 및 도 4b를 참조하면, 제1 노드 패드 마스크 패턴들(124) 및 비트라인 패드 마스크 패턴들(125)을 갖는 기판(100) 상에 제2 마스크막(126)을 실질적으로 콘포말(conformal)하게 형성한다. 상기 제2 마스크막(126)은 상기 제1 노드 패드 마스크 패턴(124)의 상부면 및 측벽과, 상기 비트라인 패드 마스크 패턴(125)의 상부면 및 측벽 상에 실질적으로 동일한 두께로 형성된다.
상기 제2 마스크막(126) 상에 인접한 상기 제1 노드 패드 마스크 패턴들(124) 사이의 빈 영역들을 채우는 제3 마스크막을 형성한다. 상기 빈 영역의 측벽 및 바닥면은 상기 제2 마스크막(126)으로 이루어진다. 상기 빈 영역의 측벽을 이루는 제2 마스크막(126)은 서로 인접한 상기 제1 노드 패드 마스크 패턴들(124)의 측벽들 및 서로 인접한 비트라인 패드 마스크 패턴들(125)의 측벽들 상에 형성된다. 상기 빈 영역들의 각각은 고립된 형태이다.
상기 제2 마스크막(126)은 상기 제1 마스크막 및 제3 마스크막에 대하여 식각선택비를 갖는 물질로 형성한다. 상기 제1 마스크막 및 제3 마스크막은 서로 동 일한 물질로 형성될 수 있다. 예컨대, 상기 하드마스크막(122)은 산화막으로 형성하고, 상기 제1 및 제3 마스크막들은 폴리실리콘으로 형성하고, 상기 제2 마스크막(126)을 산화막으로 형성할 수 있다. 이와는 다르게, 상기 하드마스크막(122)이 생략되는 경우에, 상기 제1 및 제3 마스크막들은 상기 패드 도전막(120)에 대하여 식각선택비를 갖는 질화막 또는 산화질화막등으로 형성하고, 상기 제2 마스크막(126)을 산화막으로 형성할 수 있다.
상기 제3 마스크막을 상기 제1 노드 및 비트라인 패드 마스크 패턴들(124,125)의 상부면 상의 제2 마스크막(126)이 노출될때까지 평탄화시키어 상기 빈 영역들을 각각 채우는 제2 노드 패드 마스크 패턴들(128)을 형성한다. 상기 제2 노드 패드 마스크 패턴들(128)은 상기 제1 패드 열내에 존재한다. 즉, 상기 제1 노드 패드 마스크 패턴들(124) 및 상기 제2 노드 패드 마스크 패턴들(128)은 상기 제1 방향을 따라 교대로 배치되어 상기 제1 패드 열을 이룬다. 상기 제1 패드 열내 제2 노드 패드 마스크 패턴들(128)은 상기 제2 열내 제2 활성영역들(104b)의 일단들에 형성된 제1 소오스/드레인 영역들(118a)을 각각 덮는다. 다시 말해서, 상기 제1 패드 열내 제1 및 제2 노드 패드 마스크 패턴들(124,128)은 상기 제1 및 제2 활성영역들(104a,104b)의 서로 인접한 일단들에 형성된 제1 소오스/드레인 영역들(118a)을 각각 덮는다.
서로 인접한 한쌍의 제1 노드 패드 마스크 패턴(124) 사이의 간격은 상기 제2 마스크막(126)의 두께의 2배 보다 크다. 구체적으로, 서로 인접한 한쌍의 제1 노드 패드 마스크 패턴(124)은 상기 제2 마스크막(126)의 두께의 2배와 상기 제2 노 드 패드 마스크 패턴(128)의 상기 제1 방향으로 폭을 합한 값과 같다. 서로 인접한 상기 제1 노드 패드 마스크 패턴(124) 및 비트라인 패드 마스크 패턴(125)간의 간격 및 서로 인접한 한쌍의 비트라인 패드 마스크 패턴(125)간의 간격은 상기 제2 마스크막(126)의 두께 보다 크고, 상기 제2 마스크막(126) 두께의 2배와 같거나 작은 것은 바람직하다. 이에 따라, 상기 제2 마스크막(126)은 서로 인접한 제1 노드 패드 마스크 패턴(124) 및 비트라인 패드 마스크 패턴(125) 사이의 공간 및 서로 인접한 한쌍의 비트라인 패드 마스크 패턴(125) 사이의 공간을 채운다. 그 결과, 상기 빈 영역을 고립된 형태로 형성할 수 있다. 그 결과, 상기 제2 노드 패드 마스크 패턴들(128)은 서로 고립된 형태로 형성된다.
인접한 상기 제1 및 제2 노드 패드 마스크 패턴들(124,128)간의 간격 및 인접한 상기 제2 노드 패드 마스크 패턴(128) 및 비트라인 패드 마스크 패턴(125)간의 간격은 상기 제2 마스크막(126)의 두께에 의하여 결정되며, 서로 동일하다.
도 5a 및 도 5b를 참조하면, 상기 제1 노드 패드, 제2 노드 패드 및 비트라인 마스크 패턴들(124,128,125)을 마스크로 사용하여 상기 제2 마스크막(126) 및 하드마스크막(122)을 연속적으로 식각한다. 이로써, 상기 제1 노드 패드, 제2 노드 패드 및 비트라인 마스크 패턴들(124,128,125) 사이의 상기 패드 도전막(120)이 노출된다. 상기 식각 공정으로 인하여, 상기 제1 노드 패드 마스크 패턴(124) 아래에 제1 하드마스크 패턴(122a)이 형성되고, 상기 제2 노드 패드 마스크 패턴(128) 아래에 제2 하드마스크 패턴(122b)이 형성되며, 상기 비트라인 패드 마스크 패턴(125) 아래에 제3 하드마스크 패턴(122c)이 형성된다. 또한, 상기 제2 노드 패드 마스크 패턴(128)과 상기 제2 하드마스크 패턴(122b) 사이에 잔여 패턴(126a)이 형성된다. 상기 잔여 패턴(126a)은 상기 제2 마스크막(126)의 일부분이다.
도 6a 및 도 6b를 참조하면, 상기 제1 노드 패드, 제2 노드 패드 및 비트라인 패드 마스크 패턴들(124,128,125)을 마스크로 사용하여 상기 패드 도전막(120)을 식각하여 제1 노드 패드(120a), 제2 노드 패드(120b) 및 비트라인 패드(120c)를 형성한다. 상기 제1 노드 패드(120a)는 상기 제1 노드 패드 마스크 패턴(124)에 의하여 정의되고, 상기 제2 노드 패드(120b)는 상기 제2 노드 패드 마스크 패턴(128)에 의하여 정의되며, 상기 비트라인 패드(120c)는 상기 비트라인 패드 마스크 패턴(125)에 의하여 정의된다.
상기 마스크 패턴들(124,128,125)이 폴리실리콘으로 형성되는 경우에, 상기 패드 도전막(120)을 식각할때, 상기 마스크 패턴들(124,128,125)이 식각될 수 있다. 이 경우에, 상기 제1, 제2 및 제3 하드마스크 패턴들(122a,122b,122c)이 상기 패드들(120a,120b,120c)을 보호하는 실질적인 식각 마스크 역할을 수행할 수 있다. 상기 하드마스크 패턴들(122a,122b,122c)이 생략되는 경우에, 상기 마스크 패턴들(124,128,125)을 상기 패드 도전막(120)에 대하여 식각선택비를 갖는 질화막 또는 산화질화막으로 형성함으로써, 상기 마스크 패턴들(124,128,125)이 실질적인 식각 마스크 역할을 수행할 수 있다.
상기 제1 노드, 제2 노드 및 비트라인 패드들(120a,120b,120c)을 형성한 후에, 상기 마스크 패턴들(124,128,125), 잔여 패턴(126a) 및 하드마스크 패턴들(122a,122b,122c)을 제거한다.
상기 패드들(120a,120b,120c)에 대하여 도 10을 참조하여 구체적으로 설명한다.
도 6a, 도 6b 및 도 10을 참조하면, 상기 기판(100) 상에 복수의 상기 제1 노드 패드(120a) 및 복수의 상기 제2 노드 패드(120b)이 상기 제1 방향을 따라 교대로 배열되어 상기 제1 패드 열을 이룬다. 복수의 상기 비트라인 패드(120c)가 상기 제1 방향을 따라 배열되어 상기 제2 패드 열을 이룬다. 상술한 바와 같이, 상기 제2 패드 열은 상기 제1 패드 열의 일측에 배치된다.
복수의 상기 제1 패드 열 및 복수의 상기 제2 패드 열이 상기 제2 방향을 따라 교대로 나란히 배열된다. 이로써, 한쌍의 상기 제2 패드 열이 상기 제1 패드 열 양측에 각각 배치된다.
서로 인접한 상기 제1 및 제2 노드 패드들(120a,120b)은 제1 간격(D1)으로 이격되고, 서로 인접한 상기 제1 노드 패드(120a) 및 비트라인 패드(120c)은 제2 간격(D2)으로 이격되며, 서로 인접한 한쌍의 상기 비트라인 패드(120c)는 제3 간격(D3)으로 이격된다. 서로 인접한 상기 제2 노드 패드(120a) 및 비트라인 패드(120c)은 제4 간격으로 이격된다. 상기 제2 및 제3 간격들(D2,D2)은 상기 제1 간격(D1)에 비하여 크고, 상기 제1 간격(D2)의 2배와 같거나 작다. 상기 제1 간격(D1) 및 제4 간격(D4)은 서로 동일한다. 상기 제1 및 제4 간격들(D1,D4)은 상기 제2 마스크막(126)의 두께와 같다.
상기 제1 노드 패드(120a)는 상기 제1 패드 열에 수직한 방향(즉, 상기 제2 방향)으로 제1 폭(W1)을 갖고, 또한, 상기 제1 노드 패드(120a)는 상기 제1 패드 열에 평행한 방향(즉, 상기 제1 방향)으로 제2 폭(W2)을 갖는다. 상기 제2 노드 패드(120b)는 상기 제2 방향으로 제3 폭(W3)을 갖고, 또한, 상기 제2 노드 패드(120b)는 상기 제1 방향으로 제4 폭(W4)을 갖는다. 이때, 상기 제2 노드 패드(120b)의 제3 폭(W3)은 상기 제1 노드 패드(120a)의 제1 폭(W1)에 비하여 크다. 이는, 상기 제1 노드 패드(120a) 및 비트라인 패드(120c)간의 제2 간격(D2)이 상기 제2 노드 패드(120b) 및 비트라인 패드(120c)간의 제4 간격(D4)에 비하여 큰 것에 기인한다. 상기 제1 노드 패드(120a)의 제2 폭(W2)은 상기 제2 노드 패드(120b)의 제4 폭(W4)과 동일한 것이 바람직하다.
상기 제1 노드 패드(120a)는 상기 제1 활성영역(104a)의 일단에 형성된 제1 소오스/드레인 영역(118a)과 접속하고, 상기 제2 노드 패드(120b)는 상기 제2 활성영역(104b)의 일단에 형성된 제1 소오스/드레인 영역(118a)과 접속한다. 다시 말해서, 상기 제1 패드 열내 제1 및 제2 노드 패드들(120a,120b)은 서로 인접한 제1 열 및 제2 열의 중앙부에 위치하고, 상기 제1 패드 열내 제1 노드 패드들(120a)은 상기 제1 활성영역들(104a)의 상기 제2 열에 인접한 일단들에 형성된 제1 소오스/드레인 영역들(118a)과 각각 접속하고, 상기 제1 패드 열내 제2 노드 패드들(120b)은 상기 제2 활성영역들(104b)의 상기 제1 열에 인접한 일단들에 형성된 제1 소오스/드레인 영역들(118a)과 각각 접속한다. 상기 제1 패드 열 양측에 각각 위치한 한쌍의 제2 패드 열내 비트라인 패드들(120c)은 상기 제1 및 제2 활성영역들(104a,104b)에 형성된 제2 소오스/드레인 영역들(118b)에 각각 접속한다.
상기 제1 노드, 제2 노드 및 비트라인 패드들(120a,120b,120c)은 게이트 절 연 스페이서(116)에 정렬된다. 즉, 상기 마스크 패턴들(124,128,125)을 마스크로 사용한 식각 공정시, 상기 패드들(120a,120b,120c)은 적어도 상기 게이트 절연 스페이서(116)에 자기정렬적으로 형성된다. 상기 패드들(120a,120b,120c)은 상기 게이트 캐핑 절연 패턴(112)의 일부를 덮을 수도 있다.
상술한 패드들(120a,120b,120c)의 구조적 특징 및 이들을 형성하는 방법에 따르면, 상기 제1 마스크막을 패터닝할때, 제1 노드 패드 마스크 패턴들(124) 및 비트라인 패드 마스크 패턴들(125)을 형성한다. 이때, 상기 패드 마스크 패턴들(124,125)간의 간격들은 상기 제1 및 제2 노드 패드들간의 제1 간격(D1)에 비하여 크다. 이에 따라, 상기 제1 노드 패드 마스크 패턴들(124) 및 비트라인 패드 마스크 패턴들(125)을 정의하는 포토리소그라피 공정의 공정 마진이 향상된다.
또한, 상기 제2 노드 패드 마스크 패턴들(128)은 상기 제2 마스크막(126) 및 제3 마스크막에 의하여 자기정렬적으로 형성된다. 이에 따라, 상기 제2 노드 패드 마스크 패턴들(128)의 형성을 위한 포토리소그라피 공정이 요구되지 않는다. 그 결과, 생산성을 향상시킴과 더불어 포토리소그라피 공정의 공정 마진을 확보할 수 있다.
결과적으로, 상술한 패드들(120a,120b,120c)을 형성하는 방법에 의하여 포토리소그라피 공정의 공정 마진을 확보함과 더불어 좁은 간격의 제1 및 제2 노드 패드들(120a,120b)을 형성할 수 있다.
도 7a는 도 6a의 도면 상에 비트라인 콘택플러그(134) 및 비트라인(140)을 도시한 도면이다. 비트라인 콘택플러그(134) 및 비트라인(140)의 구조적 특징 및 이들을 형성하는 방법을 도 7a, 도 7b 및 도 11을 참조하여 설명한다. 도 11은 도 7a의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 7a, 도 7b 및 도 11을 참조하면, 상기 패드들(120a,120b,120c)을 갖는 기판(100) 상에 제1 층간 절연막(130)을 형성한다. 상기 제1 층간 절연막(130)은 산화막으로 형성될 수 있다. 상기 제1 층간 절연막(130)을 패터닝하여 상기 비트라인 패드들(120c)을 각각 노출시키는 비트라인 콘택홀들(132)을 형성하고, 상기 비트라인 콘택홀들(132)을 각각 채우는 비트라인 콘택플러그(134)를 형성한다. 도 7a의 도면에서 비트라인 콘택 플러그(134)의 상부면은 레이아웃상의 형상으로 도시하였다. 즉, 도 7a에서, 비트라인 콘택 플러그(134)의 상부면은 사각형상이나, 포토리소그라피 공정의 효과에 의하여, 상기 비트라인 콘택 플러그(134)의 상부면은 원형으로 형성될 수 있다.
상기 제1 층간 절연막(130) 상에 나란히 배열된 복수의 비트라인(140)을 형성한다. 상기 비트라인들(140)은 상기 제2 방향으로 신장된다. 상기 비트라인들(140)은 상기 비트라인 콘택 플러그들(134)에 접속된다. 상기 비트라인(140)은 상기 제1 행을 따라 배열된 제1 활성영역들(104a)에 형성된 제2 소오스/드레인 영역들(118b), 또는 상기 제2 행을 따라 배열된 제2 활성영역들(104b)에 형성된 제2 소오스/드레인 영역들(118b)과 전기적으로 접속한다.
구체적으로, 하나의 상기 비트라인(140)에 접속된 비트라인 콘택플러그들(134)은 상기 제1 행을 따라 배열된 제1 활성영역들(104a)에 접속된 비트라인 패드들(120c)과 각각 접속하고, 다른 하나의 상기 비트라인(140)에 접속된 비트라인 콘택 플러그들(134)은 상기 제2 행을 따라 배열된 제2 활성영역들(140b)에 접속된 비트라인 패드들(120c)에 각각 접속된다. 다시 말해서, 상기 비트라인들(140)은 상기 제1 패드 열 양측에 인접한 한쌍의 제2 패드 열내 비트라인 패드들(120c)과 각각 접속된다.
상기 비트라인 콘택플러그(134)는 도전물질, 예컨대, 도핑된 폴리실리콘 또는 텅스텐등을 포함할 수 있다. 상기 비트라인(140)은 차례로 적층된 도전 라인 패턴(136) 및 비트라인 캐핑 절연 패턴(138)을 포함할 수 있다. 경우에 따라, 상기 비트라인 캐핑 절연 패턴(138)은 생략될 수도 있다. 이 경우에, 상기 비트라인(140)은 상기 도전 라인 패턴(136)만으로 구성된다. 상기 도전 라인 패턴(136)은 텅스텐등으로 형성될 수 있다. 상기 비트라인 캐핑 절연 패턴(138)은 질화막 또는 산화질화막등으로 형성될 수 있다. 상기 비트라인(140) 양측벽에 비트라인 절연 스페이서(142)를 형성할 수 있다. 상기 비트라인 절연 스페이서(142)는 질화막 또는 산화질화막등으로 형성될 수 있다.
도 8a는 도 7a의 도면에 매몰 콘택플러그들(148) 및 스토리지 전극들(154, storage electrodes)을 도시한 도면이다.
도 8a 및 도 8b를 참조하면, 제2 층간 절연막(144)이 상기 비트라인들(140)을 포함한 기판(100) 전면 상을 덮는다. 상기 제2 층간 절연막(144)은 산화막을 포함할 수 있다. 이에 더하여, 상기 제2 층간 절연막(144)의 적어도 윗부분은 산화막에 대하여 식각선택비를 갖는 질화막으로 형성될 수 있다.
상기 제2 및 제1 층간 절연막들(144,130)을 연속적으로 패터닝하여 상기 제1 노드 패드들(120a) 및 제2 노드 패드들(120b)을 각각 노출시키는 매몰 콘택홀들(146)을 형성한다. 상기 매몰 콘택홀들(146)은 적어도 상기 비트라인 절연 스페이서(142)에 자기정렬되어 형성될 수 있다. 상기 비트라인들(140)간의 간격이 충분한 경우에, 상기 비트라인 절연 스페이서(142)는 생략되고, 상기 매몰 콘택 플러그(146)는 상기 비트라인들(140) 사이의 제2 층간 절연막(144)을 관통하여 상기 제1 노드 패드(120a) 또는 제2 노드 패드(120a)를 노출시킬 수 있다.
상기 매몰 콘택홀들(146)을 각각 채우는 매몰 콘택플러그들(148)을 형성한다. 상기 매몰 콘택플러그(148)는 도전 물질, 예컨대, 도핑된 폴리실리콘 또는 텅스텐등으로 형성될 수 있다. 상기 제1 방향을 따라 배열된 매몰 콘택플러그들(148)는 하나의 열로 정렬될 수 있다. 즉, 상기 제1 방향을 따라 배열된 매몰 콘택플러그들(148)의 중심점들은 상기 제1 방향을 따라 연장된 하나의 가상 직선상에 위치할 수 있다. 도 8a에서, 상기 매몰 콘택플러그(148)의 상부면은 레이아웃으로 도시하였다. 즉, 도 8a에서 상기 매몰 콘택플러그(148)의 상부면은 사각형상으로 도시되어 있으나, 상기 매몰 콘택홀(146)을 형성하기 위한 포토리소그라피 공정의 효과에 의하여, 상기 매몰 콘택플러그(148)의 상부면은 원형으로 형성된다.
상술한 바와 같이, 상기 제2 노드 패드(120b)의 제3 폭(W3)은 상기 상기 제1 노드 패드(120a)의 제1 폭(W1)에 비하여 크다. 이로써, 상기 제2 노드 패드(120b)와 상기 제2 노드 패드(120)에 접속된 매몰 콘택플러그(148)의 상기 제2 방향으로의 정렬 마진이 향상된다. 또한, 상기 매몰 콘택플러그들(148)간의 간격 및/또는 스토리지 전극들간의 간격에 대한 마진도 확보할 수 있다. 이에 관해서는 후술한 다.
상기 매몰 콘택플러그들(148)을 갖는 기판(100) 상에 몰드층(150)을 형성한다. 상기 몰드층(150)은 상기 제2 층간 절연막(144)의 윗부분에 대하여 식각선택비를 갖는 물질로 형성한다. 예컨대, 상기 몰드층(150)은 산화막으로 형성할 수 있다. 상기 몰드층(150)을 패터닝하여 상기 매몰 콘택플러그들(148)을 각각 노출시키는 캐패시터 홀들(152)을 형성한다. 도 8a에 도시된 바와 같이, 상기 캐패시터 홀(152)은 상기 제2 방향으로 장축을 갖는 장방형으로 형성될 수 있다. 포토리소그라피 공정의 효과에 의하여 상기 캐패시터 홀(152)의 모서리들은 둥근형태로 형성될 수 있다.
상기 캐패시터 홀들(152)을 갖는 기판(100) 상에 전극 도전막을 콘포말하게 형성하고, 상기 전극 도전막 상에 상기 캐패시터 홀들(152)을 채우는 희생막을 형성한다. 상기 전극 도전막은 도핑된 폴리실리콘 또는 금속화합물등으로 형성할 수 있다. 상기 희생막은 상기 몰드층(150)과 동일한 식각율을 갖거나, 상기 몰드층(150)에 비하여 빠른 식각율을 갖는 물질로 형성한다. 예컨대, 산화막으로 형성할 수 있다.
상기 희생막 및 전극 도전막을 상기 몰드층(150)이 노출될때까지 평탄화시키어 상기 캐패시터 홀(152)내에 차례로 적층된 스토리지 전극(154) 및 희생 패턴(156)을 형성한다. 상기 스토리지 전극(154)은 실린더형태로 형성된다. 도시된 바와 같이, 상기 제1 패드 열내 제1 및 제2 노드 패드들(120a,120b)과 전기적으로 접속된 스토리지 전극들(154)의 중심점들은 상기 제1 방향을 따라 연장된 하나의 가상 직선상에 배치될 수 있다.
도 9a는 도 8a의 도면 상에 평판 전극(160)을 도시한 도면이다.
도 9a 및 도 9b를 참조하면, 상기 몰드층(150) 및 희생 패턴(156)을 제거하여 상기 스토리지 전극(154)의 내측면 및 외측면을 노출시킨다. 이어서, 상기 스토리지 전극들(154)의 표면 상에 유전체막(158)을 콘포말하게 형성한다. 상기 유전체막(158)은 ONO(Oxide-Nitride-Oxide)막으로 형성할 수 있다. 이와는 다르게, 상기 유전체막(158)은 질화막에 비하여 높은 유전상수를 갖는 고유전막(ex, 산화알루미늄 또는 산화하프늄등의 절연성 금속산화물)을 포함할 수 있다.
상기 유전체막(158) 상에 상기 스토리지 전극들(154)의 표면을 덮는 평판 전극(160)을 형성한다. 상기 평판 전극(160)은 도전 물질로 형성된다. 예컨대, 상기 평판 전극(160)은 도핑된 폴리실리콘 또는 도전성 금속화합물등으로 형성할 수 있다.
한편, 상기 매몰 콘택플러그들(148) 및 스토리지 전극들(154)은 다르게 배열될 수도 있다. 이를 도 12 및 도 13을 참조하여 설명한다. 도 12 미 도 13에서, 변형예들의 특징을 부각시켜 설명하기 위하여, 패드들, 매몰 콘택플러그들 및 스토리지 전극들만을 도시하였다.
도 12은 본 발명의 실시예에 따른 디램 소자의 일 변형예를 보여주는 평면도이다.
도 12를 참조하면, 제1 매몰 콘택플러그들(148)이 제1 노드 패드들(120a)에 각각 접속되고, 제2 매몰 콘택플러그들(148')이 제2 노드 패드들(120b)에 각각 접 속된다.
제1 패드 열내 제1 노드 패드들(120a)에 접속된 제1 매몰 콘택플러그들(148)은 상기 제1 패드 열과 평행한 상기 제1 방향을 따라 배열된다. 상기 제1 매몰 콘택플러그들(148)의 중심점들은 상기 제1 방향을 따라 연장된 제1 가상 직선(200) 상에 배치된다. 상기 제1 패드 열내 제2 노드 패드들(120b)에 접속된 제2 매몰 콘택플러그들(148')은 상기 제1 방향을 따라 배열된다. 상기 제2 매몰 콘택플러그들(148')의 중심점들은 상기 제1 방향을 따라 연장된 제2 가상 직선(210)에 배치된다. 이때, 상기 제1 가상 직선(200) 및 제2 가상 직선(210)은 상기 제2 방향을 따라 배열되고, 서로 평행하다. 다시 말해서, 상기 제1 패드 열내 제1 및 제2 노드 패드들(120a,120b)과 접속된 상기 제1 매몰 콘택플러그들(148) 및 제2 콘택 플러그들(148')은 상기 제1 방향으로 지그재그(zigzag) 형태로 배열된다.
상술한 바와 같이, 포토리소그라피 공정의 효과에 의하여, 상기 제1 및 제2 매몰 콘택플러그들(148,148')의 상부면은 실질적으로 원형으로 형성된다. 이때, 상기 제1 및 제2 매몰 콘택플러그들(148,148')이 상기 제1 방향을 따라 지그재그형태로 배열됨으로써, 서로 인접한 상기 제1 및 제2 매몰 콘택플러그들(148,148')간의 간격을 충분히 확보할 수 있다.
상기 제2 노드 패드(120b)의 상기 제1 방향에 수직한 제2 방향으로의 폭이 상기 제1 노드 패드(120a)의 상기 제2 방향으로 폭에 비하여 크기 때문에, 상기 제1 및 제2 매몰 콘택플러그들(148,148')을 상술한 지그재그형태로 배열시킬 수 있다.
도 12에 도시된 바와 같이, 상기 제1 패드 열의 제1 및 제2 매몰 콘택플러그들(148,148')과 각각 접속된 스토리지 전극들(154)의 중심점들은 모두 상기 제1 가상 직선(200) 상에 배치될 수 있다.
이와 다르게, 상기 스토리지 전극들(154)도 다른 형태로 배열될 수 있다. 이를 도 13을 참조하여 설명한다.
도 13은 본 발명의 실시예에 따른 디램 소자의 다른 변형예를 보여주는 평면도이다.
도 13을 참조하면, 제1 스토리지 전극들(154)이 제1 매몰 콘택플러그들(148)에 각각 접속되고, 제2 스토리지 전극들(154')이 제2 매몰 콘택플러그들(148')에 각각 접속된다.
상기 제1 패드 열내 제1 노드 패드들(120a)에 전기적으로 접속된 제1 스토리지 전극들(154)의 중심점들은 제1 가상 직선(200) 상에 배열되고, 상기 제2 패드 열내 제2 노드 패드들(120b)에 전기적으로 접속된 제2 스토리지 전극들(154')의 중심점들은 제2 가상 직선(210) 상에 배열된다. 상술한 바와 같이, 상기 제1 및 제2 가상 직선들(200,210)은 서로 옆으로 이격되어 나란하다. 따라서, 상기 제1 패드 열내 제1 및 제2 노드 패드들(120a,120b)과 접속된 제1 및 제2 스토리지 전극들(154,154')은 상기 제1 방향을 따라 교대로 배열되며, 또한, 지그재그형태로 배열된다.
상술한 바와 같이, 포토리소그라피 공정의 효과에 의하여 상기 제1 및 제2 스토리지 전극들(154,154')의 모서리들은 둥근형태로 형성된다. 이로써, 서로 인접 한 상기 제1 및 제2 스토리지 전극들(154,154')간의 거리를 확보할 수 있다. 또한, 상기 제1 및 제2 스토리지 전극들(154,154')을 지그재그로 배치시킴으로써, 상기 제1 및 제2 스토리지 전극들(154,154')을 원통에 근접한 형태로 형성할 수 있다. 이에 따라, 상기 제1 및 제2 스토리지 전극들(154,154')의 기울어짐 현상등을 최소화할 수 있는 효과를 획득할 수 있다.
도 13의 변형예에서, 상기 제1 및 제2 매몰 콘택플러그들(148,148')의 중심점들은 모두 상기 제1 가상 직선(200) 상에만 배치될 수도 있다.
상술한 실시예 및 변형예들에서, 상기 스토리지 전극(154)은 실린더형태로 개시하였다. 이와는 다르게, 상기 스토리지 전극(154)은 다른 형태로도 형성될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 제1 마스크막을 패터닝하여 넓은 간격의 제1 노드 패드 마스크 패턴들 및 비트라인 패드 마스크 패턴들을 형성한 후에, 콘포말한 제2 마스크막을 형성하고, 제1 노드 패드 마스크 패턴들 사이의 빈 영역들을 채우는 제2 노드 패드 마스크 패턴들을 형성한다. 다시 말해서, 한번의 포토리소그라피 공정으로 넓은 간격의 제1 노드 및 비트라인 패드 마스크 패턴들을 형성한 후에, 제2 노드 패드 마스크 패턴들을 자기정렬적으로 형성한다. 이어서, 상기 제1 노드, 제2 노드 및 비트라인 패드 마스크 패턴들을 마스크로 사용하여 패드 도전막을 식각하여 제1 노드 패드, 제2 노드 패드 및 비트라인 패드를 형성한다. 이로써, 포토리소그라피 공정의 공정 마진을 확보할 수 있다. 또한, 추가적인 포토 리소그라피 공정을 요구하지 않기 때문에, 생산성의 저하를 최소화할 수 있다.
또한, 상기 제2 노드 패드의 일폭은 제1 노드 패드의 일폭에 비하여 크다. 그 결과, 상기 제2 노드 패드와 상기 제2 노드 패드에 접속된 매몰 콘택플러그간의 정렬마진을 향상시킬 수 있다. 또한, 상기 제1 노드 패드들에 각각 접속된 매몰 콘택플러그들과 상기 제2 노드 패드들에 각각 접속된 매몰 콘택플러그들을 일방향을 따라 지그재그 형태로 배열시켜 서로 인접한 상기 매몰 콘택플러그들간의 간격을 충분히 확보할 수 있다. 이에 더하여, 상기 제1 노드 패드들에 전기적으로 접속된 스토리지 전극들 및 상기 제2 노드 패드들에 전기적으로 접속된 스토리지 전극들을 일방향을 따라 지그재그형태로 배열시킬 수 있다. 이로써, 서로 인접한 스토리지 전극들간의 거리를 충분히 확보 할 수 있으며, 또한, 스토리지 전극들의 원통에 근접한 형태로 형성하여 스토리지 전극들의 형성을 매우 용이하게 할 수 있다.

Claims (28)

  1. 기판 상에 제1 방향을 따라 교대로 배열되어 제1 패드 열을 이루는 제1 노드 패드들(first node pads) 및 제2 노드 패드들(second node pads);
    상기 기판 상에 상기 제1 방향을 따라 배열되어 상기 제1 패드 열 양측에 각각 배치된 한쌍의 제2 패드 열을 이루는 비트라인 패드들; 및
    상기 제1 패드 열내 상기 제1 노드 패드들 및 제2 노드 패드들에 각각 접속된 스토리지 전극들을 포함하되, 상기 제2 노드 패드의 상기 제1 방향에 수직한 제2 방향으로의 폭은 상기 제1 노드 패드의 상기 제2 방향으로 폭에 비하여 큰 디램 소자.
  2. 제 1 항에 있어서,
    서로 인접한 상기 제1 노드 패드 및 제2 노드 패드는 제1 간격으로 이격되고, 서로 인접한 제1 노드 패드 및 비트라인 패드는 제2 간격으로 이격되고, 서로 인접한 한쌍의 비트라인 패드는 제3 간격으로 이격되되,
    상기 제2 및 제3 간격들은 상기 제1 간격 보다 크고, 상기 제1 간격의 2배와 같거나 작은 디램 소자.
  3. 제 2 항에 있어서,
    상기 제2 노드 패드와 상기 제2 노드 패드에 인접한 상기 비트라인 패드는 제4 간격으로 이격되되, 상기 제1 간격과 상기 제4 간격은 동일한 디램 소자.
  4. 제 1 항에 있어서,
    상기 제1 노드 패드의 상기 제1 방향으로의 폭은 상기 제2 노드 패드의 상기 제1 방향으로의 폭과 동일한 디램 소자.
  5. 제 1 항에 있어서,
    상기 기판에 정의되되, 상기 제1 방향을 따라 특정 피치로 배열되어 제1 열을 이루는 제1 활성영역들; 및
    상기 제1 열 일측의 상기 기판에 정의되되, 상기 제1 방향을 따라 배열되어 제2 열을 이루는 제2 활성영역들을 더 포함하되,
    상기 제2 열내 제2 활성영역들은 상기 제1 방향을 따라 상기 제1 활성영역들을 기준으로 상기 특정 피치의 1/2만큼 이동되고,
    상기 제1 노드 패드들은 상기 제1 활성영역들의 상기 제1 열에 인접한 일단들에 각각 접속되고, 상기 제2 노드 패드들은 상기 제2 활성영역들의 상기 제2 열에 인접한 일단들에 각각 접속되고,
    상기 한쌍의 제2 패드 열 중 하나에 포함된 비트라인 패드들은 상기 제1 활성영역들의 소정영역들에 각각 접속되고, 상기 한쌍의 제2 패드 열 중 다른 하나에 포함된 비트라인 패드들은 상기 제2 활성영역들의 소정영역들에 각각 접속된 디램 소자.
  6. 제 5 항에 있어서,
    상기 제1 노드 패드가 접속된 상기 제1 활성영역의 일단들 및 상기 제2 노드 패드가 접속된 상기 제2 활성영역의 일단들에 각각 형성된 제1 소오스/드레인 영역들;
    상기 비트라인 패드들이 접속된 상기 제1 및 제2 활성영역들에 각각 형성된 제2 소오스/드레인 영역들;
    상기 제1 및 제2 소오스/드레인 영역들 사이의 상기 제1 활성영역 및 제2 활성영역을 각각 가로지르는 게이트 라인들; 및
    상기 게이트 라인들 양측벽에 형성된 게이트 절연 스페이서를 더 포함하되, 상기 게이트 라인은 차례로 적층된 게이트 절연막, 게이트 전극 및 게이트 캐핑 절연 패턴을 포함하고, 상기 제1 노드, 제2 노드 및 비트라인 패드의 상부면은 상기 게이트 라인의 상부면 보다 높은 디램 소자.
  7. 제 1 항에 있어서,
    상기 기판 상에 배치되어 상기 제1 노드, 제2 노드 및 비트라인 패드들을 덮는 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여 상기 비트라인 패드들에 각각 접속된 비트라인 콘택 플러그들;
    상기 제1 층간 절연막에 배치되어 상기 비트라인 콘택 플러그들에 각각 접속 된 비트라인들;
    상기 비트라인들 및 제1 층간 절연막을 덮는 제2 층간 절연막; 및
    상기 제2 및 제1 층간 절연막들을 연속적으로 관통하여 상기 제1 노드 패드들 및 제2 노드 패들에 각각 접속된 매몰 콘택 플러그들을 더 포함하되, 상기 스토리지 전극들은 상기 제2 층간 절연막 상에 배치되어 상기 매몰 콘택 플러그들과 각각 접속하는 디램 소자.
  8. 제 7 항에 있어서,
    상기 비트라인 양측벽에 형성된 비트라인 절연 스페이서를 더 포함하되, 상기 비트라인은 차례로 적층된 도전 라인 패턴 및 비트라인 캐핑 절연 패턴을 포함하고, 상기 매몰 콘택 플러그는 상기 비트라인 캐핑 절연 패턴 및 비트라인 절연 스페이서에 정렬된 디램 소자.
  9. 제 7 항에 있어서,
    상기 매몰 콘택 플러그들의 중심점들은 상기 제1 방향을 따라 연장된 하나의 가상 직선상에 배치된 디램 소자.
  10. 제 7 항에 있어서,
    상기 제1 노드 패드들에 접속된 상기 매몰 콘택 플러그들의 중심점들은 상기 제1 방향을 따라 연장된 제1 가상 직선 상에 배치되고,
    상기 제2 노드 패드들에 접속된 상기 매몰 콘택 플러그들의 중심점들은 상기 제1 가상 직선 일측에 나란한 제2 가상 직선 상에 배치된 디램 소자.
  11. 제 1 항에 있어서,
    상기 스토리지 전극들의 중심점들은 상기 제1 방향을 따라 연장된 하나의 가상 직선 상에 배치된 디램 소자.
  12. 제 1 항에 있어서,
    상기 제1 노드 패드들과 접속된 스토리지 전극들의 중심점들은 상기 제1 방향을 따라 연장된 제1 가상 직선상에 배치되고,
    상기 제2 노드 패드들과 접속된 스토리지 전극들의 중심점들은 상기 제1 가상 직선 일측에 나란한 제2 가상 직선 상에 배치된 디램 소자.
  13. 제 1 항에 있어서,
    상기 스토리지 전극의 표면 상에 형성된 유전체막; 및
    상기 유전체막 상에 배치되어 상기 스토리지 전극의 표면을 덮는 평판 전극을 더 포함하는 디램 소자.
  14. 기판 상에 제1 방향을 따라 교대로 배열되어 제1 패드 열을 이루는 제1 노드 패드들 및 제2 노드 패드들, 및 상기 기판 상에 상기 제1 방향을 따라 배열되어 상 기 제1 패드 열 양측에 각각 배치된 한쌍의 제2 패드 열을 이루는 비트라인 패드들을 형성하는 단계; 및
    상기 제1 패드 열내 상기 제1 노드 패드들 및 제2 노드 패드들에 각각 접속된 스토리지 전극들을 형성하는 단계를 포함하되, 상기 제2 노드 패드의 상기 제1 방향에 수직한 제2 방향으로의 폭은 상기 제1 노드 패드의 상기 제2 방향으로 폭에 비하여 크게 형성되는 디램 소자의 형성 방법.
  15. 제 14 항에 있어서,
    상기 제1 노드 패드들, 제2 노드 패드들 및 비트라인 패드들을 형성하는 단계는,
    기판 상에 패드 도전막 및 제1 마스크막을 차례로 형성하는 단계;
    상기 제1 마스크막을 패터닝하여 상기 제1 패드 열을 따라 배열된 제1 노드 패드 마스크 패턴들 및 상기 한쌍의 제2 패드 열을 따라 배열된 비트라인 패드 마스크 패턴들을 형성하는 단계;
    상기 기판 전면 상에 제2 마스크막을 콘포말(conformal)하게 형성하는 단계;
    상기 제2 마스크막 상에 서로 인접한 한쌍의 상기 제1 노드 패드 마스크 패턴들 사이의 영역들을 각각 채우는 제2 노드 패드 마스크 패턴들을 형성하는 단계;
    상기 제1 노드, 제2 노드 및 비트라인 패드 마스크 패턴들을 마스크로 사용하여 상기 제2 마스크막을 식각하여 상기 제1 노드, 제2 노드 및 비트라인 패드 마스크 패턴들 사이의 패드 도전막을 노출시키는 단계; 및
    상기 노출된 패드 도전막을 식각하여 상기 제1 노드 패드들, 제2 노드 패드들 및 비트라인 패드들을 형성하는 단계를 포함하는 디램 소자의 형성 방법.
  16. 제 15 항에 있어서,
    서로 인접한 상기 제1 노드 패드 마스크 패턴 및 비트라인 패드 마스크 패턴간의 간격 및 서로 인접한 한쌍의 비트라인 패드 마스크 패턴간의 간격은 상기 제2 마스크막의 두께보다 크고, 상기 제2 마스크막의 두께의 2배 값과 같거나 작은 디램 소자의 형성 방법.
  17. 제 15 항에 있어서,
    상기 제2 노드 패드 마스크 패턴과 그것에 인접한 상기 비트라인 패드 마스크 패턴간의 간격 및 서로 인접한 상기 제1 및 제2 노드 패드 마스크 패턴들간의 간격은 상기 제2 마스크막의 두께와 동일한 디램 소자의 형성 방법.
  18. 제 15 항에 있어서,
    상기 제1 노드 패드 마스크 패턴의 상기 제1 방향으로의 폭은 상기 제2 노드 패드 마스크 패턴의 상기 제1 방향으로의 폭과 동일하게 형성되는 디램 소자의 형성 방법.
  19. 제 15 항에 있어서,
    상기 제1 마스크막을 형성하기 전에,
    상기 패드 도전막 상에 상기 패드 도전막에 대하여 식각선택비를 갖는 하드마스크막을 형성하는 단계를 더 포함하되,
    상기 제1 노드, 제2 노드 및 비트라인 패드 마스크 패턴들 사이의 패드 도전막을 노출시키는 단계는 상기 제1 노드, 제2 노드 및 비트라인 패드 마스크 패턴들을 마스크로 하여 상기 제2 마스크막 및 하드마스크막을 연속적으로 식각하는 단계를 포함하는 디램 소자의 형성 방법.
  20. 제 14 항에 있어서,
    상기 제1 노드, 제2 노드 및 비트라인 패드들을 형성하기 전에,
    상기 기판에 소자분리막을 형성하여 상기 제1 방향을 따라 특정 피치로 배열되어 제1 열을 이루는 제1 활성영역들 및 상기 제1 열 일측의 상기 기판에 배치되며 상기 제1 방향을 따라 배열되어 제2 열을 이루는 제2 활성영역들을 정의하는 단계를 더 포함하되,
    상기 제2 열내 제2 활성영역들은 상기 제1 방향을 따라 상기 제1 활성영역들을 기준으로 상기 특정 피치의 1/2만큼 이동되고,
    상기 제1 노드 패드들은 상기 제1 활성영역들의 상기 제1 열에 인접한 일단들에 각각 접속되도록 형성되고, 상기 제2 노드 패드들은 상기 제2 활성영역들의 상기 제2 열에 인접한 일단들에 각각 접속되도록 형성되고,
    상기 한쌍의 제2 패드 열 중에 하나에 포함된 비트라인 패드들은 상기 제1 활성영역들의 소정영역들에 각각 접속되도록 형성되고, 상기 한쌍의 제2 패드 열 중에 다른 하나에 포함된 비트라인 패드들은 상기 제2 활성영역들의 소정영역들에 각각 접속되도록 형성된 디램 소자의 형성 방법.
  21. 제 20 항에 있어서,
    상기 제1 노드, 제2 노드 및 비트 라인 패드들을 형성하기 전에,
    상기 제1 활성영역들 및 제2 활성영역들을 가로지르는 게이트 라인들을 형성하는 단계;
    상기 게이트 라인들을 마스크로 사용하여 상기 제1 및 제2 활성영역들에 도펀트 이온들을 주입하여 제1 소오스/드레인 영역들 및 제2 소오스/드레인 영역들을 형성하는 단계; 및
    상기 게이트 라인 양측벽에 게이트 절연 스페이서를 형성하는 단계를 더 포함하되,
    상기 제1 소오스/드레인 영역들은 상기 제1 및 제2 노드 패드들이 접속된 상기 제1 및 제2 활성영역들의 일단들에 각각 형성되고,
    상기 제2 소오스/드레인 영역들은 상기 비트라인 패드들이 접속된 상기 제1 및 제2 활성영역들에 각각 형성된 디램 소자의 형성 방법.
  22. 제 14 항에 있어서,
    상기 스토리지 전극을 형성하기 전에,
    상기 기판 상에 상기 제1 노드, 제2 노드 및 비트라인 패드들을 덮는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 관통하여 상기 비트라인 패드들에 각각 접속된 비트라인 콘택 플러그들을 형성하는 단계;
    상기 제1 층간 절연막 상에 상기 비트라인 콘택 플러그들에 각각 접속된 비트라인들을 형성하는 단계;
    상기 기판 전면 상에 제2 층간 절연막을 형성하는 단계; 및
    상기 제2 및 제1 층간 절연막들을 연속적으로 관통하여 상기 제1 노드 패드들 및 제2 노드 패들에 각각 접속된 매몰 콘택 플러그들을 형성하는 단계를 더 포함하되, 상기 스토리지 전극들은 상기 제2 층간 절연막 상에 형성되어 상기 매몰 콘택 플러그들과 각각 접속하는 디램 소자의 형성 방법.
  23. 제 22 항에 있어서,
    상기 제2 층간 절연막을 형성하기 전에,
    상기 비트라인 양측벽에 비트라인 절연 스페이서를 형성하는 단계를 더 포함하되, 상기 비트라인은 차례로 적층된 도전 라인 패턴 및 비트라인 캐핑 절연 패턴을 포함하고, 상기 매몰 콘택 플러그는 상기 비트라인 캐핑 절연 패턴 및 비트라인 절연 스페이서에 자기정렬적으로 형성되는 디램 소자의 형성 방법.
  24. 제 22 항에 있어서,
    상기 매몰 콘택 플러그들의 중심점들은 상기 제1 방향을 따라 연장된 하나의 가상 직선상에 배치되도록 형성되는 디램 소자의 형성 방법.
  25. 제 22 항에 있어서,
    상기 제1 노드 패드들에 접속된 상기 매몰 콘택 플러그들의 중심점들은 상기 제1 방향을 따라 연장된 제1 가상 직선 상에 배치되고,
    상기 제2 노드 패드들에 접속된 상기 매몰 콘택 플러그들의 중심점들은 상기 제1 가상 직선 일측에 나란한 제2 가상 직선 상에 배치되도록 형성되는 디램 소자의 형성 방법.
  26. 제 14 항에 있어서,
    상기 스토리지 전극들의 중심점들은 상기 제1 방향을 따라 연장된 하나의 가상 직선 상에 배치되도록 형성되는 디램 소자의 형성 방법.
  27. 제 14 항에 있어서,
    상기 제1 노드 패드들과 접속된 스토리지 전극들의 중심점들은 상기 제1 방향을 따라 연장된 제1 가상 직선상에 배치되고,
    상기 제2 노드 패드들과 접속된 스토리지 전극들의 중심점들은 상기 제1 가상 직선 일측에 나란한 제2 가상 직선 상에 배치되도록 형성되는 디램 소자의 형성 방법.
  28. 제 14 항에 있어서,
    상기 스토리지 전극의 표면 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상기 스토리지 전극의 표면을 덮는 평판 전극을 형성하는 단계를 더 포함하는 디램 소자의 형성 방법.
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