KR20050018282A - 마스크 및 포토리소그래피 친화성을 가지며 전기적 특성이향상된 반도체 메모리 소자 - Google Patents

마스크 및 포토리소그래피 친화성을 가지며 전기적 특성이향상된 반도체 메모리 소자

Info

Publication number
KR20050018282A
KR20050018282A KR1020030056712A KR20030056712A KR20050018282A KR 20050018282 A KR20050018282 A KR 20050018282A KR 1020030056712 A KR1020030056712 A KR 1020030056712A KR 20030056712 A KR20030056712 A KR 20030056712A KR 20050018282 A KR20050018282 A KR 20050018282A
Authority
KR
South Korea
Prior art keywords
memory cell
active regions
memory device
word line
semiconductor memory
Prior art date
Application number
KR1020030056712A
Other languages
English (en)
Other versions
KR100532458B1 (ko
Inventor
이중현
여기성
한우성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0056712A priority Critical patent/KR100532458B1/ko
Priority to US10/918,175 priority patent/US7176512B2/en
Publication of KR20050018282A publication Critical patent/KR20050018282A/ko
Application granted granted Critical
Publication of KR100532458B1 publication Critical patent/KR100532458B1/ko
Priority to US11/621,617 priority patent/US7375390B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)

Abstract

마스크 및 포토리소그래피 친화성을 가지며 전기적 특성이 향상된 반도체 메모리 소자를 제공한다. 본 발명에 따른 반도체 메모리 소자는 소정 피치로 배열된 복수개의 활성 영역들로 구성된 복수개의 제1 행들 및 행 방향으로 쉬프트되어 제1 행의 활성 영역들과 일부만이 오버랩되며, 소정 피치로 배열된 복수개의 활성 영역들로 구성된 복수개의 제2 행들을 포함하고, 각 제1 행들과 각 제2 행들은 서로 교대로 배열되고, 각 활성 영역들은 인접하는 6개의 활성 영역들과의 거리가 모두 동일하다.

Description

마스크 및 포토리소그래피 친화성을 가지며 전기적 특성이 향상된 반도체 메모리 소자{Semiconductor memory device having high electrical performance and mask and photolithography friendliness}
본 발명은 반도체 소자에 관한 것으로, 특히 마스크 및 포토리소그래피 친화성을 가지고 소자 특성이 향상된 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자, 특히, DRAM(Dynamic Random Access Memory)의 저장 용량이 증가하면서 256 메가 비트 DRAM이 상용화되고, 기가 비트 DRAM의 양산이 준비되고 있다. 이와 같은 고집적화를 위해서 점차 감소하는 디자인 룰에 적합하도록 다양한 메모리 셀의 레이아웃이 제안되어 왔다. 바람직한 메모리 셀의 레이아웃은 마스크 및 포토리소그래피 친화성을 가지며, 이에 의해 제조된 메모리 셀 트랜지스터의 전기적인 특성이 우수할 것이 요구된다. 마스크 친화성이란 마스크 제조 공정의 한계를 맞출 수 있으며, 마스크 패턴 형성을 위한 공정이 짧고(shorten writing time), 마스크의 충실도(fidelity)를 만족시킬 수 있는 특성을 지칭한다. 또 포토리소그래피 친화성이란 단일 피치의 단순한 레이아웃을 가지고, 광학적 보정(optical process correction)이 용이한 특성을 지칭한다.
현재 널리 사용되는 메모리 셀의 활성 영역의 레이아웃으로는 직선형(straight type)과 대각선형(diagonal type)이 있다. 대각선형 레이아웃은 미국특허 제5,194,752호, 제5,305,252호, 제6,031,262호 등에 개시되어 있다.
도 1a는 직선형 활성 영역(1)의 레이아웃도이고, 도 1b는 도 1a의 활성 영역의 레이아웃을 웨이퍼상에 구현하기 위한 마스크 패턴의 평면도이고, 도 1c는 실제 웨이퍼 상에 프린트된 활성 영역(AR1)의 이미지를 워드 라인(WL1) 이미지와 함께 도시한 평면도이다. 도 2a는 대각선형 활성 영역(2)의 레이아웃도이고, 도 2b는 도 2a의 레이아웃을 웨이퍼상에 구현하기 위한 마스크 패턴의 평면도이고, 도 2c는 실제 웨이퍼 상에 프린트된 활성 영역(AR2)의 이미지를 워드 라인(WL2) 이미지와 함께 도시한 평면도이다.
도 1b를 참조하면, 직선형의 활성 영역 형성을 위한 마스크 패턴은 주 패턴(1a) 주변에 광학적 보정을 위한 서로 다른 크기의 다수의 보조 패턴들(1b, 1c, 1d, 1e)을 필요로 한다. 대각선형의 활성 영역 형성을 위한 마스크 패턴의 경우에도, 도 2b에 도시되어 있는 바와 같이, 하나의 활성 영역을 적어도 12개의 서로 다른 크기의 사각 패턴들(2a,2b,2c,2d,2e,2f,2g,2h,2i,2j,2k,2l)을 조합하여 정의한다. 따라서, 도 1b 및 도 2b의 마스크들은 마스크의 제조가 복잡하며, 제조에 장시간이 소요되며 마스크의 충실도가 낮다. 또, 이들 마스크를 사용하는 포토리소그래피 공정의 공정 여유도가 낮다.
도 1c에 도시되어 있는 바와 같이, 직선형의 경우 활성 영역(AR1) 마다 두 개의 워드 라인들(WL1)이 교차하여 형성된 두 개의 메모리 셀로 구성된 메모리 셀 쌍이 형성된다. 따라서, 워드 라인(WL1)이 활성 영역(AR1)의 가장자리 부분과 교차한다. 그런데 활성 영역(AR1)의 가장자리 부분은 광근접 효과의 영향을 많이 받아서 그 폭이 중심부에 비해 좁기 때문에 메모리 셀 트랜지스터의 실제 게이트 폭(GW1) 또한 좁다. 대각선형의 경우에도 도 2c에 도시되어 있는 대각선형의 활성 영역(AR2) 마다 두 개의 워드 라인들(WL2)이 교차하여 형성된 두 개의 메모리 셀로 구성된 메모리 셀 쌍이 형성된다. 그런데, 워드 라인(WL2)과 활성 영역(AR2)이 사선으로 교차하므로, 워드 라인(WL2)과 활성 영역(AR2)이 오버랩되는 영역이 모두 실 게이트 영역으로 사용되지 못하고 점선으로 도시한 부분만이 실 게이트 영역으로 사용된다. 따라서, 실 게이트 폭(GW2)이 활성 영역의 폭보다도 훨씬 작아진다. 게이트 폭이 작아지면 셀 트랜지스터의 스레시홀드 전압(Vth)이 낮아진다. 그 결과 서브스레시 홀드 누설전류가 증가하여 DRAM의 다이나믹 리프레쉬 특성이 열화된다. 도면에서 GL1과 GL2는 각각 게이트 길이를 나타낸다.
따라서, 고집적화가 가능하고, 마스크 및 포토리소그래피 친화성을 가지며, 제조된 셀 트랜지스터의 전기적 특성이 양호한 새로운 메모리 셀 레이아웃을 구비하는 반도체 메모리 소자가 요구된다.
본 발명이 이루고자 하는 기술적 과제는 고집적 메모리 셀 어레이에 적합한 레이아웃을 가지는 반도체 메모리 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 메모리 셀 트랜지스터의 성능이 향상된 반도체 메모리 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 마스크 친화성을 가지는 반도체 메모리 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 포토리소그래피 친화성을 가지는 반도체 메모리 소자를 제공하고자 하는 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 일 태양에 따른 반도체 메모리 소자는 소정 피치로 배열된 복수개의 활성 영역들로 구성된 복수개의 제1 행들, 및 상기 행 방향으로 쉬프트되어 상기 제1 행의 상기 활성 영역들과 일부만이 오버랩되며, 상기 소정 피치로 배열된 복수개의 상기 활성 영역들로 구성된 복수개의 제2 행들을 포함하고, 상기 각 제1 행들과 상기 각 제2 행들은 서로 교대로 배열되고 상기 각 활성 영역들은 인접하는 6개의 상기 활성 영역들과의 거리가 모두 동일하다.
상기 기술적 과제들을 달성하기 위한 본 발명의 다른 태양에 따른 반도체 메모리 소자는 소정 피치로 배열된 복수개의 활성 영역들로 구성된 제1 행과, 상기 행 방향으로 쉬프트되어 상기 제1 행의 상기 활성 영역들과 일부만이 오버랩되며, 상기 소정 피치로 배열된 복수개의 상기 활성 영역들로 구성된 제2 행이 서로 교대로 배열된 복수개의 활성 영역들의 배열 및 각각 상기 각 활성 영역들과 교차하도록 열 방향으로 연장된 복수개의 워드 라인들을 포함하고, 상기 소정 피치는 상기 워드 라인 선폭의 4배이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 또 다른 태양에 따른 반도체 메모리 소자는 기판, 상기 기판 위에 열 방향으로 신장되고 평행하게 배열된 복수개의 워드 라인들, 상기 기판 위에 상기 복수개의 워드 라인들과 교차하도록 행 방향으로 신장되고 평행하게 배열된 복수개의 비트 라인들, 상기 기판 위에 형성된 복수개의 활성 영역들로, 각 활성 영역들에는 제1 및 제2 불순물 영역들이 형성되고, 상기 제1 및 제2 불순물 영역들에 의해 정의된 각 채널 영역들 위로 상기 각 워드 라인들이 오버랩되는 복수개의 활성 영역들 및 메모리 셀 쌍들로 구성된 메모리 셀 어레이를 포함하며, 각 메모리 셀 쌍들의 각 메모리 셀은 상기 각 활성 영역들마다 형성되고, 상기 각 메모리 셀들은 전하 저장 커패시터를 포함하고, 상기 각 메모리 셀들은 상기 비트라인과 상기 제1 불순물 영역을 연결하는 제1 콘택 및 상기 전하 저장 커패시터의 스토리지 노드와 상기 제2 불순물 영역을 연결하는 제2 콘택을 포함하고, 상기 각 메모리 셀 쌍들을 구성하는 각 두 개의 메모리 셀들은 상기 제1 콘택들이 전기적으로 연결되어 있다.
상기 기술적 과제들을 달성하기 위한 본 발명의 또 다른 태양에 따른 반도체 메모리 소자는 차례대로 배열된 제1, 제2, 제3 및 제4 워드 라인들로 구성된 워드 라인 그룹들이 반복되어 배열된 복수개의 워드 라인들, 차례대로 배열된 제1, 제2, 제3 및 제4 비트 라인들로 구성된 비트 라인 그룹들이 반복되어 배열된 복수개의 비트 라인들, 매트릭스 형태로 배열된 제1 메모리 셀 쌍들로, 상기 각 제1 메모리 셀 쌍들은 상기 제1 워드 라인과 교차하는 제1 활성 영역에 형성된 제1 메모리 셀과 상기 제2 워드 라인과 교차하는 제2 활성 영역에 형성된 제2 메모리 셀로 이루어지고, 상기 제1 비트 라인에 연결되는 제1 메모리 셀 쌍들, 매트릭스 형태로 배열된 제2 메모리 셀 쌍들로, 상기 각 제2 메모리 셀 쌍들은 상기 제3 워드 라인과 교차하는 제3 활성 영역에 형성된 제3 메모리 셀과 상기 제4 워드 라인과 교차하는 제4 활성 영역에 형성된 제4 메모리 셀로 이루어지고, 상기 제3 비트 라인에 연결되는 제2 메모리 셀 쌍들, 매트릭스 형태로 배열된 제3 메모리 셀 쌍들로, 상기 각 제3 메모리 셀 쌍들은 상기 제2 워드 라인과 교차하는 제5 활성 영역에 형성된 제5 메모리 셀과 상기 제3 워드 라인과 교차하는 제6 활성 영역에 형성된 제6 메모리 셀로 이루어지고, 상기 제2 비트 라인에 연결되는 제3 메모리 셀 쌍들 및 매트릭스 형태로 배열된 복수개의 제4 메모리 셀 쌍들로, 상기 각 제4 메모리 셀 쌍들은 상기 제4 워드 라인과 교차하는 제7 활성 영역에 형성된 메모리 셀과 상기 제 4 워드 라인이 속한 워드 라인 그룹과 인접한 다음 그룹에 속한 상기 제1 워드 라인과 교차하는 제8 활성 영역에 형성된 메모리 셀로 이루어지고, 상기 제4 비트 라인에 연결되는 상기 제4 메모리 셀 쌍들을 포함한다.
상기 기술적 과제들을 달성하기 위한 본 발명의 또 다른 태양에 따른 반도체 메모리 소자는 단위 셀 사이즈의 행 방향으로 액세스 워드 라인을 위한 1개의 최소 피쳐 사이즈, 전하 저장 커패시터의 스토리지 노드와의 콘택을 위한 1개의 상기 최소 피쳐 사이즈, 비트 라인과의 콘택을 위한 1개의 상기 최소 피쳐 사이즈, 및 패스 워드 라인을 위한 1개의 상기 최소 피쳐 사이즈로 구성된 4개의 상기 최소 피쳐 사이즈를 차지하고, 단위 셀 사이즈의 열 방향으로 비트 라인 폭을 위한 1개의 상기 피쳐 사이즈, 및 비트 라인 스페이스를 위한 1개의 피쳐 사이즈로 구성되는 2개의 상기 최소 피쳐 사이즈를 차지하여 8F2 셀 사이즈를 차지하는 단위 셀을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 따라서, 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명에 따른 반도체 메모리 소자는 고집적화에 적합하도록 배열된 메모리 셀 어레이를 포함할 것이다. 또, 마스크 친화성 및 포토리소그래피 친화성을 가지는 대칭적인 메모리 셀 구조를 포함할 것이다. 특히, 각 활성 영역의 중심부를 각 워드 라인이 교차하여 메모리 셀 트랜지스터의 게이트 폭을 최대한 확보할 것이다. 또, 본 발명에 따른 반도체 메모리 소자에 적용되는 메모리 셀 어레이는 종래의 제조 공정을 변형시키지 않고 그대로 적용할 수 있을 것이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 메모리 셀 어레이에 적용되는 활성 영역(103(ARi))의 레이아웃도이고, 도 3b는 도 3a의 활성 영역의 레이아웃을 웨이퍼상에 구현하기 위한 마스크 패턴의 평면도이고, 도 3c는 실제 웨이퍼 상에 프린트된 활성 영역(103)의 이미지를 도시한 평면도이다.
도 3a 및 도 3c를 참조하면, 복수개의 활성 영역(103)이 행 방향 및 열 방향으로 매트릭스 형태로 배열된다. 구체적으로, 소정 피치(P)로 복수개의 활성 영역들(103)이 배열되어 있는 제1 행(1st_row)과 행 방향으로 쉬프트되어 상기 제1 행(1st_row)의 상기 활성 영역들(103)과 일부만이 오버랩되며, 상기 소정 피치(P)로 배열된 복수개의 상기 활성 영역들(103)로 구성된 제2 행(2nd_row)이 서로 교대로 배열되어 대칭적인 배열을 이룬다.
이 때, 상기 각 활성 영역들(103)은 인접하는 6개의 상기 활성 영역들과의 거리(d)가 모두 동일하여서 고집적화가 가능하도록 한다. 각 활성 영역들 사이의 거리(d)는 반도체 메모리 소자의 제조시 라인 앤 스페이스의 패턴에서의 최소 피쳐(feature) 사이즈(F)이다.
그리고, 제2 행의 활성 영역들은 상기 소정 피치의 1/2(1/2P)만큼 쉬프트된다.
도 3b를 참조하면, 본 발명에 따른 활성 영역의 레이아웃을 실현하기 위한 마스크의 경우 마스크 패턴이 매우 단순하다. 또, 보조 패턴(103b, 103c)의 숫자도 작을 뿐만 아니라 대칭적인 보조 패턴(103b, 103c)들이 사용되므로 마스크 제조가 용이할 뿐만 아니라 마스크 제작에도 단시간이 소요된다.
도 4a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 메모리 셀 어레이에 적용되는 워드 라인(105(WLj))의 레이아웃이고, 도 4b는 실제 웨이퍼 상에 프린트된 활성 영역(103)과 워드 라인(105)의 이미지를 도시한 평면도이다.
도 4a를 참조하면, 활성 영역(103)과 워드 라인(105)은 활성 영역(103)당 하나의 워드 라인(105)과 교차할 수 있도록 배열된다. 또, 고집적화를 위해서 상기 활성 영역들(103)의 피치(P)는 워드 라인(105) 선폭(W)의 4배가 된다.
각 워드 라인(105)은 활성 영역(103)위에 형성되어 메모리 셀 트랜지스터의 스위칭에 관여하는 액세스 워드 라인(AWL)과 활성 영역(103)들 사이의 소자 분리 영역에 형성되어 액세스 신호의 전달에 관여하는 패스 워드 라인(PWL)이 교대로 연결되어 이루어진다.
도 4b를 참조하면, 워드 라인(103)은 활성 영역(105)과 수직으로 교차하여 워드 라인(103)과 활성 영역(105)의 교차 영역(G)의 거의 전부가 실질적으로 메모리 셀 트랜지스터의 게이트로 사용된다. 또, 근접 효과(proximity effect)의 영향을 가장 적게 받는 활성 영역(105)의 중심부와 워드 라인(105)이 교차하므로, 게이트 폭(GW)을 최대화할 수 있다. 미설명된 도면부호 GL은 게이트 길이를 지칭한다.
도 5a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 메모리 셀 어레이에 적용되는 제1 및 제2 자기정렬콘택(SAC, Self Align Contact)(112(SAC1), 114(SAC2))의 레이아웃이고, 도 5b와 도 5c는 SAC를 형성하기 위한 서로 두 가지 형태의 마스크 패턴의 평면도들이고, 도 5d는 실제 웨이퍼 상에 프린트된 SAC(112, 114)를 도시한 평면도이다.
도 5a를 참조하면, 제1 및 제2 SAC(112(SAC1), 114(SAC(2))는 활성 영역(103)에 형성되고 소오스 영역 및 드레인 영역으로 기능하는 제1 및 제2 불순물 영역(도 10a 내지 도 10e의 106, 107 참조)과 접촉하는 콘택이다. 제1 SAC(112)는 비트 라인과 제1 불순물 영역을 연결하기 위한 콘택이고, 제2 SAC(114)는 메모리 셀 트랜지스터를 구성하는 전하 저장 커패시터의 스토리지 전극과 제2 불순물 영역을 연결하기 위한 콘택이다.
도 5b는 제1 및 제2 SAC 영역이 노광광에 대해 투명한 영역(112a, 112b)에 의해 정의되는 마스크 패턴이고, 도 5c는 제1 및 제2 SAC 영역이 바(bar) 타입의 불투명 영역(111)에 의해 정의되는 마스크 패턴이다. 본 발명에 따른 반도체 메모리 소자의 메모리 셀 어레이의 경우 도 5c와 같이 마스크 및 포토리소그래피 친화성이 큰 바 타입의 마스크 패턴을 사용하여 제1 및 제2 SAC를 제조할 수 있다는 장점이 있다.
도 5d를 참조하면, 각 활성 영역들마다 제1 불순물 영역과 연결되는 제1 SAC(112) 및 제2 불순물 영역과 연결되는 제2 SAC(114)가 형성된다. 또, 제1 행과 제2 행의 활성 영역들 중 서로 인접한 활성 영역 두 개의 제1 SAC(114)은 서로 연결되어 하나의 콘택을 형성한다. 그 결과, 뒤에 보다 자세히 설명하는 바와 같이, 메모리 셀 어레이가 두 개의 메모리 셀들로 구성된 메모리 셀 쌍들로 구성되게 된다.
도 6a는 제1 SAC(112)와 비트 라인을 직접 연결하기 위한 비트 라인 콘택(122(B/C))의 레이아웃이고, 도 6b는 비트 라인 콘택(122)을 형성하기 위한 마스크 패턴이고, 도 6c는 실제 웨이퍼 상에 프린트된 비트 라인 콘택(122)을 도시한 평면도이다. 도 7a는 제2 SAC(114)와 전하 저장 커패시터의 스토리지 노드를 연결하기 위한 스토리지 노드 콘택(134(S/C))의 레이아웃이고, 도 7b는 스토리지 노드 콘택(134)을 형성하기 위한 마스크 패턴이고, 도 7c는 실제 웨이퍼 상에 프린트된 스토리지 노드 콘택(134)을 도시한 평면도이다.
도 6a 내지 도 7c를 참조하면, 본 발명에 따른 메모리 셀 어레이의 비트 라인 콘택(122)과 스토리지 노드 콘택(134)은 포토리소그래피 친화성이 있으며, 마스크 패턴도 그다지 복잡하지 않음을 알 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 메모리 셀 어레이의 등가회로도이고, 도 9는 도 8의 레이아웃도이다.
도 8 및 도 9를 참조하면, 하나의 트랜지스터(T)와 하나의 커패시터(C)로 구성된 메모리 셀(M)들이 각각 행 방향 및 열 방향으로 반복 배열되어 있다.
열 방향으로는 복수개의 워드 라인들(WL)이 평행하게 배열되어 있다. 행 방향으로는 복수개의 워드 라인들(WL)과 교차하는 복수개의 비트 라인들(BL)이 평행하게 배열되어 있다.
각 메모리 셀(M)들은 선택적으로 비트 라인들(BL)에 연결되어 있으며, 각 메모리 셀(M)의 트랜지스터들은 워드 라인들(WL)에 연결되어 있다.
본 발명에 따른 반도체 메모리 소자의 메모리 셀 어레이에서는 인접하는 두 개의 메모리 셀들이 하나의 비트 라인에 연결되어 이루어진 메모리 셀 쌍들(MP1, MP2, MP3, MP4)로 구성된다.
행 방향으로 4 개의 워드 라인(WL(4a), WL(4b), WL(4c), WL(4d))들로 이루어진 그룹이 반복하고, 4 개의 워드 라인마다 두 개의 메모리 셀들이 하나의 비트 라인(BL)에 연결되어 메모리 셀 쌍을 형성한다. 열 방향으로도 4 개의 비트 라인들(BL(4a), BL(4b), BL(4c), BL(4d))로 이루어진 그룹이 반복하고, 4 개의 비트 라인마다 반복하여 동일 구조의 메모리 셀 쌍 들이 배열된다. 따라서, 메모리 셀 쌍들은 각각 매트릭스 형태로 배열된 4개의 메모리 셀 쌍들로 구성된다.
제1 메모리 셀 쌍(MP1)들은 4a번째 워드 라인(WL(4a))과 교차하는 제1 활성 영역(AR1)에 형성된 제1 메모리 셀(M1)과 상기 4b번째 워드 라인(WL(4b))과 교차하는 제2 활성 영역(AR2)에 형성된 제2 메모리 셀(M2)로 이루어진다. 이들 제1 및 제2 메모리 셀들(M1, M2)은 4a 번째 비트 라인(BL(4a))에 연결되어 제1 메모리 셀 쌍(MP1)을 구성한다.
제2 메모리 셀 쌍들은 4c번째 워드 라인(WL(4c))과 교차하는 제3 활성 영역(AR3)에 형성된 제3 메모리 셀(M3)과 4d번째 워드 라인(WL(4d))과 교차하는 제4 활성 영역(AR4)에 형성된 제4 메모리 셀(M4)로 이루어진다. 이들 제3 및 제4 메모리 셀들(M3, M4)은 4c 번째 비트 라인(BL(4c))에 연결되어 제2 메모리 셀 쌍(MP2)을 구성한다.
제3 메모리 셀 쌍들은 4b번째 워드 라인(WL(4b))과 교차하는 제5 활성 영역(AR5)에 형성된 제5 메모리 셀(M5)과 4c번째 워드 라인(WL(4c))과 교차하는 제6 활성 영역(AR6)에 형성된 제6 메모리 셀(M6)로 이루어진다. 이들 제5 및 제6 메모리 셀들(M5, M6)은 4b 번째 비트 라인(BL(4b))에 연결되어 제3 메모리 셀 쌍(MP3)을 구성한다.
제4 메모리 셀 쌍들은 4d번째 워드 라인(WL(4d))과 교차하는 제7 활성 영역(AR7)에 형성된 제7 메모리 셀(M7)과 다시 반복되는 워드 라인 그룹의 4a번째 워드 라인(WL(4a))과 교차하는 제8 활성 영역(AR8)에 형성된 제8 메모리 셀(M8)로 이루어진다. 이들 제7 및 제8 메모리 셀들(M7, M8)은 4d 번째 비트 라인(BL(4d))에 연결되어 제4 메모리 셀 쌍(MP4)을 구성한다.
제1 및 제2 메모리 셀 쌍(MP1, MP2)들이 연결되는 4a 번째와 4c 번째 비트 라인들(BL(4a), BL(4c))은 메모리 셀 어레이의 한쪽 면에 형성된 제1 센스 앰프(SA1)에 연결된다.
제3 및 제4 메모리 셀 쌍(MP3, MP4)들이 연결되는 4b 번째와 4d 번째 비트 라인들(BL(4b), BL(4d))은 메모리 셀 어레이의 다른 쪽 면에 형성된 제2 센스 앰프(SA2)에 연결된다.
본 발명에 따른 반도체 메모리 소자의 메모리 셀 어레이는 도 9의 점선으로 표시된 영역 내에 도시된 바와 같은 단위 메모리 셀들로 구성된다. 단위 메모리 셀은 행 방향으로 4개의 최소 피쳐 사이즈(F)를 열 방향으로 2개의 최소 피쳐 사이즈(F)를 차지하여 셀 사이즈가 8F2 이 된다. 구체적으로, 단위 메모리 셀의 행 방향으로 게이트 길이를 정의하는 액세스 워드 라인(AWL)을 위한 1개의 최소 피쳐 사이즈(F), 비트 라인(BL)과 드레인 영역으로 기능하는 제1 불순물 영역의 연결을 위한 제1 SAC(112)를 위한 1개의 최소 피쳐 사이즈(F), 메모리 셀의 전하 저장 커패시터의 스토리지 노드와 소오스 영역으로 기능하는 제2 불순물 영역의 연결을 위한 제2 SAC(114)를 위한 1개의 최소 피쳐 사이즈(F),및 패스 워드 라인(PWL)을 위한 1개의 최소 피쳐 사이즈(F)로 구성된 4개의 최소 피쳐 사이즈(4F)를 차지한다. 단위 메모리 셀의 열 방향으로는 비트 라인(134) 폭을 위한 1개의 피쳐 사이즈(F) 및 비트 라인(134) 스페이스(BLS)를 위한 1개의 최소 피쳐 사이즈(F)로 구성된 2개의 최소 피쳐 사이즈(2F)를 차지한다.
도 10a 내지 도 10e는 도 9의 레이아웃에 따라 제조되고, COB(Capacitor Over Bit line) 구조인 반도체 메모리 소자의 단면도들이다. 도 10a 내지 도 10e는 각각 도 9의 a-a', b-b', c-c', d-d', e-e' 선을 따라 자른 단면도들이다.
얕은 트렌치 소자 분리 영역(102)에 의해 정의된 활성 영역들(AR)에는 드레인 영역으로 기능하는 제1 불순물 영역(106)과 소오스 영역으로 기능하는 제2 불순물 영역(107)이 형성되어 있다.
그리고, 제1 불순물 영역(106)과 제2 불순물 영역(107)에 의해 정의된 채널 영역 위로 각 워드 라인들(WL)이 게이트 절연막(104)을 게재하여 오버랩되어 메모리 셀 트랜지스터의 액세스 게이트로 기능한다. 워드 라인(105)의 양 측벽에는 측벽 스페이서(108)가 상면에는 캡핑막(109)이 형성되어 있다.
제1 층간 절연막(110) 내에 상기 워드 라인들(105)에 의해 자기 정렬되고, 제1 불순물 영역(106)과 접촉하는 제1 SAC(112)와 제2 불순물 영역(107)과 접촉하는 제2 SAC(114)가 형성되어 있다. 도 10a 및 도 10b에 도시되어 있는 바와 같이 인접하는 두 개의 활성 영역들(AR1, AR2)에 형성된 제1 불순물 영역들(106)과 접촉하는 제1 SAC(112)들은 서로 연결되어 제1 및 제2 메모리 셀(M1, M2)들이 하나의 메모리 셀 쌍(MP1)을 구성하도록 한다. 구체적으로, 제1 SAC(112)들은 소자 분리 영역(102) 위로 신장되어 연결되어 두 개의 메모리 셀들(M1, M2)이 하나의 비트 라인(132)에 동시에 연결된다.
제2 층간절연막(120) 내에 형성된 비트 라인 콘택(122)을 통해 비트 라인(132)이 제1 불순물 영역(106)과 연결된다.
제3 및 제2 층간절연막(130, 120) 내에 형성된 스토리지 노드 콘택(134)을 통해 전하 저장 커패시터의 스토리지 노드(142)가 제2 불순물 영역(107)과 연결된다.
도 10a 내지 도 10e에는 COB 구조가 도시되었으나, CUB(Capacitor Under Bit line)구조로 형성될 수도 있으며, SAC(112, 114)를 형성하는 공정까지는 COB와 동일하게 진행됨은 당업자에게 자명하다 할 것이다. 그리고, 도 10a 내지 도 10e에 도시되어 있는 단면 구조는 당업자에 의해 다양하게 변형될 수 있음은 물론이다.
본 발명에 관한 보다 상세한 설명은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 당업자라면 충분히 기술적으로 유추할 수 있는 것이므로 그 설명을 생략한다.
<워드 라인 패턴의 비교>
도 11은 본 발명에 따른 메모리 셀 어레이에 적용되는 워드 라인의 변형된 마스크 패턴이다. 구체적으로, 도 11은 도 4a에 도시되어 있는 레이아웃에서 활성 영역(103) 상에 형성되는 액세스 워드 라인(AWL)의 폭이 메모리 셀 트랜지스터의 동작에 적합하도록 최대화된 게이트 길이가 되도록 하고 소자 분리 영역 위에 형성되는 패스 워드 라인(PWL)의 폭이 액세스 신호 전달에 필요한 최소한의 값이 되도록 변형한 워드 라인의 마스크 패턴이다.
도 12는 종래의 대각선형 활성 영역(도 2a의 2) 상에 형성되는 워드 라인(WL2)을 본 발명과 유사하게 변형한 워드 라인의 마스크 패턴이다.
본 발명에 따른 워드 라인의 마스크 패턴(도 11)의 경우 서로 대칭적으로 배열되는 다섯개의 패턴들(105a, 105b, 105c, 105d, 105e)로 구성되어 종래의 경우의 워드 라인의 마스크 패턴(도 12)에 비해 훨씬 간단함을 알 수 있다.
<워드 라인과 활성 영역의 오버랩 영역 면적 비교>
0.1μm 디자인 룰을 적용하여 본 발명에 따른 활성 영역, 워드 라인 및 SAC의 마스크 패턴을 형성하고, 이들이 실제 웨이퍼상에 전사될 때 형성되는 이미지를 시뮬레이션하였다. 이 때, 워드 라인의 레이아웃으로는 도 11의 레이아웃을 적용하였으며, 이에 따라 활성 영역 및 SAC의 레이아웃도 변형하였다. 도 13은 시뮬레이션된 활성 영역(103), 워드 라인(105) 및 SAC(112, 114) 이미지가 함께 도시된 평면도이다.
동일 디자인 룰을 적용하여 종래의 직선형과 대각선형 활성 영역과 워드 라인 이미지에 대해서도 시뮬레이션하였다. 그 결과, 게이트 패턴의 폭, 즉, 워드 라인과 활성 영역이 오버랩되어 실제 게이트로 사용되는 면적의 폭의 비가 1(직선형): 1.2(대각선형) : 1.4(본 발명)로 측정되었다. 도 14에 도시되어 있는 바와 같이 게이트 폭이 감소할 수록 서브스레시홀드 전압(Vth)이 감소하므로, 본 발명에 따른 메모리 셀 어레이를 적용할 경우 메모리 셀 트랜지스터의 성능이 종래에 비해 매우 향상됨을 알 수 있다. 또, 본 발명에 따른 메모리 셀 어레이가 종래의 경우에 비해 최대 40% 정도 디자인 룰에 여유도가 생김을 알 수 있다.
본 발명에 따른 반도체 메모리 소자의 경우 대칭적인 메모리 셀 구조를 가지므로, 포토리소그래피 및 마스크 친화성을 가지는 장점이 있다. 또, 워드 라인과 활성 영역이 오버랩되는 면적, 특히 실제 게이트 폭이 종래의 경우에 비해 40% 정도 증대하기 때문에 메모리 셀 트랜지스터의 성능이 향상될 뿐만 아니라 40% 정도 디자인 룰에 여유도가 생긴다.
도면 및 실시예에는, 본 발명의 전형적인 바람직한 실시예가 개시되었으며, 비록 특정한 용어를 사용하였지만, 이것들은 단지 일반적이고 묘사적인 의미로 사용된 것이지 후술되는 청구항에 의하여 정해지는 본 발명의 사상을 제한하기 위하여 사용된 것은 아니다.
도 1a 내지 도 1c는 각각 종래의 직선형 활성 영역의 레이아웃도, 마스크 패턴의 평면도, 및 웨이퍼 상에 프린트된 이미지의 평면도이다.
도 2a 내지 도 2c는 각각 종래의 대각선형 활성 영역의 레이아웃도, 마스크 패턴의 평면도, 및 웨이퍼 상에 프린트된 이미지의 평면도이다.
도 3a 내지 도 3c는 각각 본 발명의 일 실시예에 따른 반도체 메모리 소자의 메모리 셀 어레이에 적용되는 활성 영역의 레이아웃도, 마스크 패턴의 평면도, 및 웨이퍼 상에 프린트된 이미지의 평면도이다.
도 4a 및 도 4b는 각각 본 발명의 일 실시예에 따른 반도체 메모리 소자의 메모리 셀 어레이에 적용되는 워드 라인의 레이아웃도 및 웨이퍼 상에 프린트된 이미지의 평면도이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 메모리 셀 어레이에 적용되는 자기정렬콘택의 레이아웃도이고, 도 5b 및 도 5c 는 자기정렬콘택의 마스크 패턴의 평면도들이고, 도 5d는 실제 웨이퍼 상에 프린트된 이미지의 평면도이다.
도 6a 내지 도 6c는 각각 본 발명의 일 실시예에 따른 반도체 메모리 소자의 메모리 셀 어레이에 적용되는 비트 라인 콘택의 레이아웃도, 마스크 패턴의 평면도, 및 웨이퍼 상에 프린트된 이미지의 평면도이다.
도 7a 내지 도 7c는 각각 본 발명의 일 실시예에 따른 반도체 메모리 소자의 메모리 셀 어레이에 적용되는 스토리지 노드 콘택의 레이아웃도, 마스크 패턴의 평면도, 및 웨이퍼 상에 프린트된 이미지의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 메모리 셀 어레이의 등가회로도이고, 도 9는 도 8의 레이아웃도이다.
도 10a 내지 도 10e는 도 9의 레이아웃에 따라 제조된 COB(Capacitor Over Bit line) 구조의 반도체 메모리 소자의 단면도들이다.
도 11은 본 발명에 따른 반도체 메모리 소자의 메모리 셀 어레이에 적용되는 워드 라인의 변형된 마스크 패턴의 평면도이다.
도 12는 종래의 대각선형 활성 영역 상에 형성되는 워드 라인의 변형된 마스크 패턴의 평면도이다.
도 13은 도 11의 워드 라인과 이에 따라 변형된 활성 영역 및 자기정렬콘택의 이미지를 함께 도시한 평면도이다.

Claims (21)

  1. 소정 피치로 배열된 복수개의 활성 영역들로 구성된 복수개의 제1 행들; 및
    상기 행 방향으로 쉬프트되어 상기 제1 행의 상기 활성 영역들과 일부만이 오버랩되며, 상기 소정 피치로 배열된 복수개의 상기 활성 영역들로 구성된 복수개의 제2 행들을 포함하고,
    상기 각 제1 행들과 상기 각 제2 행들은 서로 교대로 배열되고,
    상기 각 활성 영역들은 인접하는 6개의 상기 활성 영역들과의 거리가 모두 동일한 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1 항에 있어서, 상기 거리는 상기 반도체 메모리 소자의 제조시 적용되는 최소 피쳐 사이즈인 것을 특징으로 하는 반도체 메모리 소자.
  3. 소정 피치로 배열된 복수개의 활성 영역들로 구성된 제1 행과, 상기 행 방향으로 쉬프트되어 상기 제1 행의 상기 활성 영역들과 일부만이 오버랩되며, 상기 소정 피치로 배열된 복수개의 상기 활성 영역들로 구성된 제2 행이 서로 교대로 배열된 복수개의 활성 영역들의 배열; 및
    각각 상기 각 활성 영역들과 교차하도록 열 방향으로 연장된 복수개의 워드 라인들을 포함하고,
    상기 소정 피치는 상기 워드 라인 선폭의 4배인 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3 항에 있어서, 상기 제2 행의 활성 영역들은 상기 소정 피치의 1/2만큼 쉬프트된 것을 특징으로 하는 반도체 메모리 소자.
  5. 제3 항에 있어서, 상기 각 워드 라인들은 상기 각 활성 영역들의 중심부에서 교차하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제3 항 또는 제5 항에 있어서, 각 워드 라인들은 상기 각 활성 영역들과 수직으로 교차하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제3 항에 있어서, 상기 제 1행과 상기 제2 행 사이에 상기 활성 영역들과 평행하게 배열된 복수개의 비트 라인들을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 기판;
    상기 기판 위에 열 방향으로 신장되고 평행하게 배열된 복수개의 워드 라인들;
    상기 기판 위에 상기 복수개의 워드 라인들과 교차하도록 행 방향으로 신장되고 평행하게 배열된 복수개의 비트 라인들;
    상기 기판 위에 형성된 복수개의 활성 영역들로, 각 활성 영역들에는 제1 및 제2 불순물 영역들이 형성되고, 상기 제1 및 제2 불순물 영역들에 의해 정의된 각 채널 영역들 위로 상기 각 워드 라인들이 오버랩되는 복수개의 활성 영역들; 및
    메모리 셀 쌍들로 구성된 메모리 셀 어레이로, 각 메모리 셀 쌍들의 각 메모리 셀은 상기 각 활성 영역들마다 형성되고, 상기 각 메모리 셀들은 전하 저장 커패시터를 포함하고, 상기 각 메모리 셀들은 상기 비트라인과 상기 제1 불순물 영역을 연결하는 제1 콘택 및 상기 전하 저장 커패시터의 스토리지 노드와 상기 제2 불순물 영역을 연결하는 제2 콘택을 포함하고, 상기 각 메모리 셀 쌍들을 구성하는 각 두 개의 메모리 셀들은 상기 제1 콘택들이 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제8 항에 있어서, 상기 각 워드 라인들은 상기 각 활성 영역들의 중심부와 교차하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제8 항 또는 제9 항에 있어서, 상기 각 워드 라인들은 상기 각 활성 영역들과 수직으로 교차하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제8 항 또는 제9 항에 있어서, 상기 각 활성 영역들은 상기 각 비트 라인들과 평행하게 배열된 것을 특징으로 하는 반도체 메모리 소자.
  12. 제8 항 또는 제9 항에 있어서, 상기 제1 및 제2 콘택은 상기 워드 라인들에 의해 자기정렬된 것을 특징으로 하는 반도체 메모리 소자.
  13. 제8 항 또는 제9 항에 있어서, 상기 각 두 개의 메모리 셀들간에 연결된 상기 제1 콘택들은 상기 각 두 개의 메모리 셀들이 형성되는 상기 활성 영역들을 정의하는 소자 분리 영역 위로 신장되어 연결되는 것을 특징으로 하는 반도체 메모리 소자.
  14. 차례대로 배열된 제1, 제2, 제3 및 제4 워드 라인들로 구성된 워드 라인 그룹들이 반복되어 배열된 복수개의 워드 라인들;
    차례대로 배열된 제1, 제2, 제3 및 제4 비트 라인들로 구성된 비트 라인 그룹들이 반복되어 배열된 복수개의 비트 라인들;
    매트릭스 형태로 배열된 제1 메모리 셀 쌍들로, 상기 각 제1 메모리 셀 쌍들은 상기 제1 워드 라인과 교차하는 제1 활성 영역에 형성된 제1 메모리 셀과 상기 제2 워드 라인과 교차하는 제2 활성 영역에 형성된 제2 메모리 셀로 이루어지고, 상기 제1 비트 라인에 연결되는 제1 메모리 셀 쌍들;
    매트릭스 형태로 배열된 제2 메모리 셀 쌍들로, 상기 각 제2 메모리 셀 쌍들은 상기 제3 워드 라인과 교차하는 제3 활성 영역에 형성된 제3 메모리 셀과 상기 제4 워드 라인과 교차하는 제4 활성 영역에 형성된 제4 메모리 셀로 이루어지고, 상기 제3 비트 라인에 연결되는 제2 메모리 셀 쌍들;
    매트릭스 형태로 배열된 제3 메모리 셀 쌍들로, 상기 각 제3 메모리 셀 쌍들은 상기 제2 워드 라인과 교차하는 제5 활성 영역에 형성된 제5 메모리 셀과 상기 제3 워드 라인과 교차하는 제6 활성 영역에 형성된 제6 메모리 셀로 이루어지고, 상기 제2 비트 라인에 연결되는 제3 메모리 셀 쌍들; 및
    매트릭스 형태로 배열된 복수개의 제4 메모리 셀 쌍들로, 상기 각 제4 메모리 셀 쌍들은 상기 제4 워드 라인과 교차하는 제7 활성 영역에 형성된 메모리 셀과 상기 제 4 워드 라인이 속한 워드 라인 그룹과 인접한 다음 그룹에 속한 상기 제1 워드 라인과 교차하는 제8 활성 영역에 형성된 메모리 셀로 이루어지고, 상기 제4 비트 라인에 연결되는 상기 제4 메모리 셀 쌍들을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  15. 제14 항에 있어서, 상기 상기 각 워드 라인들은 상기 각 활성 영역들의 중심부와 교차하는 것을 특징으로 하는 반도체 메모리 소자.
  16. 제14 항 또는 제15 항에 있어서, 각 워드 라인들은 상기 각 활성 영역들과 수직으로 교차하는 것을 특징으로 하는 반도체 메모리 소자.
  17. 제14 항 또는 제15 항에 있어서, 상기 각 활성 영역들은 상기 각 비트 라인들과 평행하게 배열된 것을 특징으로 하는 반도체 메모리 소자.
  18. 제14 항 또는 제15 항에 있어서, 상기 제1 메모리 셀 쌍과 상기 제1 비트 라인을 연결하는 콘택은 상기 제1 및 제2 워드 라인들에 의해 자기정렬되고,
    상기 제2 메모리 셀 쌍과 상기 제3 비트 라인을 연결하는 상기 콘택은 상기 제3 및 제4 워드 라인들에 의해 자기정렬되고,
    상기 제3 메모리 셀 쌍과 상기 제2 비트 라인을 연결하는 상기 콘택은 상기 제2 및 제3 워드 라인들에 의해 자기정렬되고,
    상기 제4 메모리 셀 쌍과 상기 제4 비트 라인을 연결하는 상기 콘택은 상기 제4 및 상기 다음 워드 라인 그룹의 상기 제1 워드 라인들에 의해 자기정렬된 것을 특징으로 하는 반도체 메모리 소자.
  19. 제14 항 또는 제15 항에 있어서, 상기 각 메모리 셀들은 전하 저장 커패시터를 포함하고, 상기 전하 저장 커패시터의 스토리지 노드와 상기 각 활성 영역들에 형성된 각 불순물 영역들을 연결하는 콘택들은 상기 각 워드 라인들에 의해 자기정렬되어 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  20. 제14 항 또는 제15 항에 있어서, 상기 인접한 제1 비트 라인과 상기 제3 비트 라인은 제1 센스 앰프에 연결되고,
    상기 인접한 제2 비트 라인과 상기 제4 비트 라인은 제2 센스 앰프에 연결되는 것을 특징으로 하는 반도체 메모리 소자.
  21. 단위 셀 사이즈의 행 방향으로
    액세스 워드 라인을 위한 1개의 최소 피쳐 사이즈;
    전하 저장 커패시터의 스토리지 노드와의 콘택을 위한 1개의 상기 최소 피쳐 사이즈;
    비트 라인과의 콘택을 위한 1개의 상기 최소 피쳐 사이즈; 및
    패스 워드 라인을 위한 1개의 상기 최소 피쳐 사이즈로 구성된 4개의 상기 최소 피쳐 사이즈를 차지하고,
    단위 셀 사이즈의 열 방향으로
    비트 라인 폭을 위한 1개의 상기 피쳐 사이즈; 및
    비트 라인 스페이스를 위한 1개의 피쳐 사이즈로 구성되는 2개의 상기 최소 피쳐 사이즈를 차지하여 8F2 셀 사이즈를 차지하는 단위 셀을 포함하는 반도체 메모리 소자.
KR10-2003-0056712A 2003-08-16 2003-08-16 마스크 및 포토리소그래피 친화성을 가지며 전기적 특성이향상된 반도체 메모리 소자 KR100532458B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2003-0056712A KR100532458B1 (ko) 2003-08-16 2003-08-16 마스크 및 포토리소그래피 친화성을 가지며 전기적 특성이향상된 반도체 메모리 소자
US10/918,175 US7176512B2 (en) 2003-08-16 2004-08-13 Semiconductor memory device having high electrical performance and mask and photolithography friendliness
US11/621,617 US7375390B2 (en) 2003-08-16 2007-01-10 Semiconductor memory device having high electrical performance and mask and photolithography friendliness

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0056712A KR100532458B1 (ko) 2003-08-16 2003-08-16 마스크 및 포토리소그래피 친화성을 가지며 전기적 특성이향상된 반도체 메모리 소자

Publications (2)

Publication Number Publication Date
KR20050018282A true KR20050018282A (ko) 2005-02-23
KR100532458B1 KR100532458B1 (ko) 2005-12-01

Family

ID=34132213

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0056712A KR100532458B1 (ko) 2003-08-16 2003-08-16 마스크 및 포토리소그래피 친화성을 가지며 전기적 특성이향상된 반도체 메모리 소자

Country Status (2)

Country Link
US (2) US7176512B2 (ko)
KR (1) KR100532458B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100796644B1 (ko) * 2007-02-22 2008-01-22 삼성전자주식회사 디램 소자 및 그 형성 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564578B1 (ko) * 2003-09-29 2006-03-28 삼성전자주식회사 비직교형 반도체 메모리 소자의 자기 정렬 콘택 패드형성방법
KR100630683B1 (ko) 2004-06-02 2006-10-02 삼성전자주식회사 6ｆ2 레이아웃을 갖는 디램 소자
DE102005051973B3 (de) * 2005-10-31 2007-06-28 Infineon Technologies Ag Herstellungsverfahren für vertikale Leitbahnstruktur, Speichervorrichtung sowie zugehöriges Herstellungsverfahren
US7709367B2 (en) * 2006-06-30 2010-05-04 Hynix Semiconductor Inc. Method for fabricating storage node contact in semiconductor device
KR101087830B1 (ko) * 2009-01-05 2011-11-30 주식회사 하이닉스반도체 반도체 소자의 레이아웃
JP2011044488A (ja) * 2009-08-19 2011-03-03 Elpida Memory Inc 半導体装置およびその製造方法
JP5731858B2 (ja) * 2011-03-09 2015-06-10 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の製造方法
JP5684168B2 (ja) * 2012-02-15 2015-03-11 株式会社東芝 フレア計測方法、反射型マスクおよび露光装置
US10818729B2 (en) * 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory
CN110707082B (zh) * 2018-10-09 2022-04-12 联华电子股份有限公司 形成半导体装置布局的方法
CN114520194A (zh) * 2020-11-19 2022-05-20 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构
CN113053897B (zh) * 2021-03-04 2022-06-17 长鑫存储技术有限公司 存储器及其制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100320438B1 (ko) * 1999-12-27 2002-01-15 박종섭 불휘발성 강유전체 메모리 소자 및 그 제조방법
JP4145003B2 (ja) * 2000-07-14 2008-09-03 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100796644B1 (ko) * 2007-02-22 2008-01-22 삼성전자주식회사 디램 소자 및 그 형성 방법
US7714372B2 (en) 2007-02-22 2010-05-11 Samsung Electronics Co., Ltd. Dynamic random access memory devices and methods of forming the same

Also Published As

Publication number Publication date
KR100532458B1 (ko) 2005-12-01
US7176512B2 (en) 2007-02-13
US20070108491A1 (en) 2007-05-17
US20050035387A1 (en) 2005-02-17
US7375390B2 (en) 2008-05-20

Similar Documents

Publication Publication Date Title
US7375390B2 (en) Semiconductor memory device having high electrical performance and mask and photolithography friendliness
KR100423896B1 (ko) 축소가능한 2개의 트랜지스터 기억 소자
US4651183A (en) High density one device memory cell arrays
US8013374B2 (en) Semiconductor memory devices including offset bit lines
KR20180043239A (ko) 듀얼 포트 sram 셀
CN107346770B (zh) 静态随机存取存储器的布局图案
US4733374A (en) Dynamic semiconductor memory device
JPH04168765A (ja) 半導体記憶装置およびその製造方法
US6911687B1 (en) Buried bit line-field isolation defined active semiconductor areas
US7547936B2 (en) Semiconductor memory devices including offset active regions
JP3247573B2 (ja) ダイナミック型半導体記憶装置
KR100352766B1 (ko) 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조 및방법
KR20020071182A (ko) 반도체 메모리 소자 및 그의 제조 방법
US6388283B1 (en) Semiconductor memory with a strip-shaped cell plate
KR20030076375A (ko) 워드선 및 비트선의 경사에 의한 악영향이 없는 반도체 장치
JPH04279055A (ja) 半導体メモリ
KR0161809B1 (ko) 적층형 박막 트랜지스터를 가진 반도체 메모리장치
KR0165406B1 (ko) 에스 렘 셀
KR20030002203A (ko) 반도체 디램 셀
KR19990016230A (ko) 반도체 메모리 셀의 이중 비트라인 패턴 제조방법
KR0131720B1 (ko) 반도체소자
JPH11251552A (ja) ダイナミックランダムアクセスメモリ装置のレイアウト構造
KR20050059482A (ko) 6ｆ2 구조의 반도체 메모리 셀
US20050017283A1 (en) Semiconductor device
KR19980037350A (ko) 동작 안정성을 개선한 반도체 메모리 구조 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 14