KR20050059482A - 6ｆ2 구조의 반도체 메모리 셀 - Google Patents

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    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
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Abstract

본 발명은 8F2 구조의 메모리 셀의 집적도의 한계를 극복하여 집적도를 향상시킬 수 있는 6F2 구조의 반도체 메모리 셀을 제공하기 위한 것으로, 이를 위해 본 발명은, 복수의 열로 구획되는 반도체 메모리 셀에 있어서, 상기 각 열에서 열방향과 장축의 방향이 일치하도록 일정 간격으로 배치되며, 그 양측단의 스토리지노드 콘택 예정 영역과 그 중심부의 비트라인 콘택 예정 영역을 구비하는 바 형태의 액티브 영역; 및 상기 액티브 영역의 상부에서 상기 비트라인 콘택 예정 영역과 접속되며, 상기 비트라인 콘택 예정 영역의 일부와 오버랩되어 인접하는 다음 열의 일부까지 확장되어 배치된 비트라인 콘택을 포함하는 반도체 메모리 셀을 제공한다.

Description

6Ｆ2 구조의 반도체 메모리 셀{SEMICONDUCTOR MEMORY CELL HAVING 8Ｆ2 STRUCTURE}
본 발명은 반도체 소자의 레이아웃에 관한 것으로, 특히 6F2 구조의 반도체 메모리의 셀 레이아웃에 관한 것이다.
지금까지 대부분의 메모리 반도체의 연구는 리소그라피(Lithography)의 기술 개발이 반드시 필요한 디자인 룰(Design rule)의 스케일 다운(Scale down)에만 집중되었다.
하지만, 이러한 접근 방식은 리소그라피 기술의 한계 및 공정 가술의 복잡화 그리고 수율(Yield) 저하 등의 문제점이 초래된다. 16M 디램(DRAM; Dynamic Random Access Memory) 부터 적용된 하나의 셀의 면적이 8F2를 갖는 구조를 현재까지 사용하고 있다.
도 1은 8F2 구조의 반도체 메모리 셀의 레이아웃을 도시한 평면도이다.
도 1을 참조하면, x축 방향으로 5개의 F에 해당하는 길이를 갖는 액티브 영역(ACT)이 y축 방향으로 각각 중앙에서 하나의 F가 겹치는 구조로 x축 방향으로 평행하게 배열되어 있다. 액티브 영역(ACT) 상부에는 액티브 영역(ACT)과 직교하는 방향으로 하나의 F의 폭을 갖는 복수의 워드라인(WL0 ∼ WL3)이 하나의 F 간격 만큼(실제로는 워드라인 사이의 스페이스 만큼) 서로 이격되어 y축 방향으로 연장되어 배치되어 있다.
액티브 영역(ACT)의 각 양 끝단은 워드라인(WL0 ∼ WL3) 사이의 절연막(도시하지 않음)을 관통하여 셀 캐패시터의 스토리지노드와 콘택되는 스토리지노드 콘택(SNC)이 약 하나의 F의 크기로 배치되어 있으며, 각 액티브 영역(ACT) 사이에서 액티브 영역(ACT)의 중앙 부분에 약 하나의 F 만큼의 폭으로 연장되어 배치된 비트라인 콘택(BLC)이 배치되어 있다.
여기서, 액티브 영역(ACT)이 실제 비트라인 콘택(BLC) 하부까지 일부 확장되아 형성될 수도 있고, 비트라인 콘택(BLC) 만이 콘택 패드를 통해 액티브 영역(ACT)에서 레이아웃 사에서 일부 꺽여서 배치될 수도 있다. 비트라인 콘택(BLC) 상에는 복수의 비트라인(BL0 ∼ BL3)이 배치되어 있다.
도시된 'UC'는 하나의 유닛 셀을 나타낸다. 도 1이 8F2의 메모리 셀 구조인 것은 하나의 스토리지노드 콘택(SNC)을 포함하는 유닛 셀(UC)이 중앙의 3개의 피치(F)2와 긴 변에서 각각 3/2의 2배인 3F2와, 작은 변에서 각각 1/2의 2배인 1F 2와 4개의 모서리에서 각각 1/4의 4배인 1F2을 합쳐서 8F2의 면적을 갖기 때문이다.
하지만, 전술한 8F2 구조의 메모리 셀 레이아웃은 고집적화 되어 가는 ㅔㅁ메모리 셀의 집적도를 만족하기에는 불리하며, 이로 인해 수율을 향상시키는 것 또한 그 한계가 있다.
상기와 같은 문제점을 해결하기 위하여 제안된 본 발명은, 8F2 구조의 메모리 셀의 집적도의 한계를 극복하여 집적도를 향상시킬 수 있는 6F2 구조의 반도체 메모리 셀을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 복수의 열로 구획되는 반도체 메모리 셀에 있어서, 상기 각 열에서 열방향과 장축의 방향이 일치하도록 일정 간격으로 배치되며, 그 양측단의 스토리지노드 콘택 예정 영역과 그 중심부의 비트라인 콘택 예정 영역을 구비하는 바 형태의 액티브 영역; 및 상기 액티브 영역의 상부에서 상기 비트라인 콘택 예정 영역과 접속되며, 상기 비트라인 콘택 예정 영역의 일부와 오버랩되어 인접하는 다음 열의 일부까지 확장되어 배치된 비트라인 콘택을 포함하는 반도체 메모리 셀을 제공한다.
본 발명은 8F2 구조의 유닛 셀에 해당하는 디자인 룰을 변화시키지 않고. 액티브 영역을 바 형태로 평행하고 배치하고 비트라인 콘택이 비트라인과 일부만 콘택되도록 배열함으로써, 6F2의 유닛 셀 구조를 구현할 수 있어, 유닛 셀의 면적을 감소시키며, 공정의 추가없이 소자의 고집적화를 이루도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 셀의 레이아웃을 도시한 평면도이다.
도 2를 참조하면, 본 발명의 반도체 메모리 셀은, x,y 좌표에서 x축 방향으로 연장된 복수의 열(R1 ∼ R10)로 구획된다.
각 열(R1 ∼ R10)에서 열방향인 x 방향과 장축의 방향이 일치하도록 일정 간격 예컨대, 1F의 간격으로 복수의 액티브 영역(ACT)이 배치되어 있다. 각 액티브 영역(ACT)의 양측단에는 스토리지노드 콘택 예정 영역(SNC)이 구비되며, 각 액티브 영역(ACT)의 중심부에는 비트라인 콘택 예정 영역(BLC)이 구비된다.
비트라인 콘택(BLC')은 액티브 영역(ACT)의 상부에서 비트라인 콘택 예정 영역(BLC)의 일부와 오버랩되어 인접하는 다음 열(R2)의 일부까지 확장되어 배치되어 있다.
도 2에서 R5열의 중앙에 있는 비트라인 콘택 예정 영역(BLC) 및 스토리지노드 콘택 예정 영역(SNC)과 R6열의 필드 영역까지 시각형을 그렸을 경우, 이 사각형 내에는 하나의 비트라인 콘택 예정 영역(BLC)과 하나의 스토리지노드 콘택 예정 영역(SNC)을 포함하는 하나의 6F2 구조의 유닛 셀(UC)을 이루게 된다.
따라서, 셀의 디자인 룰은 종래의 8F2의 디자인 룰을 유지하면서 액티브 영역의 배치를 변화시킴으로써, 고집적화를 이룰 수 있다.
또한, 각 열(R1 ∼ R10)을 가로 질러 스토리지노드 콘택 예정 영역(SNC)과 비트라인 콘택 예정 영역(BLC) 사이의 액티브 영역(ACT) 상부에서 복수의 워드라인(WL0 ∼ WL5)이 배치되어 있으며, 각 워드라인(WL0 ∼ WL5)은 일정 간격 예컨대, 1F의 간격을 갖는다.
한편, 액티브 영역(ACT)이 형성되지 않은 즉, 액티브 영역(ACT)이 배치된 열에 이웃하는 열(R2, R4, R6, R8, R10)의 워드라인(WL0 ∼ WL5) 상부에서 워드라인(WL0 ∼ WL5)과 직교하는 y축 방향으로 연장되어 일정 간격으로 복수의 비트라인(BL0 ∼ BL3)이 배치된다.
직선 형태 즉, 바 형태의 액티브 영역(ACT)을 수평 방향으로 배치할 수 있음으로 인해, 직선 형태의 비트라인과 스택(Stack) 구조의 캐패시터를 구현하는 것이 가능하다.
도 3은 도 2를 a-a' 방향으로 절취한 단면도이다.
도 3을 참조하면, 하부에 액티브 영역(ACT)이 필드영역(FOX)에 의해 분리되어 배치되어 있으며, 그 상부에는 제1층간절연막(ILD1)이 배치되어 있고, 제1층간절연막(ILD1)을 관통하는 액티브 영역(ACT)에 플러그 등을 통해 콘택된 비트라인 콘택 예정 영역(BLC)과 스토리지노드 콘택 예정 영역(SNC)이 형성되어 있다. 비트라인 콘택 예정 영역(BLC) 및 스토리지노드 콘택 예정 영역(SNC) 상부에는 제2층간절연막(ILD2)이 형성되어 있으며, 제2층간절연막(ILD2)을 관통하여 비트라인 콘택 예정 영역(BLC)과 접속된 비트라인 콘택(BLC')이 형성되어 있는 바, 비트라인 콘택(BLC')은 액티브 영역(ACT)의 일부와 오버랩되며 또한, 그로부터 필드영역(FOX)의 상부까지 연장되어 있다. 비트라인 콘택(BLC') 상에는 비트 라인(BL0)이 형성되어 있다.
전술한 바와 같이 이루어지는 본 발명은, 기존의 설계, 공정 및 소자의 기술의 변화에 가장 적은 영향을 주면서 즉, 8F2 구조에 해당하는 디자인 룰을 유지하면서 6F2의 유닛 셀 구조를 갖도록 한다. 따라서, 유닛 셀의 면적을 감소시키며, 공정의 추가없이 소자의 고집적화에 유리하고, 공정 마진의 확보가 용이하여 공정 수율 및 소자의 신뢰성을 향상시킬 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 디자인 룰의 변화없이 고집적화를 이룰 수 있어, 반도체 메모리 소자의 수율 및 생산성을 형상시킬 수 있는 효과가 있다.
도 1은 8F2 구조의 반도체 메모리 셀의 레이아웃을 도시한 평면도.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 셀의 레이아웃을 도시한 평면도.
도 3은 도 2를 a-a' 방향으로 절취한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
UC : 유닛 셀 ACT1 : 액티브 영역
WL0 ∼ WL5 : 워드라인 SNC : 스토리지노드 콘택 예정 영역
BLC0 ∼ BLC3 : 비트라인 콘택 예정 영역
BLC' : 비트라인 콘택

Claims (4)

  1. 복수의 열로 구획되는 반도체 메모리 셀에 있어서,
    상기 각 열에서 열방향과 장축의 방향이 일치하도록 일정 간격으로 배치되며, 그 양측단의 스토리지노드 콘택 예정 영역과 그 중심부의 비트라인 콘택 예정 영역을 구비하는 바 형태의 액티브 영역; 및
    상기 액티브 영역의 상부에서 상기 비트라인 콘택 예정 영역과 접속되며, 상기 비트라인 콘택 예정 영역의 일부와 오버랩되어 인접하는 다음 열의 일부까지 확장되어 배치된 비트라인 콘택
    을 포함하는 반도체 메모리 셀.
  2. 제 1 항에 있어서,
    상기 메모리 셀은 6F2 구조의 유닛 셀을 이루는 것을 특징으로 하는 반도체 메모리 셀.
  3. 제 1 항에 있어서,
    상기 스토리지노드 콘택 예정 영역과 비트라인 콘택 예정 영역 사이의 상부에서 상기 복수의 열과 직교하는 방향으로 일정 간격으로 배치된 복수의 워드라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 셀
  4. 제 3 항에 있어서,
    상기 비트라인 콘택에 접속되어 상기 액티브 영역이 배치된 열에 이웃하는 열의 상기 워드라인 상부에서 상기 워드라인과 직교하는 방향으로 배치된 복수의 비트라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 셀.
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* Cited by examiner, † Cited by third party
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US8084801B2 (en) 2005-10-18 2011-12-27 Samsung Electronics Co., Ltd. Cell structure for a semiconductor memory device and method of fabricating the same

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