KR940022851A - 반도체 장치 - Google Patents

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Abstract

제1결선과 라인과 제2결전 라인 사이에 접속되는 반도체 장치는 반도체기판, 예정된 깊이로 상기 기판을 에칭함으로써 형성되는 제1주상 반도체층, 제1주상 반도체층으로부터 정해진 거리만큼 이격되어 정해진 깊이로 상기 기판을 에칭함으로써 형성되는 제2주상 반도체층, 절연층의 삽입과 함께 제1주상 반도체층의 측벽 둘레에 형성되는 제1게이트 전극, 절연층의 삽입과 함께 제2주상 반도체층의 측벽 둘레에 형성되는 제2게이트 전극, 제1주상 반도체층의 상부에 형성되고 제1워드 라인에 접속되어 소스 및 드레인중 하나로서 작용하는 제1확산층, 제2주상 반도체층의 상부에 형성되고 제2워드 라인에 접속되어 소스 및 드레인중 하나로 작용하는 제2확산층, 및 제1 및 제2주상 반도체층의 하부 및 하부 주변에 형성되고 제1 및 제2주상 반도체층에 의해 공유되어 소스 및 드레인중 어느 하나로서 작용하는 확산층을 포함한다.

Description

반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 제1의 실시예에 따른 DRAM의 회로도, 제5A도는 제4도의 파선 5A로 표시된 부분의 회로도.

Claims (16)

  1. 제1결선 라인과 제2결선 라인 사이에 접속되는 반도체 장치에 있어서, 반도체 기판, 상기 반도체 기판상에 형성되는 제1주상 반도체층, 상기 제1주상 반도체층과 정해진 거리만큼 이격되어 상기 반도체 기판상에 형성되는 제2주상 반도체층, 절연층의 삽입과 함께 상기 제1주상 반도체층의 측벽 둘레에 형성되는 제1게이트 전극, 절연층의 삽입과 함께 상기 제2주상 반도체층의 측벽 둘레에 형성되는 제2게이트 전극, 상기 제1주상 반도체층의 상부에 형성되고 상기 제1결선 라인에 접속되어 소스 및 드레인중 어느 하나로서 작용하는 제1확산층, 상기 제2주상 반도체층의 상부에 형성되고 상기 제2결선 라인에 접속되어 소스 및 드레인중 또 다른 하나로서 작용하는 제2확산층, 및 상기 제1 및 제2주상 반도체층의 하부 및 하부 주변에 형되고 상기 제1 및 제2주상 반도체층에 의해 공유되는 소스 및 드레인중 어느 하나로서 작용하는 확산층을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 워드 라인과 비트 라인에 접속되는 메모리 셀 및, 상기 비트 라인에 접속되어 비트 라인의 전위 레벨을 증폭시키기 위한 감지 증폭기를 추가로 포함하는데, 상기 비트 라인의 일부가 절단되고, 상기 감지 증폭기측의 비트 라인의 일부는 상기 제1결선 라인으로서 상기 제1주상 반도체층의 상부에 형성되는 상기 제1확산층과 접촉하고, 그리고 상기 메모리 셀측의 비트라인의 일부는 상기 제2주상 반도체층의 상부에 형성되는 상기 제2혹산층과 접촉하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 매트릭스로 배열되는 다수의 메모리 셀, 상기 메모리 셀중 첫번째 메모리 셀에 접속되는 제1 비트 라인, 및 상기 첫번째 메모리 셀과 쌍을 이루는 상기 메모리 셀중 두번째 메모리 셀에 접속되는 제2비트 라인을 추가로 포함하는데, 상기 제1비트 라인은 상기 제1결선 라인으로서 제1주상 반도체층의 상부에 형성되는 상기 제1확산층과 접촉하고, 상기 제2비트 라인은 상기 제2결선 라인으로서상기 제2주상 반도체층이 상부에 형성되는 상기 제2확산층과 접촉하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1게이트 전극과 상기 제2게이트 전극은 동기적으로 활성화되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1 및 제2 게이트 전극중 하나는 또다른 상기 게이트 전극이 턴 온 또는 턴오프되더라도 정상적으로 턴 온되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1 및 제2주상 반도체층은 격자형 홈을 형성하도록 상기 반도체 기판을 에칭하므로서 잔류하게 되는 돌출부인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 제1 및 제2주상 반도체층은 최소 처리 디멘죤의 거리만큼 이격되어 형성되고, 상기 제1 및 제2주상 반도체층은 각각 최소 거리 디멘죤의 직경을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 반도체 장치는 등화기 회로, 전달 게이트, 입/출력 게이트 및 감지 증폭기 회로를 구성하는 것을 특징으로 하는 반도체 장치.
  9. 반도체 메모리 장치에 있어서, 다수의 워드 라인, 상기 워드 라인을 교차하는 다수의 비트 라인, 상기 워드 라인과 상기 비트 라인의 교차점에 제공되는 다수의 메모리 셀, 및 트랜지스터를 가지며 상기 워드 라인중 측정된 하나를 선택하기 위한 행디코더를 포함하는데, 상기 트랜지스터는 반도체 기판, 상기 반도체 기판상에서 정해진 방향으로 정해진 거리만큼 이격되어 형성되는 다수의 주상 반도체층, 절연층의 삽입과 함께 상기 주상 반도체층의 각각의 측벽 둘레에 형성되는 다수의 게이트 전극, 상기 다수의 주상 반도체층의 최외각 주상 반도체층의 각각의 측벽 둘레에 형성되는 다수의 게이트 전극, 상기 다수의 주상 반도체층의 최외각 주상 반도체층의 상부에 형성되고 상기 특정된 워드 라인에 접속되어 소스 및 드레인중 어느 하나로서 작용하는 제1확산층, 상기 다수의 주상 반도체층의 다른쪽 최외각 주상 반도체층의 상부에 형성되고 전원 라인에 접속되어 소스 및 드레인중 또 다른 하나로서 작용하는 제2확산층, 및 상기 다수의 주상 반도체층의 인접한 주상 반도체층의 하부 및 하부 주변에서 상기 다수의 주상 반도체층의 인접한 반도체층 사이에 형성되고 상기 제1 및 제2주상 반도체층에 의해 공유되어 소스 및 드레인중 어느 하나로서 작용하는 확산층을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제1 및 제2주상 반도체층은 격자형 홈을 형성하도록 상기 반도체 기판을 에칭함으로써 돌출부인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 제1 및 제2주상 반도체층은 최소 처리 디멘죤의 거리만큼 이격되어 형성되고, 상기 제1 및 제2주상 반도체층은 각각 최소 디멘죤의 직격을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서, 상기 제1 및 제2게이트 전극은 동기적으로 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제9항에 있어서, 상기 제1 및 제2게이트 전극중 하나는 다른 나머지 하나의 턴 온/오프와 무관하게 정상적으로 턴 온되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 반도체 메모리 장치에 있어서, 매트릭스로 배열되는 다수의 메모리 셀, 상기 메모리 셀중 첫번째 메모리 셀에 접속되는 제1비트 라인, 상기 첫번째 메모리 셀과 쌍을 이루는 상기 메모리 셀중 두번째 메모리 셀에 접속되는 제2비트 라인, 및 트랜지스터를 가지고, 상기 제1및 제2비트 라인에 접속되어 상기 제1및 제2비트 라인 사이의 전위차를 증폭시키기 위한 감지 증폭기를 포함하는데, 상기 트랜지스터는 반도체 기판, 정해진 간격으로 상기 반도체 기판상에 선형적으로 형성되는 제1그룹의 주상 반도체층, 상기 제1그룹의 주상 반도체층으로부터 정해진 거리만큼 이격되어 형성되는 제2그룹의 주상 반도체층, 상기 제1그릅의 주상 반도체층의 최외각의 주상 반도체층에 인접하는 상기 제1그룹의 주상 반도체층의 주상 반도체층의 측벽으로부터 절연층의 삽입과 함께 상기 제1그룹 주상 반도체층의 최외각 주상 반도체층의 상부까지 연장하도록 형성되어 상기 제1그룹의 주상 반도체층의 최외각 주상 반도체층의 상부에서 상기 제2비트 라인에 접속되는 제1게이트 전극, 상기 제2그룹의 주상 반도체층의 최외각의 주상 반도체층에 인접하는 상기 제2그룹의 주상 반도체층의 주상 반도체층의 측벽으로 부터 절연층의 삽입과 함께 상기 제2그룹 주상 반도체층이 최외각 주상 반도체층의 상부까지 연장하도록 형성되어 상기 제2그룹 주상 반도체층의 최외각 주상 반도체층의 상부에서 상기 제1비트 라인에 접속되는 제2게이트 전극, 및 선형적으로 배열되는 제1 및 제2 그룹의 주상 반도체층의 주상 반도체들중 인접한 주상 반도체층이 바닥에 의하여 공유되는 소스 및 드레인중 어느 하나로서 작용하는 확산층을 포함하는 것을 특징으로하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 제1 및 제2주상 반도체층은 격차형 홈을 형성하도록 상기 반도체 기판을 에치함으로써 잔류하게 되는 돌출부인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서, 상기 제1 및 제2주상 반도체층은 최소 처리 디멘죤의 거리만큼 이격되어 형성되고, 상기 제1 및 제2주상 반도체층은 각각 최소 처리 디멘죤의 직격을 갖는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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