JPS60195974A - 大規模集積回路装置及びその製造方法 - Google Patents
大規模集積回路装置及びその製造方法Info
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- JPS60195974A JPS60195974A JP59050946A JP5094684A JPS60195974A JP S60195974 A JPS60195974 A JP S60195974A JP 59050946 A JP59050946 A JP 59050946A JP 5094684 A JP5094684 A JP 5094684A JP S60195974 A JPS60195974 A JP S60195974A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
り技声分、野〕
本発明は半導体装置に関し、特に回路素子の微細化を図
って高集積化を達成した大規模集積回路（ＶＬＳＩ）装
置に関するものである。
って高集積化を達成した大規模集積回路（ＶＬＳＩ）装
置に関するものである。
ＩＣ，Ｌ５ＩはもとよりＶＬＳ Ｉの回路“素子として
電界効果トランジスタ（ＦＥＴ）が利用されているが、
これまでのこの種の半導体装置では、ＭＯＳ型、接合型
に拘らずＦＥＴは平面的に配着された構成とされている
。そして、この集積度を増大するためにＦＥＴの微細化
が進められてきているが、近年のフォ） ＩＪソグラフ
ィ技術では解像力の限界に伴って微細化も限界にきてお
り、Ｘ層。
電界効果トランジスタ（ＦＥＴ）が利用されているが、
これまでのこの種の半導体装置では、ＭＯＳ型、接合型
に拘らずＦＥＴは平面的に配着された構成とされている
。そして、この集積度を増大するためにＦＥＴの微細化
が進められてきているが、近年のフォ） ＩＪソグラフ
ィ技術では解像力の限界に伴って微細化も限界にきてお
り、Ｘ層。
電子線によるリソグラフィが試みられている。しかしな
がら、このリングラフィ技術を使用するにしても、ＦＥ
Ｔが平面的配量をとる以上はＦＥＴの電気特性や配線コ
ンタクト等の種々の要求からその微細化には自から限度
が生じ、画期的な集積度の向上を望むことは困難である
。
がら、このリングラフィ技術を使用するにしても、ＦＥ
Ｔが平面的配量をとる以上はＦＥＴの電気特性や配線コ
ンタクト等の種々の要求からその微細化には自から限度
が生じ、画期的な集積度の向上を望むことは困難である
。
因みに、現状ではゲート長が略１μｍであり、こ１１配
置線コンタクトが可能なソース・ドレイン寸法を考慮す
ると全長に３μｍ程度は必要であり、素子間分離領域寸
法を更に児えると１素子を４μｍ以下にすることは難か
しい。
置線コンタクトが可能なソース・ドレイン寸法を考慮す
ると全長に３μｍ程度は必要であり、素子間分離領域寸
法を更に児えると１素子を４μｍ以下にすることは難か
しい。
本発明の目的は回路素子の平面寸法の微細化を図り、こ
糺により素子の高集積化を達成して画期的な集積度の大
規模集積回路装置を提供することにある。
糺により素子の高集積化を達成して画期的な集積度の大
規模集積回路装置を提供することにある。
また、本発明の他の目的は特殊な工程を必要とすること
なく大規模集積回路装置を製造することのできる製造方
法を提供することにある。
なく大規模集積回路装置を製造することのできる製造方
法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なも″′概要
を簡単“説〒丁１ば・下記Ｏｈ＊知ある。
を簡単“説〒丁１ば・下記Ｏｈ＊知ある。
ドレイン領域が基板の１厚一方向に配置されるように縦
尋構成へ９し、かつこれらソース・ドレイ、２ン領域や
ゲート、更にはこれに連なる配線を基板の絶縁物内に埋
設した構成とｆ仝ことにより、ＦＥＴの平面寸法および
占有平面積を格段に低減でき、これにより画期的な高集
積度の大規模集積回路装、置を得ることができる。
尋構成へ９し、かつこれらソース・ドレイ、２ン領域や
ゲート、更にはこれに連なる配線を基板の絶縁物内に埋
設した構成とｆ仝ことにより、ＦＥＴの平面寸法および
占有平面積を格段に低減でき、これにより画期的な高集
積度の大規模集積回路装、置を得ることができる。
・ ｉ
また、半導体基板への不純物ドーピング、成膜。
リングラフィ技術等を使用したエツ、チング等既存の技
術により基板上にソース・ドレイン領域を厚さ方向に配
設しかつこれに隣設した部内への導電体の形成により、
配一層を立体−に形成することにより、前記縦型構成の
ＦＥＴをを易にかつ微細に形成することができる。
術により基板上にソース・ドレイン領域を厚さ方向に配
設しかつこれに隣設した部内への導電体の形成により、
配一層を立体−に形成することにより、前記縦型構成の
ＦＥＴをを易にかつ微細に形成することができる。
〔実、施例１〕
第１図は本発明を絶ａｌｆｆ−）型（ＭＯＳ型）ＦＥ
１’により構成した大規模集積回路装置の破断斜視図で
ある。ｐ型シリコン基板１の主面部内にｎ“製ンース領
域Ｊｉ１２． ｐ型ゲート領域層３．ｎ′″型ドノドレ
イン領域層４板の厚さ方向の下から上に積層形成する−
１、ｐ型ゲート領域、層３の隣りにレキｓｉｏ、のゲー
ト絶縁［５を形成し、これに並んで多結晶シリコン（ポ
リシリコン）からなるゲート電極６を形成してＭＯ８Ｆ
Ｅ Ｔ ＱＡ−Ｑｌｌ−ＱＣ及びＱＡ’１〜／、Ｑ、
／を構成している。各ＭＯ８Ｆ ＥＴはＳｉｎ、を主体
とする絶縁物層７により包囲され、また前記ゲート電極
６と一体に形成される配置１ｉ６ａも前記絶縁物層７に
囲まれた状態で基板１内に埋設されている。本例で件、
ＭＯ８ＦＥＴＱｃの、ソース領域２はこれと一体のｎ７
温層２ａおよび配＃！６ａ￥通してＭＯ８ＦＥＴＱＢの
ゲー □ト電極６に接続し、このＭＯ８ＦＥＴＱ、、の
ソース領域２はｎτ型層２ｂを通してＭＯ８ＦＥＴＱＡ
のソース領域２に接続している。なお、配線６ｂの７部
は基板１の主面上に露呈され、Ａノ等の表面配轡８によ
って所要の結線が施される。ここで、図では興解し易く
するために横方向の寸法を拡大して示しである。
１’により構成した大規模集積回路装置の破断斜視図で
ある。ｐ型シリコン基板１の主面部内にｎ“製ンース領
域Ｊｉ１２． ｐ型ゲート領域層３．ｎ′″型ドノドレ
イン領域層４板の厚さ方向の下から上に積層形成する−
１、ｐ型ゲート領域、層３の隣りにレキｓｉｏ、のゲー
ト絶縁［５を形成し、これに並んで多結晶シリコン（ポ
リシリコン）からなるゲート電極６を形成してＭＯ８Ｆ
Ｅ Ｔ ＱＡ−Ｑｌｌ−ＱＣ及びＱＡ’１〜／、Ｑ、
／を構成している。各ＭＯ８Ｆ ＥＴはＳｉｎ、を主体
とする絶縁物層７により包囲され、また前記ゲート電極
６と一体に形成される配置１ｉ６ａも前記絶縁物層７に
囲まれた状態で基板１内に埋設されている。本例で件、
ＭＯ８ＦＥＴＱｃの、ソース領域２はこれと一体のｎ７
温層２ａおよび配＃！６ａ￥通してＭＯ８ＦＥＴＱＢの
ゲー □ト電極６に接続し、このＭＯ８ＦＥＴＱ、、の
ソース領域２はｎτ型層２ｂを通してＭＯ８ＦＥＴＱＡ
のソース領域２に接続している。なお、配線６ｂの７部
は基板１の主面上に露呈され、Ａノ等の表面配轡８によ
って所要の結線が施される。ここで、図では興解し易く
するために横方向の寸法を拡大して示しである。
したがってこの構成によればＭＯＳＦＥＴのゲート長、
ソース・ドレイン領域幅等の寸法は基板１の厚さ方向に
生じることになるため、ゲート寸法を製造の容易な任意
の寸法に設定しても各ＭＯ８ＦＥＴが平面方向に占める
面積はゲート幅寸法とソース・ドレイン領域の横方向寸
法の積でよく、これらの寸法は１μｍ以下に形成できる
ため占有面積を極めて小さなものにできる。勿論ＭＯ８
ＦＥＴのピッチ寸法も１μｍ以下にでき、これによりＭ
ＯＳＦＥＴの微細化および画期的な高集積化が達成でき
る。
ソース・ドレイン領域幅等の寸法は基板１の厚さ方向に
生じることになるため、ゲート寸法を製造の容易な任意
の寸法に設定しても各ＭＯ８ＦＥＴが平面方向に占める
面積はゲート幅寸法とソース・ドレイン領域の横方向寸
法の積でよく、これらの寸法は１μｍ以下に形成できる
ため占有面積を極めて小さなものにできる。勿論ＭＯ８
ＦＥＴのピッチ寸法も１μｍ以下にでき、これによりＭ
ＯＳＦＥＴの微細化および画期的な高集積化が達成でき
る。
次に前記装置の製造方法を説明する。図中、前記装置の
各部に相当する部分の符号には夫々前記令符号と同一の
符号を付している。
各部に相当する部分の符号には夫々前記令符号と同一の
符号を付している。
第２図（５）のようにｐ型シリコン基板１の主面を選択
酸化してＳｉｎ、層１０を形成した後、ｎ型不純物（Ａ
ｓ、 Ｐ、 Ｓｂ）のイオン打込み法や拡散法によりｎ
′″埋込層２を形成する。次いでｐ型気相成長を行なっ
て新たにシリコン層を形成すれは、ｎ７埋込層２上には
エピタキシャル成長による単結晶シリコン層１１が形成
され、Ｓ ｉ０２層１０上には一部 ポリシリコン層１２が形成される。この場合、５ｉｏｔ
層１０の素子分離機能を完成なものにするため、選択酸
化する前にこの部分にｐ型不純物（Ｂ）をイオン打込み
し、Ｓｉｎ、層１０の下部なｐ“型にしておいてもよい
。また、５ｉ０１層１０の代りにこの部分なｐ＋ｖ層と
して構成してもＪいＯ 次Ｋ、同図（Ｂｌのように表面酸化およびＣＶＤ法によ
るＳｉ３Ｎ４の付着を行なって５ｉ０２膜］３とＳｉ３
Ｎ４膜」４を形成しパターニングする。そして、これら
の膜１３．１４をマスクとして反応性イオンエツチング
（ＲＩＥ）法ＶｃＪり前記単結晶シリコン層１１の一部
とポリシリコン層１２を選択エツチングし、Ｓｉｎ、層
１０とｎ“埋込層２の一部を露呈させ、第１の溝】５を
形成する。
酸化してＳｉｎ、層１０を形成した後、ｎ型不純物（Ａ
ｓ、 Ｐ、 Ｓｂ）のイオン打込み法や拡散法によりｎ
′″埋込層２を形成する。次いでｐ型気相成長を行なっ
て新たにシリコン層を形成すれは、ｎ７埋込層２上には
エピタキシャル成長による単結晶シリコン層１１が形成
され、Ｓ ｉ０２層１０上には一部 ポリシリコン層１２が形成される。この場合、５ｉｏｔ
層１０の素子分離機能を完成なものにするため、選択酸
化する前にこの部分にｐ型不純物（Ｂ）をイオン打込み
し、Ｓｉｎ、層１０の下部なｐ“型にしておいてもよい
。また、５ｉ０１層１０の代りにこの部分なｐ＋ｖ層と
して構成してもＪいＯ 次Ｋ、同図（Ｂｌのように表面酸化およびＣＶＤ法によ
るＳｉ３Ｎ４の付着を行なって５ｉ０２膜］３とＳｉ３
Ｎ４膜」４を形成しパターニングする。そして、これら
の膜１３．１４をマスクとして反応性イオンエツチング
（ＲＩＥ）法ＶｃＪり前記単結晶シリコン層１１の一部
とポリシリコン層１２を選択エツチングし、Ｓｉｎ、層
１０とｎ“埋込層２の一部を露呈させ、第１の溝】５を
形成する。
続いて、同図（Ｃ１のように、第１の溝１５内のシリコ
ン露出面を酸化しかつこれＫＲＩＥ法のエツチングを施
すことにより溝１５底部の酸化膜のみを除去し、溝側面
の５ｉ０１膜１６を残気その後、ポリシリコン１７をＣ
ＶＤ法により堆積して溝１５を埋める。このとき、溝１
５の内部表面の酸化後７更にＣＶＤ、法により！”・９
・を付着さ５′″Ｃおき、ＲＩＥ法による溝底部の酸化
膜の除去時における溝側面のＳｉＱ、［１６の保護膜と
してもよい。５ＩＳＮ４１１！！はその後に除去する。
ン露出面を酸化しかつこれＫＲＩＥ法のエツチングを施
すことにより溝１５底部の酸化膜のみを除去し、溝側面
の５ｉ０１膜１６を残気その後、ポリシリコン１７をＣ
ＶＤ法により堆積して溝１５を埋める。このとき、溝１
５の内部表面の酸化後７更にＣＶＤ、法により！”・９
・を付着さ５′″Ｃおき、ＲＩＥ法による溝底部の酸化
膜の除去時における溝側面のＳｉＱ、［１６の保護膜と
してもよい。５ＩＳＮ４１１！！はその後に除去する。
次に、同図〕のように、ＲＩＥ法によりポリシリ、コン
１７をドライエッチ（エッチングノくツク）して平坦化
し、更にこのエツチングを進行して第１の溝１５の途中
までポリシリコン１７が残されるようにする。そして、
溝１５側面の露呈しているＳ ｔ Ｏ＊ ！［１６の上
部をエツチングして単結弁シリコン１１の側面一部を露
呈させる。そして、この露呈面からｎ型子Ｈ９１Ｊを拡
ヤしてｎ″型層４を形成する。このとき、ポリシリコン
１７もｎ′″型にされて低抵抗化される。また、これと
同時に、轡込層２の不純物も単結晶シリコン１１内に若
干鉱散されてｎ−型層２′を形成することもあり、所謂
オフセット型（ＬＤＤ）に類似の構成とされる。
１７をドライエッチ（エッチングノくツク）して平坦化
し、更にこのエツチングを進行して第１の溝１５の途中
までポリシリコン１７が残されるようにする。そして、
溝１５側面の露呈しているＳ ｔ Ｏ＊ ！［１６の上
部をエツチングして単結弁シリコン１１の側面一部を露
呈させる。そして、この露呈面からｎ型子Ｈ９１Ｊを拡
ヤしてｎ″型層４を形成する。このとき、ポリシリコン
１７もｎ′″型にされて低抵抗化される。また、これと
同時に、轡込層２の不純物も単結晶シリコン１１内に若
干鉱散されてｎ−型層２′を形成することもあり、所謂
オフセット型（ＬＤＤ）に類似の構成とされる。
しかる上で、同図田）のように上面にＣＶＤ法によりＳ
１０．を付着した後ＲＩＥ法で平坦化し、或いはポリシ
リコン１７の上部を酸化する等してｓｔｏｗ層１８層形
８する。その後、前記Ｓｉ３Ｎ４膜１４とＳ４０．膜１
３を再度パターニングし・これとＳｉ０，７ｉ１１８を
マスクとしてＲＩＥ法により単結晶シリコン１１をドラ
イエツチングし、第２の溝１９を形成する。。
１０．を付着した後ＲＩＥ法で平坦化し、或いはポリシ
リコン１７の上部を酸化する等してｓｔｏｗ層１８層形
８する。その後、前記Ｓｉ３Ｎ４膜１４とＳ４０．膜１
３を再度パターニングし・これとＳｉ０，７ｉ１１８を
マスクとしてＲＩＥ法により単結晶シリコン１１をドラ
イエツチングし、第２の溝１９を形成する。。
そして、同図［Ｆ］のようＫや第２の溝１９をＣＶＤ法
により３ｉ０．層２０で埋めた後、ＲＩＥ法で平坦化す
れば第１図のようなＭＯ８ＦＥＴＱＢ。
により３ｉ０．層２０で埋めた後、ＲＩＥ法で平坦化す
れば第１図のようなＭＯ８ＦＥＴＱＢ。
Ｑｃが形成される。即ち、ｎ＋型埋込層２をンース領域
、単結晶シリコン１１のｐ型部分をゲート領域３．上部
のｎ１型層４をドレイン領域とし、またＳｉｎ、膜１６
をゲート絶縁膜５とし、ポリシリコン１７がゲート電極
６とされる。更に、ポリシリコン１７および前記ｎＭＶ
型埋込Ｊ１２の一部は夫々配Ｉｉ！６ａ、２ａとしても
構成され、ＭＯ８ＦＥＴＱ、とＱｃのゲートとソースと
を接続する。
、単結晶シリコン１１のｐ型部分をゲート領域３．上部
のｎ１型層４をドレイン領域とし、またＳｉｎ、膜１６
をゲート絶縁膜５とし、ポリシリコン１７がゲート電極
６とされる。更に、ポリシリコン１７および前記ｎＭＶ
型埋込Ｊ１２の一部は夫々配Ｉｉ！６ａ、２ａとしても
構成され、ＭＯ８ＦＥＴＱ、とＱｃのゲートとソースと
を接続する。
なお、Ｍ Ｏ８Ｆ Ｅ Ｔ ＱＢ、 ＱＣの完成後に、
残存している５ｔ３Ｎ４膜をエツチング除去し、表面か
らｎ型不純物をイオン打込みしてｎＭ”型層（ドレイン
）４の不純物濃度を調整することもできる。
残存している５ｔ３Ｎ４膜をエツチング除去し、表面か
らｎ型不純物をイオン打込みしてｎＭ”型層（ドレイン
）４の不純物濃度を調整することもできる。
以上の方法によれば、従来の技術を利用するだけで縦型
のＭＯＳＦＥＴを製造でき、しかもドレインの形成には
先に形成したゲート絶縁膜を利用したセルファライン法
が使用できるので、チャンネル長の制御を含めてＭＯＳ
ＦＥＴを容易に製造することができる。
のＭＯＳＦＥＴを製造でき、しかもドレインの形成には
先に形成したゲート絶縁膜を利用したセルファライン法
が使用できるので、チャンネル長の制御を含めてＭＯＳ
ＦＥＴを容易に製造することができる。
〔実施例２〕
第３図（２）、 ［３１は配線構造を相違させる場合の
製造方法と完成状態を示すものである。
製造方法と完成状態を示すものである。
本例にあっては、第２図（Ｄまでは前例と同一工程で形
成するが、異なる点はｐ型シリコン基板１の工面に形成
した５ｔｏｔ層１０の横方向長さを多少長くする−１、
ｎｆ型のポリシリコン１７の長さをこのＳｉｎ、層１０
よりも短かくし、これによりポリシリコン１７とｎ＋型
埋込ｒｆ１２とが導通しないように構成していることで
ある。
成するが、異なる点はｐ型シリコン基板１の工面に形成
した５ｔｏｔ層１０の横方向長さを多少長くする−１、
ｎｆ型のポリシリコン１７の長さをこのＳｉｎ、層１０
よりも短かくし、これによりポリシリコン１７とｎ＋型
埋込ｒｆ１２とが導通しないように構成していることで
ある。
その後、第３回置のよう忙フォトレジストな塗布してバ
ターニングを行ない、Ｓ ＋ ０２ 層１ Ｂ ＋２０
をエツチングして浅い第３の溝２１を形成し、ポリシリ
コン１７の一部を露呈させる。そして、同図（Ｅｌのよ
うに、第３の溝２１内にｎ＋型ポリシリ−コン２２をＣ
ＶＤ法等により埋め、平坦化し、５ｉｌＮ４膜１４を除
去してから改めて全面上に５ｉＱｚ膜２３を形成する。
ターニングを行ない、Ｓ ＋ ０２ 層１ Ｂ ＋２０
をエツチングして浅い第３の溝２１を形成し、ポリシリ
コン１７の一部を露呈させる。そして、同図（Ｅｌのよ
うに、第３の溝２１内にｎ＋型ポリシリ−コン２２をＣ
ＶＤ法等により埋め、平坦化し、５ｉｌＮ４膜１４を除
去してから改めて全面上に５ｉＱｚ膜２３を形成する。
この場合、ポリシリコン２２の表面を酸化してＳｉｎ、
膜２３を形成してもよい。
膜２３を形成してもよい。
そして、必要に応じて、５ｉｆｔ膜２３を部分エッチし
てコンタクトホール２４を形成し、常法による表面配線
２５を施せば、内部配線との接続をとることができる。
てコンタクトホール２４を形成し、常法による表面配線
２５を施せば、内部配線との接続をとることができる。
本例ではＭＯ８ＦＥＴＱ、Ｂ、ＱＣのゲートとドレイン
の接続を可能とし、かつ外部への配線が可能とされる。
の接続を可能とし、かつ外部への配線が可能とされる。
〔実施例３〕
第４図囚〜（ＣＩは一対のＭＯＳＦＥＴのソース（又は
ドレイン）相互間の接ｉを容易に行なうことができる実
施例である。
ドレイン）相互間の接ｉを容易に行なうことができる実
施例である。
即ち、実施例１の第２図０まで同一工程で形成するが、
！４図装置よ□うに、ｐ型シリコ”ン基板１上に形成し
たｎ“埋込層２の横方向□の長さを多少長くし、８ｉ０
．層１０の−を゛ＦＥ□Ｔｔｔ形成すべき位置と一致さ
せている点が異にりていミニ”キして、第２図〕の工程
後に第１の゛溝□上部をＳｉｎ、層２６で埋める□か、
またはポリ”□シリコン１７の上′蔀を酸その後、５Ｉ
ｓＮａ膜１４とＳ ＋０２膜１３をバターニングし、。
！４図装置よ□うに、ｐ型シリコ”ン基板１上に形成し
たｎ“埋込層２の横方向□の長さを多少長くし、８ｉ０
．層１０の−を゛ＦＥ□Ｔｔｔ形成すべき位置と一致さ
せている点が異にりていミニ”キして、第２図〕の工程
後に第１の゛溝□上部をＳｉｎ、層２６で埋める□か、
またはポリ”□シリコン１７の上′蔀を酸その後、５Ｉ
ｓＮａ膜１４とＳ ＋０２膜１３をバターニングし、。
れなｆＸ’ｐＱして同図（Ｂｌ ｃｒｙ’よう”に□単
結晶シリコン１１の中央をＲＩＥ法によりドライエッチ
し第２Ａの溝２７を形成する。そしてＪ同図（Ｃ）のよ
うに第２人の溝２７をＳｉＱ、層２８で埋め平坦化すれ
ば両側にン’ｉメＭｏ ８ Ｆ Ｅ Ｔ Ｑｂ’。
結晶シリコン１１の中央をＲＩＥ法によりドライエッチ
し第２Ａの溝２７を形成する。そしてＪ同図（Ｃ）のよ
うに第２人の溝２７をＳｉＱ、層２８で埋め平坦化すれ
ば両側にン’ｉメＭｏ ８ Ｆ Ｅ Ｔ Ｑｂ’。
Ｑａを形成することができる。
この構成では、ｎ７埋込！ｆＩＩ２で両ＦＥＴＱＡ。
ＱＢのソースを相互に接）続→き、しかも容易に製造す
ることができる。 □ ゛ 〔実施例４〕 第５図（２）、 （Ｅｌは本発明を３１Ｌ子型のダイナ
ミックメモリセルに適用した実施例を示し、囚は断面図
、（Ｂｌは等価回路である。ｐ型シリコン基板１の上に
縦型のＭＯｓＦＥＴＱＤ、Ｑ、、Ｑ、に３（ｌｉＳｌ並
設し一夫々を配ａ′２・により接続している。この場合
、Ｍ ＯＳ Ｆ Ｅ ’Ｔ Ｑ Ｄ＝気のンース、ゲー
ト間の配線は第２図の方法、ＭＯ８ＦＥＴＱＤ、Ｑ、と
表面配＃３０間は第３図の方法、ＭＯ８ＦＥＴＱＥ。
ることができる。 □ ゛ 〔実施例４〕 第５図（２）、 （Ｅｌは本発明を３１Ｌ子型のダイナ
ミックメモリセルに適用した実施例を示し、囚は断面図
、（Ｂｌは等価回路である。ｐ型シリコン基板１の上に
縦型のＭＯｓＦＥＴＱＤ、Ｑ、、Ｑ、に３（ｌｉＳｌ並
設し一夫々を配ａ′２・により接続している。この場合
、Ｍ ＯＳ Ｆ Ｅ ’Ｔ Ｑ Ｄ＝気のンース、ゲー
ト間の配線は第２図の方法、ＭＯ８ＦＥＴＱＤ、Ｑ、と
表面配＃３０間は第３図の方法、ＭＯ８ＦＥＴＱＥ。
Ｑ、のソース間配線は第４図の方法により夫々形成して
いる。なお、配線３１．３２は夫々書込み。
いる。なお、配線３１．３２は夫々書込み。
読出し選択用のワード線、３０はディジット線である。
また、Ｃは配線に付加されている浮遊容量である。
〔実施例５〕
第６図（２）、 ＣＢ＋は素子を縦型の接合型ＦＥＴで
形成した実施例であり、囚は断面図、（Ｂｌは等価回路
−である。ｐ型シリコン基板１の上部に接合型ＦＥＴＱ
、、ＱＨ，Ｑ、を形成し、各素子はｎ＋梨型ソース域層
２Ａ＠ｎ″Ｐ型ドレイン領域ｆｍ４Ａ１１１型チャネル
領域Ｎ１５Ａ、ｐ型ゲート層６Ａとで構成している。ま
た、各Ｆ Ｅ Ｔ Ｑｏ＝ Ｑｎ、Ｑｔおよびこれらを
接合するポリシリコン等の配線３３〜３５はＳｉＯ□の
絶縁層内に埋め込まれている。
形成した実施例であり、囚は断面図、（Ｂｌは等価回路
−である。ｐ型シリコン基板１の上部に接合型ＦＥＴＱ
、、ＱＨ，Ｑ、を形成し、各素子はｎ＋梨型ソース域層
２Ａ＠ｎ″Ｐ型ドレイン領域ｆｍ４Ａ１１１型チャネル
領域Ｎ１５Ａ、ｐ型ゲート層６Ａとで構成している。ま
た、各Ｆ Ｅ Ｔ Ｑｏ＝ Ｑｎ、Ｑｔおよびこれらを
接合するポリシリコン等の配線３３〜３５はＳｉＯ□の
絶縁層内に埋め込まれている。
この構成の製造方法は前記各実施例と略同じであるが、
第２回置でｐ型気相成長の代りにｎ−型気相成長を行な
うこと、第２図（Ｑで第１の溝内を酸化する必要がなく
絶縁膜１６（５）が存在しないこと、第２図（至）のｎ
“拡散に代えてポリシリコン１７にｐ型不純物（Ｂ）を
イオン打込みすること、第２図「）でｎ型不純物（Ａｓ
又はＰ）をイオン打込みし熱処理を行なって単結晶シリ
コン１１の上Ｋｎ“層４Ａを形成すると同時にｐ型ポリ
シリコン１７から不純物を単結晶シリコン１１の中央部
に拡散させてｐｍ層（グー））６Ａを形成する点が相違
している。図中、３６〜４０は表面配線である。
第２回置でｐ型気相成長の代りにｎ−型気相成長を行な
うこと、第２図（Ｑで第１の溝内を酸化する必要がなく
絶縁膜１６（５）が存在しないこと、第２図（至）のｎ
“拡散に代えてポリシリコン１７にｐ型不純物（Ｂ）を
イオン打込みすること、第２図「）でｎ型不純物（Ａｓ
又はＰ）をイオン打込みし熱処理を行なって単結晶シリ
コン１１の上Ｋｎ“層４Ａを形成すると同時にｐ型ポリ
シリコン１７から不純物を単結晶シリコン１１の中央部
に拡散させてｐｍ層（グー））６Ａを形成する点が相違
している。図中、３６〜４０は表面配線である。
（１１、半導体基板上に形成する素子を縦型ＦＢＴにて
構成しており、しかも各ＦＥＴおよび配線を絶縁物中に
埋設しているので、ＦＥＴの縦方向寸法に拘束されるこ
となく平面占有面積の極めて小さな素子構成にでき、こ
れにより素子の微細化を図りて画期的な高集積度の大規
模集積回路装置を得ることができる。
構成しており、しかも各ＦＥＴおよび配線を絶縁物中に
埋設しているので、ＦＥＴの縦方向寸法に拘束されるこ
となく平面占有面積の極めて小さな素子構成にでき、こ
れにより素子の微細化を図りて画期的な高集積度の大規
模集積回路装置を得ることができる。
（２）、ＦＥＴおよび配線を絶縁物内に埋設しているの
で、ドレイン容量や、配線容量を低減でき、装置の高速
化が達成できる。
で、ドレイン容量や、配線容量を低減でき、装置の高速
化が達成できる。
（３）、ＦＥＴおよび配線な基板内の絶縁物内に埋設し
ているので、表面配線は例えばワード線、ディジット線
のように単純化でき、表面の平坦性により表面配線の信
頼性を高めかつ短距離配線！可能にする。
ているので、表面配線は例えばワード線、ディジット線
のように単純化でき、表面の平坦性により表面配線の信
頼性を高めかつ短距離配線！可能にする。
（４）、ＭＯＳＦＥＴの製造に際しては、ゲート絶縁膜
とゲート電極を形成した後にセルファライン１式でドレ
イン（ゲート領域）を形成するため、チャネル長の制御
は容易であり、艮好な特性のＮ。
とゲート電極を形成した後にセルファライン１式でドレ
イン（ゲート領域）を形成するため、チャネル長の制御
は容易であり、艮好な特性のＮ。
５ＦＥＴを得ることができる。
（５）、製造方法は成膜９選択エツチング等の既存の技
術を使用するのみであるので、特殊な方法や製造装置は
不要であり、種々な回路装置への適用が可能である。
術を使用するのみであるので、特殊な方法や製造装置は
不要であり、種々な回路装置への適用が可能である。
′ 以上本発明者によってなされた発明を実施例に゛、
； ゛パｉ もとづき具体的に説明したが、本発明は上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもない。たと
えば、１素子でメモリセルを構成することはもちろんの
こと、素子間配線やゲート電極としてのポリシリコンの
代りに、金属（Ａ１等）。
； ゛パｉ もとづき具体的に説明したが、本発明は上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもない。たと
えば、１素子でメモリセルを構成することはもちろんの
こと、素子間配線やゲート電極としてのポリシリコンの
代りに、金属（Ａ１等）。
シリサイド、ポリサイドを使用してもよい。また、ｎ“
埋込層の上ｋｎ型気相成長層を形成しておき、素子を形
ｉるときに表面からｐ型、ｎ型不純物を導入して二重拡
散方式の縦ｆｆ１ＦＥＴを構成してもよい。また、素子
形成領域としての単結晶シリコンを最初のドライエツチ
ング時に必要な寸法となるように狭く形成しておいても
よい。
埋込層の上ｋｎ型気相成長層を形成しておき、素子を形
ｉるときに表面からｐ型、ｎ型不純物を導入して二重拡
散方式の縦ｆｆ１ＦＥＴを構成してもよい。また、素子
形成領域としての単結晶シリコンを最初のドライエツチ
ング時に必要な寸法となるように狭く形成しておいても
よい。
以上の説明では王として本発明者ＶＣよってなされた発
明をシシコン基板上に形成したダイナミック型のメモリ
セルに適用した場合について説明したが、それに限定さ
れるものではなく、ＧａＡｓ等の化合物半導体や基板に
サファイヤ単結晶やＳｉＣ等を用いてその上に半導体層
を形成したＳＯＳウェー八等へおいても同様に適用でき
る。
明をシシコン基板上に形成したダイナミック型のメモリ
セルに適用した場合について説明したが、それに限定さ
れるものではなく、ＧａＡｓ等の化合物半導体や基板に
サファイヤ単結晶やＳｉＣ等を用いてその上に半導体層
を形成したＳＯＳウェー八等へおいても同様に適用でき
る。
第１図は本発明の第１実施例の破断斜視図、第２図囚〜
（Ｆ′）はその製造工程図、第３図囚、ＢＩは第２実施
例の製造工程図、第４図囚〜ＩｃＩは第３実施例の製造
工程図、第５図（Ａｔ、 （Ｂｌは第４実施例の置所面
図、（Ｂ１等価回路図、 第６図囚、■は第５実施例の置所面図、［Ｆ］）等価回
路図である。 １・・・ｐ型シリコン基板、２・・・ｎ↑埋込層（ソー
ス領域層）、３・・・ゲート領域層、４・・・ドレイン
領域層、５・・・ゲート絶縁膜、６・・・ゲート電極、
７・・・絶縁物、８・・・配線、１０・・・８ｉ０．層
、１１・・・単結晶シリコン、１３・・・Ｓｉｎ、膜、
１４・・・３ｉ、Ｎ４膜、１５・・・溝、１６・・・Ｓ
ｉｎ、膜、１７・・・ポリシリコン、１８・・・Ｓ１０
．膜、１９・・・溝、２０・・・５ｉｆｔ漕、２１・・
・溝、２２・・・Ｓｉｎ、膚、２５・・・表面配線、２
７・・・溝、２８・・・Ｓｉｎ、層、２９・・・配線（
ポリシリコン）、３０〜３２・・・表面配線、３３〜３
５・・・配線（ポリシリコン）、３６〜４０・・・表面
配線、ＱＡ−Ｑ、・・・Ｍ ＯＳ Ｆ Ｅ Ｔ 、 Ｑ
Ｇ−Ｑｌ ”’接合型ＦＥ第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 （１３） 第 ６ 図 ／Ａ） ／ （Ｂ） Ｊに ５゜
（Ｆ′）はその製造工程図、第３図囚、ＢＩは第２実施
例の製造工程図、第４図囚〜ＩｃＩは第３実施例の製造
工程図、第５図（Ａｔ、 （Ｂｌは第４実施例の置所面
図、（Ｂ１等価回路図、 第６図囚、■は第５実施例の置所面図、［Ｆ］）等価回
路図である。 １・・・ｐ型シリコン基板、２・・・ｎ↑埋込層（ソー
ス領域層）、３・・・ゲート領域層、４・・・ドレイン
領域層、５・・・ゲート絶縁膜、６・・・ゲート電極、
７・・・絶縁物、８・・・配線、１０・・・８ｉ０．層
、１１・・・単結晶シリコン、１３・・・Ｓｉｎ、膜、
１４・・・３ｉ、Ｎ４膜、１５・・・溝、１６・・・Ｓ
ｉｎ、膜、１７・・・ポリシリコン、１８・・・Ｓ１０
．膜、１９・・・溝、２０・・・５ｉｆｔ漕、２１・・
・溝、２２・・・Ｓｉｎ、膚、２５・・・表面配線、２
７・・・溝、２８・・・Ｓｉｎ、層、２９・・・配線（
ポリシリコン）、３０〜３２・・・表面配線、３３〜３
５・・・配線（ポリシリコン）、３６〜４０・・・表面
配線、ＱＡ−Ｑ、・・・Ｍ ＯＳ Ｆ Ｅ Ｔ 、 Ｑ
Ｇ−Ｑｌ ”’接合型ＦＥ第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 （１３） 第 ６ 図 ／Ａ） ／ （Ｂ） Ｊに ５゜
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にその厚□さ方向にソース領域。 チャネル値域、ドレイン領域を積層形成した電界効果ト
ランジスタを形成”し、かつこの電界効果トランジスタ
およびトランジスタに接続される配線層を絶縁物内に一
体に埋設したこと□を特徴とする大規模集積回路装置。 ２、電界効果トランジスタが絶縁ゲー”ト型である特許
請求の範囲第１項記載の大規模集積回路装置。 ３、電界効果トランジスタが接合型である特許ｉｌ！。 求の範囲第１項記載の大規模集積回路装置。 ４、配線層をポリシリコンで形成し、ゲート電極と一体
に形成してなる特許請求の範囲第１項ないし第３項のい
ずれかに記載の矢４規模集積回路装置。 ５、半導体基板上面に高不純物濃度層を形成する工程と
、この高不純物濃度層上鴫気相成長の半導体層を形成す
る工程と、この半導体層に不純物を導入して前記高不純
物濃度層とでソース、チャンネル、ドレインの各領域を
基板の厚さ方向に形成する工程と、前記半導体層に隣接
する溝を形成しこの溝内に形成した導電部材をゲート電
極として形成する工程と、前記半導体層や導電部材の間
や“□゛上側絶縁物を充填してこれらを包囲する工程と
を備えることを特徴とする大規模集積回路装置の１→ 製造方法。 ６、気相成長した半導体層を部分的に除去して溝を形成
した上で溝側面に絶縁膜を形成し、かつ溝内に導電部材
層を形成することにより絶縁ゲート構造を構成する特許
請求の範囲第５項記載の大規模集積回路装置の製造方法
。 ７、′ 絶縁膜の上部を除去して半導体層の上部な露呈
さ姦、この露呈面から不純物を導入させてなる特許請求
の範囲第５項又は第６項記載の大規模集積回路装置の製
造方法。 ８、半導体層に隣り合う溝内に不純物を含むポリシリコ
ンを充填して半導体層に直接接触させ、こ”のポリシリ
コンから半導体層内に不純物を拡散させて接合型ゲート
を構成しゼなる特許請求の範囲第５項記載の大規模集積
回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050946A JPS60195974A (ja) | 1984-03-19 | 1984-03-19 | 大規模集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050946A JPS60195974A (ja) | 1984-03-19 | 1984-03-19 | 大規模集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60195974A true JPS60195974A (ja) | 1985-10-04 |
Family
ID=12872987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59050946A Pending JPS60195974A (ja) | 1984-03-19 | 1984-03-19 | 大規模集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60195974A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461050A (en) * | 1987-09-01 | 1989-03-08 | Nec Corp | Semiconductor storage device |
| JPH02154389A (ja) * | 1988-07-08 | 1990-06-13 | Olympus Optical Co Ltd | 強誘電体メモリ |
| EP0617468A1 (de) * | 1993-03-22 | 1994-09-28 | Siemens Aktiengesellschaft | Kurzkanal-MOS-Transistor und Verfahren zu dessen Herstellung |
| US5416350A (en) * | 1993-03-15 | 1995-05-16 | Kabushiki Kaisha Toshiba | Semiconductor device with vertical transistors connected in series between bit lines |
-
1984
- 1984-03-19 JP JP59050946A patent/JPS60195974A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461050A (en) * | 1987-09-01 | 1989-03-08 | Nec Corp | Semiconductor storage device |
| JPH02154389A (ja) * | 1988-07-08 | 1990-06-13 | Olympus Optical Co Ltd | 強誘電体メモリ |
| US5416350A (en) * | 1993-03-15 | 1995-05-16 | Kabushiki Kaisha Toshiba | Semiconductor device with vertical transistors connected in series between bit lines |
| EP0617468A1 (de) * | 1993-03-22 | 1994-09-28 | Siemens Aktiengesellschaft | Kurzkanal-MOS-Transistor und Verfahren zu dessen Herstellung |
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