JP3657337B2 - Nand型不揮発性メモリーとその作製方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、半導体集積回路の高集積化技術に関する。本発明では、特に電界効果型素子に関して、高集積化に適した半導体装置を提案し、その作製方法について述べる。本発明による半導体装置は、特にフローテイングゲイトを有する不揮発性半導体メモリー装置に使用される。
【0002】
【従来の技術】
従来の半導体装置は、平面的に形成された。例えば、電界効果型素子(MOS型(もしくはMIS型)電界効果型トランジスタ(FET))の例では、ソース、ドレイン、チャネルを概略平面的に配置し、ドレイン電流が基板に平行に流れるような構造とされた。しかし、このような平面的(プレーナー型)素子においては、素子面積の縮小には自ずと限度がある。このため、より高集積化を図るためには、プレーナー型素子を多層に形成する技術や素子の構造自体を非平面的とすることが検討されている。後者の例としては、本発明人らの提案した縦チャネル型MOSFET(特開平6−13627)等がある。これは、ソースの上方(もしくは下方)にドレインを配置し、ドレイン電流が概略垂直に流れるようにしたものである。このような構造によって素子の高集積化が図れる。
【0003】
【発明が解決しようする課題】
上述の特開平6−13627は不揮発性半導体メモリーに関するものであった。すなわち、フローティングゲイト、およびコントロールゲイトを異方性エッチング法によって、半導体基板上に形成された凸部の側面に形成させることを特徴としていた。しかし、基本的な素子構造が示されるのみで、メモリー全体の構成や、作製工程については詳細には記載されていない。例えば、周辺回路をについて、どのような構造で、そのように作製するのかについてはほとんど記述されていない。本発明はこの点を補うことを目的としたものであり、かつ、NAND型の不揮発性メモリーについても好ましい形態を開示することを目的とする。
【0004】
【課題を解決するための手段】
本発明における半導体装置の作製方法は下記の工程を有する。
▲1▼半導体基板に埋め込まれた素子分離のための絶縁物を形成する工程
▲2▼前記半導体基板および絶縁物をエッチングして、凸部を形成する工程
▲3▼前記半導体基板の露出表面に絶縁被膜を形成する工程
▲4▼第1の導電性被膜を形成する工程
▲5▼前記第1の導電性被膜を選択的かつ等方的にエッチングする工程
【0005】
▲6▼前記第1の導電性被膜を異方性エッチング法によりエッチングすることにより、前記凸部の側面にフローティングゲイトを形成する工程
▲7▼前記フローティングゲイトの表面に絶縁被膜を形成する工程
▲8▼第2の導電性被膜を形成する工程
▲9▼前記第2の導電性被膜を異方性エッチング法によりエッチングすることにより、前記凸部の側面に、前記フローティングゲイトを覆って、コントロールゲイトを形成する工程
【0006】
ここで、工程▲5▼と▲6▼は、その順序を入れ替えてもよい。また、一導電形型を付与する不純物を拡散させる工程(ドーピング工程)は、工程▲2▼以後であれば、いつおこなってもよい。さらには、公知の技術と同様に多層配線を実施するためには、工程▲9▼の後に、層間絶縁物を形成して、上層配線を形成すればよい。
工程▲1▼においては、いわゆる局所的酸化法(LOCOS)を用いてもよいし、新しい素子分離技術として注目されているトレンチ分離法を用いてもよい。工程▲3▼および▲6▼における絶縁被膜の形成方法としては、熱酸化法、熱窒化法を用いてもよいし、気相成膜法によってもよい。
【0007】
工程▲4▼によって成膜される第1の導電性被膜とは、エッチング工程の後にフローティングゲイトとなる被膜である。一般に工程▲6▼の異方性エッチングの結果、1つの凸部の1側面には、連続的に第1の導電性被膜が残される。
しかしながら、この1つの側面に複数の素子を形成する場合には、フローティングゲイトは各素子ごとに分離される(絶縁される)必要がある。工程▲5▼はそのためのものである。すなわち、工程▲5▼においては、選択的に凸部の側面の第1の導電性被膜もエッチングされる。その後、工程▲6▼の異方性エッチングにより、1つの側面に素子ごとにフローティングゲイトを得ることができる。
【0008】
先に工程▲5▼と▲6▼の順序は入れ替えてもよい旨を述べたが、それは、この2つのエッチング工程が互いに独立な(一方が他方に影響を与えない)工程であるからである。
ドーピング工程は縦チャネル型素子のみを形成するには、特に工程順序は問題とならない。ただし、工程▲2▼〜▲4▼の間におこなうと、チャネルが形成されるべき凸部の側面がドーピングされる可能性もある。このため、工程▲4▼以後におこなうことが好ましい。なお、同時にプレーナー型MOSFETも形成されるのであれば工程▲9▼終了後におこなうと好ましい。かくすることにより、プレーナー型MOSFETのソース、ドレインをゲイトに対して自己整合的に形成することができるからである。
【0009】
以上は本発明の一般的な作製方法についての記述であったが、次に特殊な場合について述べる。本発明の有望な応用例であるNAND型不揮発性メモリーの構成に本発明の作製工程を適応させる際に注意しなければならないのは、素子の分離技術に関するものである。特開平6−13627は、NAND型回路に限定したものではなかった。NAND型回路は、ビット線と平行にアース線をも設けなければならないという不利もあるが、各メモリーセルあたりの上層配線(NAND型の場合はビット線とアース線)とのコンタクトを減らすことができる。
【0010】
通常のNAND型回路では、単位メモリーブロックは4個以上、好ましくは8個以上のメモリーセル(メモリートランジスタ)から構成されており、各ブロックに2個の選択トランジスタが設けられている。そして、ビット線とのコンタクトは、各選択トランジスタのソースについて1個づつ、すなわち、各ブロックあたり2個である。隣接するブロックとのコンタクトを共有させることにより各ブロックあたり1個とすることもできる。ブロックが4個、8個のメモリーセルからできている場合は、メモリーセルあたり1/4、1/8である。これに対し、通常のマトリクス型メモリー回路では、アース線は基板上に形成できるので、上層配線はビット線のみとすることができるが、各メモリーセルあたり少なくとも1個のコンタクトが必要とされる。このようにコンタクトが多いことは回路の高集積化という観点からは不利である。
【0011】
本発明をNAND型回路に適用するには、まず、工程▲1▼の素子分離の段階で、ビット線と平行な方向に素子分離用の絶縁物を埋め込むことが要求される。さらに、工程▲2▼においては、ワード線に平行な方向に溝(すなわち、線状の凸部)を形成することが必要である。そして、素子分離の観点から、工程▲1▼の素子分離用の絶縁物の深さをD、工程▲2▼のエッチングの深さをdとすると、
D−d>0(絶縁物の底部は、エッチングの深さよりも深い)
ことが要求される。そうでないと、工程▲2▼によって形成された溝を通じて、ワーード線方向の素子が一体となってしまう。
【0012】
素子分離は各ビット線ごとに必要であるので、工程▲1▼の素子分離用の絶縁物は各ビット線ごとに同じ間隔で形成される。また、本発明では素子は1つの線状の凸部(溝)に2つ形成されるので、1つの線状の凸部につき、ワード線が2本形成される。そして、ワード線とビット線は交差するので、素子分離用の絶縁物と線状の凸部(あるいは溝)は交差する。
【0013】
次に、NAND型回路においては、同時に選択トランジスタ(フローティングゲイトを有さない通常の構造のトランジスタ)も形成することが必要とされる。このことは本発明においては特に問題ではない。例えば、縦チャネル型の選択トランジスタを形成するのであれば、工程▲5▼において、選択トランジスタを形成すべき部分の第1の導電性被膜を全て除去してしまえばよい。したがって、選択トランジスタを形成するために、特に工程が増えることはない。また、プレーナー型MOSFETを選択トランジスタに用いるのであれば、プレーナー型MOSFETの形成される部分の第1の導電性被膜は、工程▲6▼によってエッチングされるので、プレーナー型MOSFETは全て通常のトランジスタ(フローティングゲイトを有さないトランジスタ)となる。プレーナー型MOSFETの作製については、後述する方法にしたがえばよい。
【0014】
選択トランジスタを縦チャネル型MOSFETで構成したNAND型回路において、選択トランジスタを中心とした部分の断面形状は以下のように記述される(詳細は実施例2に例示される)。すなわち、選択トランジスタの形成される第2の凸部と、メモリーセルの形成される第1および第3の凸部がある。ここでは、左から第1、第2、第3の凸部が並んでいるとする。第2の凸部を境として、右半分と左半分で異なるメモリーブロックとなる。そして、第1および第3の凸部においては、その側面にフローティングゲイトが存在する。第2の凸部においては、フローティングゲイトは存在しない。
【0015】
もちろん、各凸部の側面にはゲイト(選択トランジスタの場合)もしくはコントロールゲイト(メモリーセルの場合)が存在する。言うまでもなく、フローティングゲイト、ゲイト、コントロールゲイトは異方性エッチングによって形成されたものである。
もちろん、フローティングゲイトは各メモリーセル毎に絶縁されている。さらに、これらの凸部、およびコントロールゲイト、ゲイトを覆って層間絶縁物が設けられ、さらに、層間絶縁物上に、コントロールゲイトおよびゲイトと交差する方向に設けられたビット線およびアース線が設けられる。
【0016】
そして、NAND型回路の特徴として、ビット線やアース線は、第1および第3の凸部とコンタクトせず、選択トランジスタの形成される第2の凸部とコンタクトする。そして、第1の凸部の左側や第3の凸部の右側にも、同じようなメモリーセルが存在し、やがて、第2の凸部と同様な構造の選択トランジスタの凸部によって、1つのメモリーブロックが形成される。
【0017】
このことをメモリーマトリクス全域について見てみると以下のような構成となる。まず、ワード線と垂直な断面に見出される凸部には、2種類ある。すなわち、フローティングゲイトを有するものとそうでないものである。後者は選択トランジスタを構成する。いずれもゲイトもしくはコントロールゲイトを有する。そして、これらの凸部、およびコントロールゲイト、ゲイトを覆って設けられた層間絶縁物と、層間絶縁物上にビッソ線、アース線が設けられる。そして、ビット線やアース線がコンタクトするのは、後者の凸部に限られ、前者の凸部とコンタクトすることはない。
【0018】
本発明を用いて半導体装置を作製する場合において、一部の素子は従来のプレーナー型によって構成することが必要とされる場合も考えられる。また、原理的に本発明では、凸部の側面以外の第2の導電性被膜は全てエッチングされてしまうので、そのままでは、コントロールゲイトと上層配線とのコンタクトを形成することすら困難である。したがって、このような目的のためには、工程▲8▼の後に以下の工程を追加すればよい。
「第2の導電性被膜上に選択的にマスクを形成する工程」
【0019】
その工程の後に、工程▲9▼による異方性エッチングをおなうと、該マスクの形成された部分はエッチングされない。すなわち、工程▲9▼の結果、凸部の側面、もしくは、マスクの部分以外の第2の導電性被膜はエッチングされてしまう。プレーナー型MOSFETのゲイト・配線や、コントロールゲイトの最終端のコンタクト形成部はマスクすべき部分である。
【0020】
そして、該プレーナー型MOSFETのソース、ドレインの形成は、そのゲイトの形成された後、すなわち、工程▲9▼の後におこなえばよい。なお、プレーナー型MOSFETを工程▲2▼によってエッチングされた部分に形成する場合には、ソース、ドレインの実効的な深さδと、工程▲1▼の素子分離用の絶縁物の深さD、工程▲2▼のエッチングの深さdの間には、以下の関係が要求される。
D−d>δ(工程▲2▼によって形成された部分における素子分離用の絶縁物の底部は、ソース、ドレインの底部よりも深い)
この条件が満たされないと、ソース、ドレインの底部が素子分離用絶縁物の底部よりも深くなり、素子間の分離ができない。
【0021】
また、プレーナー型MOSFETがいかなる場所に形成される場合でも、以下の条件は必要である。
d>δ
これが満たされないと、凸部の下にまで不純物が拡散してしまい、実質的に縦チャネルを形成できない。
このように、縦チャネル型素子以外にプレーナー型MOSFETを作製するにはフォトリソグラフィー工程が1つ追加される。この方法による回路の作製については実施例3に例示される。なお、工程▲6▼では、特にマスクを設けない限り、平面上に形成された第1の導電性被膜は全てエッチングされるので、プレーナー型MOSFETにはフローティングゲイトを形成することはできない。
【0022】
プレーナー型MOSFETを構成する他の方法は、工程▲4▼と▲5▼の間に以下の工程を追加するものである。すなわち、
「第1の導電性被膜上に選択的にマスクを形成する工程」
この場合には工程▲5▼と▲6▼を入れ替えることはできない。この方法では、プレーナー型MOSFETのゲイト・配線を第1の導電性被膜により構成できる。しかしながら、現実的には、プレーナー型MOSFET(主として周辺回路に形成される)のゲイト配線とメモリーのコントロールゲイトとは同一被膜から形成する方が好ましく、上述のコントロールゲイトと上層配線とのコンタクトの問題を考えると、上記工程の追加によって、コンタクト領域を形成することは困難である。
【0023】
ただし、この場合には、ドーピングの工程は工程▲6▼以後であればよく、しかも、工程▲9▼によって、プレーナー型のゲイト・配線の側面に側壁が形成されるので、このことを利用して、2種類の濃度のドーピングを実施して、2重ドレインを形成することも可能である。この方法による回路の作製については実施例4に例示される。
【0024】
【実施例】
〔実施例1〕 図1〜図7に本発明の1実施例を示す。本実施例は、本発明を用いて不揮発性メモリー装置を作製する場合の作製方法の基本を説明するためのものである。本実施例では、素子分離のために、トレンチ分離法を用いる。まず、図1(A)に示すように、半導体基板上に第1の溝12を複数形成する。第1の溝12以外の部分の高さは、当初の半導体基板の表面と同じである。図では半導体基板との境界を分かりやすくするために、境界部、表面部に斜線をひいて示すが、これは該部分の組成、導電性等が、他の部分と異なることを意味するのではない。
【0025】
以下の記述では、当初の半導体基板の表面の高さを矢印11で示す。第1の溝の深さは後に形成される縦チャネル型素子(凸部)の高さ(第2の溝(後述)の深さ)の1.3〜3倍、好ましくは、1.6〜2倍がよい。例えば、0.3μmのチャネル長の素子を形成するのであれば、縦チャネル型素子の高さは0.3μmであるので、溝12の深さは0.39〜0.9μm、好ましくは、0.48〜0.6μmである。(図1(A))
【0026】
その後、BPSG(ボロン燐ガラス)等の絶縁物被膜14を形成する。これは、第1の溝が完全に埋められる程度の厚さが必要である。(図1(B))
そして、公知のエッチバック法により、絶縁物14をエッチングし、当初の半導体基板面を露出させ、表面の平坦化をおこなう。この結果、第1の溝12には、絶縁物15が埋め込まれる。(図1(C))
これを上方より見た様子を図1(E)に示す。すなわち、第1の溝12は図のB−B’方向に形成される。図1(A)〜(D)は図1(E)のC−C’断面もしくはD−D’断面である。
【0027】
なお、平坦化工程に関しては、上記のエッチバック法以外にCMP法を用いてもよい。CMP法ではより平坦な表面が得られる。(図1(D))
以上の工程が工程▲1▼に相当する。
次いで、第1の溝12と概略垂直な方向(D−D’方向)に新たな溝(第2の溝)16と凸部を形成する。第2の溝16の深さは、前述したように形成する縦チャネル型素子のチャネル長と大きな関係がある。図2(E)にその様子を示す。(図2(E))
【0028】
図2(A)、同図(B)、同図(C)、同図(D)は、それぞれ、図2(E)のA−A’断面、B−B’断面、C−C’断面、D−D’断面である。やはり、当初の半導体基板の表面の高さを矢印11で示す。特に図2(B)に示されるB−B’断面では、表面が絶縁物15に覆われ、素子分離がなされる。したがって、NAND型回路においては、B−B’と平行にビット線を配置すればよい。
【0029】
また、凸部には、表面が当初の半導体の表面13(図2(A))と絶縁体の部分(図2(B))があることに注意すべきである。また、第2の溝16に平行なC−C’断面(図2(C)やD−D’断面(図2(D)では実質的に凹凸はない。図2(D)に示されるD−D断面では、絶縁物15はその多くの部分が削られて、絶縁物18となる。また、半導体表面17は、当初の基板表面11よりも低い。以上の工程は工程▲2▼に相当する。(図2(A)〜(D))
【0030】
以下、図3の長方形abcdの各辺の断面を作製工程を追って示す。すなわち、bc断面を図4に、ad断面を図5に、cd断面を図6に、ab断面を図7にそれぞれ示す。
まず、以上のようにして形成された半導体表面に熱酸化等の公知の方法によって酸化物被膜21を形成する(工程▲3▼に相当)。
【0031】
そして、公知の成膜技術により、半導体材料等を用いて、第1の導電性被膜22を成膜する(工程▲4▼に相当)。その際には第2の溝16の側面にも十分に被膜が形成されるような被覆性の高い成膜技術を採用する必要がある。また、被膜の厚さは第2の溝の深さの1/5〜1/2が好ましい。ここまでの状態を、各断面について、図4(A)、図5(A)、図6(A)、図7(A)に示す。
【0032】
次に、公知のフォトリソグラフィー法および等方的エッチング法により、第1の導電性被膜22を選択的にエッチングし、エッチングされた被膜23を形成する(工程▲5▼に相当)。すなわち、フローティングゲイトを分断する必要のある部文(例えば、図1〜図3のB−B’)を選択的にエッチングする。この様子を各断面について、図4(B)、図5(B)、図6(B)、図7(B)に示す。また、上方より見た様子を図11(B)に示す。図11(A)は、図2(E)と同じであり、第1の導電性被膜22を図1〜図3のB−B’方向にストライプ状にエッチングして、被膜23とする。
【0033】
そして、公知の異方性エッチング法により、被膜23をエッチングする(工程▲6▼に相当)。この結果、凸部の側面にのみフローティングゲイト24が残され、その他の部分はエッチングされる。さらに、熱酸化法等の公知の被膜形成技術によって、前記フローティングゲイト24の表面に絶縁被膜25を形成する(工程▲7▼に相当)。ここまでの状態を、各断面について、図4(C)、図6(C)、図7(C)に示す。ad断面については、その前の工程での断面図、図5(B)と同じである。
【0034】
そして、公知の被膜形成技術により、半導体材料や金属材料を用いて、第2の導電性被膜26を形成する(工程▲8▼に相当)。この場合にも、段差被覆性の優れた技術を採用する必要があり、また、被膜の厚さは第2の溝の深さの1/5〜1/2が好ましい。この状態を、各断面について、図4(D)、図5(C)、図6(D)、図7(D)に示す。
【0035】
さらに、公知の異方性エッチング法により、第2の導電性被膜26をエッチングする(工程▲9▼に相当)。この結果、凸部の側面にコントロールゲイト27が残され、その他の部分はエッチングされる。特に、bc断面に明らかなようにフローティングゲイト24上にコントロールゲイト27が形成される。コントロールゲイト27は溝16に沿って形成される。この状態を、各断面について、図4(E)、図5(D)、図6(E)、図7(E)に示す。
【0036】
さらに、イオン注入法等の公知の不純物拡散技術により、不純物領域を形成する。この結果、凸部の頂上13に不純物領域28が、また、第2の溝16の底部に不純物領域29が、それぞれ形成される。この状態を、各断面について、図4(F)、図6(F)、図7(F)に示す。ad断面については、その前の工程での断面図、図5(B)と同じである。
このようにして、不揮発性メモリー装置のメモリーセルを形成できる。
【0037】
〔実施例2〕 本実施例の作製工程を図8を用いて説明する。図8は、図1〜図3のA−A’断面に相当する断面図であるが、B−B’断面、C−C’断面、D−D’断面に相当する断面は、図5〜図7とほぼ同じである。
本実施例ではNAND型不揮発性メモリー装置の構造や配置について説明する。まず、実施例1と同様に、絶縁物15を埋め込んだ半導体基板に溝を形成し、3つの凸部31〜33を形成する。(図8(A))
【0038】
さらに、半導体表面に熱酸化等の公知の方法によって酸化物被膜21を形成し、公知の成膜技術により、半導体材料等を用いて、第1の導電性被膜22を成膜する。ここまでの状態を図8(B)に示す。他の断面についても、図5(A)、図6(A)、図7(A)とほぼ同様である。(図8(B))
【0039】
次に、公知のフォトリソグラフィー法および等方的エッチング法により、図8の中央の凸部32を中心とする部分の第1の導電性被膜22をも選択的にエッチングし、エッチングされた被膜23を形成する。すなわち、本工程では、実施例1にて述べたフローティングゲイトを分断する必要のある部文(例えば、図1〜図3のB−B’)に加えて、選択トランジスタを形成する必要のある部分をも選択的にエッチングする。この様子を図8(C)に示す。他の断面についても図5(B)、図6(B)、図7(B)とほぼ同様である。(図8(C))
【0040】
そして、公知の異方性エッチング法により、被膜23をエッチングする。この結果、凸部31、33の側面にのみフローティングゲイト24が残され、その他の部分はエッチングされる。この様子を図8(D)に示す。(図8(D))
さらに、熱酸化法等の公知の被膜形成技術によって、前記フローティングゲイト24の表面に絶縁被膜25を形成する。そして、公知の被膜形成技術により、半導体材料や金属材料を用いて第2の導電性被膜26を形成する。この状態を図8(E)に示す。他の断面については、図5(C)、図6(D)、図7(D)とほぼ同様である。(図8(E))
【0041】
さらに、公知の異方性エッチング法により、第2の導電性被膜26をエッチングする。この結果、凸部31〜33の側面にコントロールゲイト27が残され、その他の部分はエッチングされる。そして、イオン注入法等の公知の不純物拡散技術により、不純物領域を形成する。この結果、各凸部の頂上に不純物領域28が、また、各溝16の底部に不純物領域29が、それぞれ形成される。この状態を図8(F)に示す。他の断面についても、図6(F)、図7(F)ほぼ同様である。(図8(F))
【0042】
その後、公知の技術を用いて層間絶縁物39を形成し、これに凸部32に通じるコンタクトホールを形成して、ビット線やアース線等の上層配線(ここではアース線)40を形成する。このようにして、選択トランジスタ35、36とメモリーセル33、34、37、38が形成できる。(図8(G))
この回路図を図8(H)に示す。点線で囲まれた部分は各メモリーブロックを意味し、各ブロックには、2つの選択トランジスタと4つのメモリーセルが形成されている。そして、凸部32は、2つのブロックの境界である。(図8(H))
このようにして、不揮発性メモリー装置を形成できる。
【0043】
〔実施例3〕 図9を用いて本実施例を説明する。本実施例は同一基板上にプレーナー型MOSFETと縦チャネル型トランジスタを形成する技術に関するものである。まず、実施例1で示したものと実質的に同一の技術を用いて、半導体基板に素子分離用絶縁物18を埋め込み、それをエッチングして、凸部13を形成する。(図9(A))
さらに、半導体表面を熱酸化法によって酸化し、酸化物被膜21を形成する。さらに、半導体材料の被膜22を形成する。(図9(B))
【0044】
そして、フローティングゲイトを形成する部分にのみ半導体被膜23を残して、半導体被膜22を等方的にエッチングする。(図9(C))
その後、公知の異方性エッチング法により、凸部にフローティングゲイト24を形成し、また、その表面を熱酸化法によって酸化して、酸化物被膜を形成する。(図9(D))
次に、半導体被膜26を形成し、プレーナー型MOSFETのゲートおよび配線を形成する部分にマスク30を、公知のフォトリソグラフィー法によって形成する。(図9(E))
【0045】
そして、公知の異方性エッチング法により半導体被膜26をエッチングする。この結果、凸部の側面、およびマスク30が形成された部分以外の被膜はエッチングされる。凸部の側面にはコントロールゲイトおよびゲイト27が、また、マスク30で覆われた部分には、プレーナー型MOSFETのゲイト41が形成される。(図9(F))
最後に、公知のイオン注入法によって、不純物を拡散させ、プレーナー型MOSFETのソース42、ドレイン43を含む不純物領域を形成する。(図9(G))
【0046】
〔実施例4〕 図10を用いて本実施例を説明する。本実施例は同一基板上にプレーナー型MOSFET、縦チャネル型トランジスタを形成する技術に関するものである。まず、実施例1で示したものと実質的に同一の技術を用いて、半導体基板に素子分離用絶縁物18を埋め込み、それをエッチングして、凸部13を形成する。(図10(A))
【0047】
さらに、半導体表面を熱酸化法によって酸化し、酸化物被膜21を形成し、半導体材料の被膜を形成する。次にフローティングゲイトを分離する必要のある部分を公知のフォトリソグラフィー技術と等方的なエッチング技術によってエッチングする。さらに、残存した被膜23に対して、プレーナー型MOSFETのゲイトおよび配線を形成する部分に公知のフォトリソグラフィー法によってマスク44を形成する。(図10(B))
【0048】
その後、公知の異方性エッチング法により、凸部にフローティングゲイト24を形成し、また、マスクで覆われた部分にプレーナー型MOSFETのゲイト45を形成する。(図10(C))
そして、その表面を熱酸化法によって酸化して、酸化物被膜25を形成する。(図10(D))
次に、半導体被膜26を形成する(図10(E))
【0049】
そして、公知の異方性エッチング法により半導体被膜26をエッチングする。この結果、凸部の側面、および先に形成されたプレーナー型MOSFETのゲイト・配線の側面以外の被膜はエッチングされる。凸部の側面にはコントロールゲイト27が、また、プレーナー型MOSFETのゲイト45の側面には側壁46が形成される。側壁46は導電性を示すものの、特に意図的な電位に保たれることはない。(図10(F))
【0050】
最後に、公知のイオン注入法によって、不純物を拡散させ、プレーナー型MOSFETのソース42、ドレイン43を含む不純物領域を形成する。ここでは、プレーナー型MOSFETのソース、ドレインとゲイトとの間にオフセットが形成される。(図10(G))
同様な技術を用いて、2重ドレイン(低濃度ドレイン、LDD)を形成することも可能である。その際には、図10(C)で示される工程の後に、低濃度の不純物をドーピングし、その後、図10(F)で示される工程の後に、高濃度の不純物をドーピングすればよい。このようにして得られる2重ドレインを有する素子の断面は図10(H)に示される。プレーナー型MOSFETは典型的な2重ドレイン構造となる。一方、縦チャネル型素子においてもソース、ドレインの一方が2重ドレインとなる。(図10(H))
【0051】
〔実施例5〕 本実施例を図11を用いて説明する。本実施例は、Aritome他の提案によるマルチレベルNAND型不揮発性メモリー装置(IEDM95−275、ワシントン市、1995年12月10−13日)に本発明を適用したものである。マルチレベルNAND型不揮発性メモリー装置の回路図は図11(F)(点線はメモリーブロックを示す)のように示される。すなわち、従来のNAND型回路と異なって、各ブロックに、2つの選択トランジスタの間にメモリーセルと通常のトランジスタを並列に接続したものを配置している。
【0052】
見掛け上はブロックあたりのトランジスタの数が増えるが、メモリーセルと通常のトランジスタの違いはフローティングゲイトを有するか、否かであり、1つのMOSFETにおいて、フローティングゲイトの位置と大きさを調整すればよく、集積度の点では何ら不利ではない。
【0053】
例えば、本発明においては、図11(C)に示すような半導体基板の凸部13と絶縁物15を有する構造(図2(E)に対応)を形成した後、第1の導電性被膜22を成膜し、これを図11(D)のようにエッチングすればよい。比較のために従来のNAND型回路を作製する場合の第1の導電性被膜22のエッチングパターンを図11(B)に示す。図11(D)のようにすることで、図のX−X’断面にはフローティングゲイトが形成され、また、図のY−Y’断面にはフローティングゲイトが形成されない。その様子を図11(E)に示す。そして、この2つの断面は並列に構成されているので、すなわち、図11(F)で示される回路を得ることができるのである。
【0054】
【発明の効果】
本発明によって、集積度の高い半導体装置を作製することができる。本発明は、特に、NAND型の不揮発性メモリー装置の集積化に格段の技術進歩をもたらすものである。このように本発明は工業上、有益な発明である。
【図面の簡単な説明】
【図1】 実施例1の半導体装置の作製工程を示す。
【図2】 実施例1の半導体装置の作製工程を示す。
【図3】 実施例1の半導体装置を上方より見た様子を示す。
【図4】 実施例1の半導体装置の作製工程を示す。
【図5】 実施例1の半導体装置の作製工程を示す。
【図6】 実施例1の半導体装置の作製工程を示す。
【図7】 実施例1の半導体装置の作製工程を示す。
【図8】 実施例2の半導体装置の作製工程を示す。
【図9】 実施例3の半導体装置の作製工程を示す。
【図10】実施例4の半導体装置の作製工程を示す。
【図11】実施例5の半導体装置の作製工程を示す。
【符号の説明】
11・・・当初の半導体基板表面の高さ
12・・・第1の溝
13・・・当初の半導体基板表面
14・・・絶縁物被膜
15・・・埋め込まれた絶縁物
16・・・第2の溝
17・・・第2の溝の底部の半導体表面
18・・・第2の溝の底部の絶縁物
21・・・絶縁被膜
22・・・第1の導電性被膜
23・・・第1の導電性被膜のエッチングされたもの
24・・・フローティングゲイト
25・・・絶縁被膜
26・・・第2の導電性被膜
27・・・コントロールゲイト(選択トランジスタの場合にはゲイト)
28、29・・・不純物領域
Claims (4)
- 半導体基板に複数の第1の溝を設け、前記第1の溝に深さDの素子分離のための絶縁物を形成する工程と、
前記素子分離のための絶縁物と交差するように、前記絶縁物の底部よりも浅い深さdの複数の第2の溝を形成することによって、第1および第2の凸部を形成する工程と、
前記凸部を有する半導体基板上に酸化物被膜を形成する工程と、
第1の導電性被膜を形成する工程と、
前記第2の凸部の上面および側面の前記第1の導電性被膜に対して、選択的かつ等方的なエッチングを行う工程と、
前記第1の導電性被膜に対して、異方性エッチングをおこない、前記第1の凸部の側面に前記第1の導電性被膜を残存させる工程と、
前記第1の凸部の側面に残存した前記第1の導電性被膜を覆うように絶縁被膜を形成する工程と、
第2の導電性被膜を形成する工程と、
前記第2の導電性被膜に対して、異方性エッチングをおこない、前記第1および第2の凸部の側面に前記第2の導電性被膜を残存させる工程と、
半導体基板に形成された前記複数の第2の溝の底部と、前記第1および第2の凸部上面に対して、一導電型を付与する不純物を導入する工程と、
側面に前記第1および第2の導電性被膜が残存した前記第1の凸部と、側面に前記第2の導電性被膜が残存した前記第2の凸部を覆うように層間絶縁物を形成する工程と、
前記層間絶縁物の前記第1の凸部上にはコンタクトホールを形成せず、前記第2の凸部上面に通じるコンタクトホールを形成する工程と、
前記層間絶縁物上に前記第2の凸部上面とコンタクトする配線を形成する工程を有するNAND型不揮発性メモリーの作製方法であって、
前記素子分離のための絶縁物の深さDと、前記溝の深さdの間には、D−d>0なる関係があることを特徴とするNAND型不揮発性メモリーの作製方法。 - 半導体基板に複数の第1の溝を設け、前記第1の溝に深さDの素子分離のための絶縁物を形成する工程と、
前記素子分離のための絶縁物と交差するように、前記絶縁物の底部よりも浅い深さdの複数の第2の溝を形成することによって、第1、第2および第3の凸部を形成する工程と、
前記凸部を有する半導体基板上に酸化物被膜を形成する工程と、
第1の導電性被膜を形成する工程と、
前記第2の凸部の上面および側面の前記第1の導電性被膜に対して、選択的かつ等方的なエッチングを行う工程と、
前記第1の導電性被膜に対して、異方性エッチングをおこない、前記第1および第3の凸部の側面に前記第1の導電性被膜を残存させる工程と、
前記第1および第3の凸部の側面に残存した前記第1の導電性被膜を覆うように絶縁被膜を形成する工程と、
第2の導電性被膜を形成する工程と、
前記第2の導電性被膜に対して、異方性エッチングをおこない、前記第1、第2および第3の凸部の側面に前記第2の導電性被膜を残存させる工程と、
前記半導体基板に形成された前記複数の第2の溝の底部と、前記第1、第2および第3の凸部上面に対して、一導電型を付与する不純物を導入する工程と、
側面に前記第1および第2の導電性被膜が残存した前記第1および第3の凸部と、側面に前記第2の導電性被膜が残存した前記第2の凸部を覆うように層間絶縁物を形成する工程と、
前記層間絶縁物の前記第1および第3の凸部上にはコンタクトホールを形成せず、前記第2の凸部上面に通じるコンタクトホールを形成する工程と、
前記層間絶縁物上に前記第2の凸部上面とコンタクトする配線を形成する工程を有するNAND型不揮発性メモリーの作製方法であって、
前記素子分離のための絶縁物の深さD、前記溝の深さdの間には、D−d>0なる関係があることを特徴とするNAND型不揮発性メモリーの作製方法。 - 半導体基板上に形成された第1、第2の凸部と、
前記凸部を有する半導体基板上に形成された酸化物被膜と、
前記第1の凸部の側面に前記酸化物被膜を介して設けられたフローティングゲイトと、
前記フローティングゲイトの側面に絶縁物を介して設けられたコントロールゲイトと、
前記第2の凸部の側面に形成されたゲイトと、
前記第1、第2の凸部、前記コントロールゲイトおよび前記ゲイトを覆って設けられた層間絶縁物と、
前記層間絶縁物上の配線と、
前記第1、第2の凸部の上面および前記第1、第2の凸部の間に形成された不純物領域とを有し、
前記層間絶縁物には、前記第1の凸部上面に通じるコンタクトホールは形成されずに、前記第2の凸部上面に通じる様にコンタクトホールが形成され、
前記配線は、前記第1の凸部上面の不純物領域とコンタクトせず、前記第2の凸部上面の不純物領域とコンタクトを有することを特徴とするNAND型不揮発性メモリー。 - 半導体基板上に形成された第1、第2および第3の凸部と、
前記凸部を有する半導体基板上に設けられた酸化物被膜と、
前記第1および第3の凸部の両側面に前記酸化物被膜を介して形成されたフローティングゲイトと、
前記フローティングゲイトの側面に絶縁物を介して設けられたコントロールゲイトと、
前記第1および第3の凸部の間に設けられた前記第2の凸部の両側面に形成されたゲイトと、
前記第1、第2、第3の凸部、前記コントロールゲイトおよび前記ゲイトを覆って設けられた層間絶縁物と、
前記層間絶縁物上の配線と、
前記第1、第2、第3の凸部の上面および前記第1、第2の凸部の間および前記第2と第3の凸部の間に形成された不純物領域とを有し、
前記配線は、前記第1および第3の凸部上面の不純物領域とコンタクトせず、前記第2の凸部上面の不純物領域とコンタクトを有することを特徴とするNAND型不揮発性メモリー。
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