KR100301588B1

KR100301588B1 - 반도체장치 및 그의 제작방법

Info

Publication number: KR100301588B1
Application number: KR1019990006420A
Authority: KR
Inventors: 야마자끼순페이; 타케무라야스히코
Original assignee: 야마자끼 순페이; 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 1996-01-22
Filing date: 1999-02-26
Publication date: 2001-09-22
Also published as: KR100301372B1; US6448135B1; US5888868A; TW326553B; US6198125B1; KR970060500A; US6734492B2; US20030062565A1

Abstract

본 발명은 수직 채널형 반도체장치를 사용하는 불휘발성 반도체장치 및 그의 제작방법에 관한 것이다. 이 방법은 반도체 기판에 두께 D를 가지는 소자 분리용 절연물을 형성하는 것으로부터 시작한다. 이 반도체 기판을 에칭 깊이 d로 에칭하여 돌출부를 형성하고, 그 돌출부를 덮는 제1 도전성 피막을 형성하고, 제1 도전성 피막을 선택적이고 등방적으로 에칭한 후, 이방성 에칭을 행하여, 상기 돌출부의 측면상에 플로팅 게이트를 형성한다. 이어서, 선택적 산화기술에 의해 소자 분리를 행할 수도 있다. 그 다음, 제2 도전성 피막을 형성하고, 이방성 에칭을 행하여, 상기 돌출부의 측면상에 콘트롤 게이트를 형성한다. 이 경우, 상기 돌출부의 소정 영역에 마스크를 형성하고, 제2 도전성 피막을 에칭하여, 플레이너형 트랜지스터의 게이트 또는 배선을 형성할 수도 있다. 그리하여, 불휘발성 메모리장치가 완성된다. 절연물의 두께 D 및 에칭 깊이 d가 식 D＞d를 만족시키는 경우, NAND형 회로가 제작될 수 있다. 또한, 선택 트랜지스터용의 플레이너형 MOS 트랜지스터 및 메모리 셀용의 수직 채널형 트랜지스터를 포함하는 NAND형 회로가 제작될 수도 있다.

Description

반도체장치 및 그의 제작방법{Semiconductor device and method of manufacturing the same}

본 발명은 높은 소자 밀도를 가지는 반도체 집적회로를 제작하는 기술에 관한 것으로, 더 상세하게는, 고집적화에 적합한 전계효과형 소자와, 그러한 전계효과형 소자를 제작하는 방법에 관한 것이다. 본 발명에 따른 반도체장치는 특히 플로팅(floating) 게이트를 가지는 불휘발성 반도체 메모리장치에 유익하게 사용된다.

종래의 반도체장치는 평면적으로 형성된다. 예를 들어, MOS형 전계효과 트랜지스터(MOSFET) 또는 MISFET와 같은 전계효과형 소자에서는, 소스, 드레인 및 채널을 대략 평면적으로 배치하고, 드레인 전류가 기판에 평행한 방향으로 흐르도록 한 구조로 되어 있다. 그러나, 이러한 평면적(플레이너형) 소자에 있어서는, 소자면적의 축소에는 당연히 한계가 있다. 따라서, 보다 높은 집적화를 도모하기 위해서는, 플레이너형 소자를 다층으로 형성하는 기술이나 소자의 구조 자체를 비평면적으로 하는 것이 검토되어 왔다. 후자의 예로서는, 본 출원인의 일본국 공개특허공고 평6-13627호(미국 특허 제5,350,937호 및 미국 특허출원 제08/268,448호에 상응함) 공보에 개시된 수직 채널형 MOSFET가 있다. 이것은, 소스 위 또는 아래에 드레인을 배치하여, 드레인 전류가 대략 수직으로 흐르도록 한 것이다. 이러한 구조에 의해 소자의 고집적화가 도모된다.

상기한 일본국 공개특히공고 평6-13627호는 불휘발성 반도체 메모리에 관한 것이다. 즉, 플로팅 게이트 및 콘트롤 게이트를 이방성 에칭법에 의해 반도체 기판상에 형성된 돌출부의 측면에 형성하는 것을 특징으로 하고 있다. 그러나, 기본적인 소자 구조만이 나타나 있을 뿐이고, 메모리 전체의 구성이나 제작공정에 관해서는 상세히 기재되어 있지 않다. 예를 들어, 주변회로에 관하여, 어떠한 구조이고 어떻게 제작하는가에 대해서는 거의 언급이 없다.

본 발명은 상기한 선행기술에 있어서의 문제점을 해결하고자 하는 것이고,또한, 개선된 NAND형 불휘발성 메모리장치를 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체장치 제작방법은,

(1) 반도체 기판에 매립되는 소자 분리용 절연물을 형성하는 공정,

(2) 상기 반도체 기판 및 상기 절연물을 에칭하여 돌출부를 형성하는 공정,

(3) 상기 반도체 기판의 노출된 표면에 절연막을 형성하는 공정,

(4) 제1 도전성 피막을 형성하는 공정,

(5) 상기 제1 도전성 피막을 선택적이고 등방적으로 에칭하는 공정,

(6) 상기 제1 도전성 피막에 대하여 이방성 에칭을 행하여, 상기 돌출부의 측면에 플로팅 게이트를 형성하는 공정,

(7) 상기 플로팅 게이트의 표면에 절연막을 형성하는 공정,

(8) 제2 도전성 피막을 형성하는 공정, 및

(9) 상기 제2 도전성 피막에 대하여 이방성 에칭을 행하여, 상기 돌출부의 측면에, 상기 플로팅 게이트를 덮도록 콘트롤 게이트를 형성하는 공정을 포함한다.

여기서, 공정 5 및 6은 그의 순서를 바꾸어도 좋다. 또한, 한가지 도전형을 부여하는 도펀트(불순물)를 확산시키는 도핑 공정이, 공정 2 이후이라면 어느 때라도 행해질 수 있다. 또한, 공지의 기술에서와 같이 다층 배선을 실시하기 위해서는, 공정 9 후에 층간절연물을 형성하고 상층 배선을 형성하면 된다.

공정 1에 있어서는, LOCOS(국소적 산화법)을 이용하여도 좋고, 또한, 새로운 소자 분리 기술로서 주목을 받고 있는 트렌치 분리법을 이용하여도 좋다. 공정 3 및 7의 절연막 형성방법으로서는, 열산화법이나 열질화법을 이용하여도 좋고, CVD(기상성장법)을 이용하여도 좋다.

공정 4에 의해 성막되는 제1 도전성 피막은 에칭 공정 후에 플로팅 게이트가 되는 피막이다. 일반적으로, 공정 6의 이방성 에칭의 결과, 각 돌출부의 일 측면에는 제1 전도성 피막이 연속적으로 남게 된다. 그러나, 이 일 측면에 다수의 소자를 형성하는 경우에는, 플로팅 게이트는 각 소자마다 분리(절연)될 필요가 있다. 공정 5는 이를 위한 것이다. 즉, 공정 5에서는, 돌출부의 측면에 있는 제1 전도성 피막도 선택적으로 에칭된다. 그후, 공정 6의 이방성 에칭에 의해, 일 측면에 소자마다 플로팅 게이트를 얻는다.

앞에서 공정 5와 6의 순서를 서로 바꿀 수 있다고 하였는데, 그 이유는, 이러한 두 에칭 공정이 서로 영향을 끼치지 않는 독립적인 공정이기 때문이다.

수직 채널형 소자만을 형성하는 경우에는, 도핑 공정이 실시되는 순서는 문제가 되지 않는다. 그러나, 도핑이 공정 2와 4 사이에서 행해지면, 채널이 형성될 돌출부의 측면이 도핑될 가능성도 있다. 따라서, 도핑은 공정 4 이후에 행해지는 것이 바람직하다. 플레이너형 MOSFET들이 동시에 형성되는 경우, 도핑은 공정 9 이후에 행해지는 것이 바람직하다. 그래서, 플레이너형 MOSFET의 소스 및 드레인영역을 게이트에 대하여 자기정합적으로 형성할 수 있다.

이상은 본 발명의 일반적인 제작방법에 관해서의 설명이었으나, 다음에 특수한 경우에 대하여 설명한다. 본 발명의 유망한 응용예인 NAND형 불휘발성 메모리의 구성에 본 발명의 제작방법을 적용할 때 주의하여야 할 것은 소자 분리 기술에 관한 것이다. 상기한 일본국 공개특허공고 평6-13627호의 기술은 NAND형 회로에한정시킨 것은 아니었다. NAND형 회로는 접지선을 비트선(bit line)에 평행하게 배치하여야 한다는 단점을 가지고 있다. 그러나, 메모리 셀(cell)당 상층 배선(NAND형 회로의 경우, 비트선 및 접지선)과의 콘택트(contact)의 수가 감소될 수 있다.

통상의 NAND형 회로에서는, 단위 메모리 블록은 4개 이상, 바람직하게는 8개 이상의 메모리 셀 또는 메모리 트랜지스터로 구성되어 있고, 각 블록에 2개의 선택 트랜지스터가 설치되어 있다. 그리고, 비트선과의 콘택트는 각 선택 트랜지스터의 소스에 대하여 하나씩 있고, 즉, 블록당 2개이다. 인접하는 블록과의 콘택트를 공유시킴으로써 각 블록당 콘택트의 수를 1개로 하는 것도 가능하다. 각 블록이 4개 또는 8개의 메모리 셀로 구성되는 경우, 메모리 셀당 콘택트의 수는 각각 1/4 또는 1/8이다. 이것에 대하여, 통상의 매트릭스형 메모리 회로에서는, 접지선은 기판상에 형성될 수 있어, 상층 배선은 비트선만으로 형성될 수 있으나, 각 메모리 셀당 적어도 하나의 콘택트가 필요하다. 이와 같이 콘택트의 수가 많은 것은 회로의 고집적화라는 관점에서는 불리하다.

본 발명을 NAND형 회로에 적용하는데 있어서는, 먼저, 공정 1의 소자 분리 단계에서, 비트선에 평행한 방향으로 소자 분리용 절연물을 매립하는 것이 요구된다. 공정 2에서는, 워드선(word line)에 평행한 방향으로 트렌치(trench)(즉, 선형 돌출부)를 형성하는 것이 필요하다. 그리고, 소자 분리의 관점에서, 공정 1의 소자 분리용 절연물의 두께를 D라 하고, 공정 2의 에칭 깊이를 d라 하면, 하기 식이 충족되어야 한다.

D - d ＞ 0

이것은 절연물의 바닥이 에칭 깊이보다 깊게 위치된다는 것을 의미한다. 이렇지 않으면, 공정 2에 의해 형성된 트렌치를 통하여 워드선 방향의 소자가 일체로 되어 버린다.

소자 분리는 각 비트선마다 필요하므로, 공정 1의 소자 분리용 절연물은 각 비트선마다 같은 간격으로 형성된다. 또한, 본 발명에서는, 소자는 하나의 선형 돌출부(트렌치)에 2개 형성되기 때문에, 하나의 선형 돌출부당 워드선이 2개 형성된다. 그리고, 워드선과 비트선은 서로 교차하기 때문에, 소자 분리용 절연물과 선형 돌출부(또는 트렌치)가 서로 교차한다.

다음에, NAND형 회로에 있어서는, 선택 트랜지스터(플로팅 게이트를 가지지 않는 통상의 트랜지스터)도 동시에 형성할 필요가 있다. 본 발명에서는, 이러한 요건이 문제로 되지 않는다. 예를 들어, 수직 채널형 선택 트랜지스터를 제작하는 경우, 공정 5에서, 선택 트랜지스터를 형성할 부분의 제1 도전성 피막을 완전히 제거한다. 따라서, 선택 트랜지스터를 형성하기 위해, 어떠한 추가 공정도 필요하지 않다. 플레이너형 MOSFET를 선택 트랜지스터에 사용하는 경우, 그러한 MOSFET가 형성되는 부분의 제1 도전성 피막은 공정 6에 의해 에칭되기 때문에, 플레이너형 MOSFET는 모두 통상의 트랜지스터(플로팅 게이트를 가지지 않는 트랜지스터)가 된다. 플레이너형 MOSFET는 후술하는 방법으로 제작된다.

선택 트랜지스터를 수직 채널형 MOSFET로 구성한 NAND형 회로에 있어서, 선택 트랜지스터 주위 부분의 단면 형상은 이하와 같이 설명된다(상세한 것은 실시예2에서 설명한다). 즉, 선택 트랜지스터가 형성되는 제2 돌출부와, 메모리 셀이 형성되는 제1 및 제3 돌출부가 있다. 여기서는, 제1, 제2, 제3 돌출부가 좌측으로부터 이러한 순서로 정렬되어 있는 것으로 한다. 제2 돌출부를 경계로 하여 우측부와 좌측부에서 메모리 블록이 상이하다. 그리고, 제1 및 제3 돌출부에 있어서는, 그의 측면에 플로팅 게이트가 존재하고, 제2 돌출부에서는, 플로팅 게이트가 존재하지 않는다.

물론, 각 돌출부의 측면에는 게이트(선택 트랜지스터의 경우) 또는 콘트롤 게이트(메모리 셀의 경우)가 존재한다. 플로팅 게이트, 게이트 또는 콘트롤 게이트는 이방성 에칭으로 형성된다.

물론, 플로팅 게이트는 각 메모리 셀마다 전기적으로 절연(분리)되어 있다. 이들 돌출부, 콘트롤 게이트, 게이트를 덮도록 층간절연물이 형성되고, 또한, 그 층간절연물상에, 콘트롤 게이트 및 게이트와 교차하는 방향으로 형성된 비트선 및 접지선이 형성된다.

그리고, NAND형 회로의 특징으로서, 비트선 및 접지선은 제1 및 제3 돌출부와 콘택트하는 것이 아니고, 선택 트랜지스터가 형성되는 제2 돌출부와 콘택트한다. 그리고, 제1 돌출부의 좌측 및 제3 돌출부의 우측에도 유사한 메모리 셀이 존재한다. 제2 돌출부와 유사한 구조의 선택 트랜지스터의 돌출부에 의해 하나의 메모리 블록이 형성된다.

전체 메모리 매트릭스는 이하와 바와 같이 구성된다. 먼저, 워드선에 수직인 단면에 2종류의 돌출부가 보인다. 즉, 한 종류는 플로팅 게이트를 가지고 있는 것이고, 다른 종류는 플로팅 게이트를 가지고 있지 않은 것이다. 후자는 선택 트랜지스터를 구성한다. 어느 종류라도 게이트 또는 콘트롤 게이트를 가진다. 그리고, 이들 돌출부, 콘트롤 게이트 또는 게이트를 덮도록 층간절연물이 형성되고, 그층간절연물상에 비트선 및 접지선이 형성된다. 비트선 및 접지선이 콘택트하는 것은 후자의 돌출부에 한하고, 전자의 돌출부와는 콘택트하지 않는다.

본 발명을 이용하여 반도체장치를 제작하는 경우에 있어서, 일부 소자는 종래의 플레이너형 기술로 구성할 필요가 있을 수도 있다. 또한, 원리적으로, 본 발명에서는, 돌출부의 측면 이외의 제2 전도성 피막은 모두 에칭되기 때문에, 적절한 조치가 취해지지 않으면, 콘트롤 게이트와 상층 배선과의 콘택트를 형성하는 것이 어렵다. 따라서, 이러한 목적을 위해서는, 공정 8 후에, 제2 도전성 피막상에 선택적으로 마스크를 형성하는 공정을 추가하면 좋다.

그 공정 후에, 공정 9에 의한 이방성 에칭을 행하면, 마스크가 형성된 부분은 에칭되지 않는다. 즉, 공정 9의 결과, 돌출부의 측면, 또는 마스크된 부분 이외의 제2 도전성 피막은 에칭된다. 플레이너형 MOSFET의 게이트·배선 및 콘트롤 게이트의 단부의 콘택트 형성부는 마스크될 부분이다.

플레이너형 MOSFET의 소스 및 드레인의 형성은, 그의 게이트가 형성된 후, 즉, 공정 9 후에 행해진다. 공정 2에 의해 에칭된 부분에 플레이너형 MOSFET를 형성하는 경우에는, 하기 관계식이 만족되어야 한다.

D - d ＞ δ

상기 식에서, D는 공정 1의 소자 분리용 절연물의 두께(깊이)이고, d는 공정 2의에칭 깊이이고, δ는 소스 및 드레인의 실효적 깊이이다. 이것은, 공정 2에 의해 형성된 부분의 소자 분리용 절연물의 바닥은 소스 및 드레인의 바닥보다 더 깊다는 것을 의미한다. 이 조건이 만족되지 않으면, 소스 및 드레인의 바닥이 소자 분리용 절연물의 바닥보다 더 깊게 되어, 소자간의 분리가 불가능하다.

또한, 플레이너형 MOSFET가 형성되는 장소에 관계 없이, 하기 관계식이 성립되어야 한다.

d ＞ δ

이것이 만족되지 않으면, 불순물이 돌출부 아래까지 확산되어, 수직 채널을 실질적으로 형성할 수 없다.

수직 채널형 소자에 더하여 플레이너형 MOSFET가 제작되는 경우, 포토리소그래피 공정이 하나 추가된다. 이러한 방법에 의한 회로 제작에 관해서는 실시예 3에 예시된다. 또한, 공정 6에서는, 마스크되지 않는 한, 평면상에 형성된 제1 도전성 피막은 모두 에칭되기 때문에, 플레이너형 MOSFET에는 플로팅 게이트가 형성될 수 없다.

플레이너형 MOSFET를 제작하는 다른 방법은, 공정 4와 5 사이에 제1 도전성 피막상에 선택적으로 마스크를 형성하는 공정을 추가하는 것이다. 이 경우에는, 공정 5와 6의 순서를 바꿀 수 없다. 이 방법에서는, 플레이너형 MOSFET의 게이트·배선을 제1 도전성 피막에 의해 구성할 수 있다. 그러나, 현실적으로는, 플레이너형 MOSFET(주로 주변회로에 형성되는)의 게이트 배선과 메모리의 콘트롤 게이트는 동일 피막으로부터 형성하는 것이 바람직하다. 상기한 콘트롤 게이트와 상층배선과의 콘택트의 문제를 고려하면, 상기한 공정의 추가에 의해 콘택트 영역을 형성하는 것은 어렵다.

이 경우에는, 도핑 공정은 공정 6 이후이면 어느 때라도 행해질 수 있다. 공정 9의 결과, 플레이너형 MOSFET의 게이트·배선의 측면에 측벽이 형성되기 때문에, 이것을 이용하여, 2가지 다른 도스(dose)량으로 도핑 공정을 실시함으로써 이중 드레인을 형성하는 것도 가능하다. 이 방법에 의한 회로 제작에 관해서는 실시예 4에 예시된다.

본 발명의 다른 실시형태에 따른 반도체장치 제작방법은,

(11) 반도체 기판을 에칭하여 돌출부를 형성하는 공정,

(12) 상기 반도체 기판의 노출된 표면에 절연막을 형성하는 공정,

(13) 제1 도전성 피막을 형성하는 공정,

(14) 상기 제1 도전성 피막에 대하여 이방성 에칭을 행하여, 상기 돌출부의 측면에 플로팅 게이트가 될 피막을 형성하는 공정,

(15) 상기 플로팅 게이트의 표면에 절연막을 형성하는 공정,

(16) 상기 반도체 기판 및/또는 상기 제1 도전성 피막을 선택적으로 산화시켜, 소자 분리용 산화물을 얻는 공정,

(17) 제2 도전성 피막을 형성하는 공정,

(18) 상기 제2 도전성 피막에 선택적으로 마스크를 형성하는 공정, 및

(19) 상기 제2 도전성 피막에 대하여 이방성 에칭을 행하여, 상기 돌출부의 측면에, 플로팅 게이트를 덮도록 콘트롤 게이트를 형성하는 동시에 플레이너형MOSFET의 게이트를 얻는 공정을 포함한다.

여기서, 공정 16은 공정 13과 14 사이 또는 공정 14와 15 사이에서 실시될 수 있다. 또한, 한가지 도전형을 부여하는 도펀트(불순물)를 확산시키는 도핑 공정은 공정 19 후에 행하는 것이 바람직하다. 따라서, 플레이너형 MOSFET의 소스 및 드레인 영역(불순물영역)을 게이트에 대하여 자기정합적으로 형성할 수 있다. 종래기술에서와 동일한 방식으로 다층 배선을 얻기 위해서는, 공정 19 후에 층간절연물을 형성하고, 상층 배선을 형성하면 된다.

공정 16에 있어서는, LOCOS(국소적 산화법)을 이용하여도 좋고, 그것을 발전시킨 기술을 이용하여도 좋다. 공정 12 및 15에서의 절연막 형성 방법으로서는, 열산화법이나 열질화법을 이용하여도 좋고, CVD(기상성장법)을 이용하여도 좋다.

공정 13에 의해 성막되는 제1 도전성 피막은 에칭 공정 14 후에 플로팅 게이트가 되는 피막이다. 일반적으로, 공정 14의 이방성 에칭의 결과, 각 돌출부의 일 측면에는, 연속적인 제1 도전성 피막이 남는다.

따라서, 이 하나의 측면에 다수의 소자를 형성하는 경우에는, 플로팅 게이트는 각 소자마다 분리(절연)될 필요가 있다. 공정 16은 소자 분리용 산화물을 형성하는 동시에, 플로팅 게이트를 각 소자마다 분리하기 위한 것이다.

앞에서, 공정 16은 공정 13과 14 사이에서도 실시될 수 있고 공정 14와 15 사이에서도 실시될 수 있다고 언급하였으나, 이하에서, 각각의 경우에 대하여 간단히 검토한다. 먼저, 공정 16이 공정 13과 14 사이에서 실행되는 경우, 소자 분리용 산화물에 의해 제1 피막이 먼저 분리되고, 그 다음, 공정 14에 의해 돌출부의 측면에 플로팅 게이트가 형성되기 때문에, 결과적으로는, 소자마다 분리된 플로팅 게이트를 얻을 수 있다.

공정 16이 공정 14와 15 사이에서 실행되는 경우에는, 선택적 산화에 있어서, 내(耐)산화 마스크(통상 질화규소가 사용된다)가 반도체 기판 및 제1 도전성 피막과 접촉하기 때문에, 박리가 일어날 가능성이 있으나, 실시불가능한 것은 아니다. 이러한 이유로, 공정 16은 공정 13과 14 사이에서도, 공정 14와 15 사이에서도 실시될 수 있다.

이상은 본 발명의 일반적인 제작방법에 관한 설명이었으나, 다음에 특수한 경우에 대하여 설명한다. 본 발명의 유망한 응용예인 NAND형 불휘발성 메모리의 구성에 본 발명의 제작공정을 적용할 경우에 주의하여야 하는 것은 소자 분리 기술에 관한 것이다. 상기한 일본국 공개특허공고 평6-13627호의 기술은 NAND형 회로에 한정되는 것은 아니다. NAND형 회로는 종래의 매트릭스 회로에 비하여 메모리 셀당 상층 배선(NAND형 회로의 경우는, 비트선, 필요에 따라서는, 접지선도 포함한다)와의 콘택트의 수가 감소될 수 있다는 장점을 가지고 있다.

통상의 NAND형 회로에서는, 단위 메모리 블록은 4개 이상, 바람직하게는 8개 이상의 메모리 셀 또는 메모리 트랜지스터로 구성되어 있고, 이들은 직렬로 접속되어 있다. 또한, 각 블록에는, 메모리 셀을 사이에 두고 적어도 2개의 선택 트랜지스터가 배치되어 있다. 그리고, 비트선과의 콘택트는 각 선택 트랜지스터의 소스에 대하여 하나씩 있고, 즉, 각 블록당 2개 있다. 인접하는 블록과의 콘택트를 공유하게 함으로써 각 블록당 콘택트의 수를 1개로 할 수도 있다. 하나의 블록이 4개 또는 8개의 메모리 셀로 구성되는 경우는, 메모리 셀당 콘택트의 수는 각각 1/4 또는 1/8이다.

이것에 대하여, 통상의 매트릭스형 메모리 회로에서는, 각 메모리 셀당 적어도 하나의 콘택트가 필요하다. 이와 같이, 콘택트가 많은 것은 회로의 고집적화라는 관점에서 불리하다.

본 발명을 NAND형 회로에 적용하는데 있어서는, 먼저, 공정 16에서 워드선에 대략 수직인 방향으로 소자 분리용의 다수의 산화물을 형성하는 것이 요구된다. 물론, 공정 11에서는, 워드선에 평행한 방향으로 트렌치를 형성하고, 즉, 선형 돌출부를 얻는 것이 필요하다.

소자 분리는 직렬로 접속된 메모리 셀이나 선택 트랜지스터 사이에는 필요하지 않으나, 다른 트랜지스터 사이에는 필요하다. 따라서, 공정 16의 소자 분리용 절연물은 각 트랜지스터열(列)마다 같은 간격으로 형성된다. 또한, 본 발명에서는, 소자는 각 선형 돌출부의 측면에 2개씩 형성되기 때문에, 하나의 선형 돌출부당 2개의 워드선이 형성된다. 이들 워드선과 트랜지스터열은 서로 교차하기 때문에, 소자 분리용 절연물과 선형 돌출부 또는 트렌치는 서로 교차한다.

다음에, NAND형 회로에 있어서는, 메모리 셀 이외에 선택 트랜지스터(플로팅 게이트를 가지지 않는 통상의 트랜지스터)도 필요하다. 본 발명에서는, 플레이너형 MOSFET를 선택 트랜지스터에 사용하면 된다. 플레이너형 MOSFET가 형성되는 부분의 제1 도전성 피막은 공정 14에서 에칭되기 때문에, 모든 플레이너형 MOSFET는 플로팅 게이트를 가지지 않는 통상의 트랜지스터가 된다.

각 선택 트랜지스터의 불순물영역은 비트선 및 접지선과 콘택트하는 것이 필요하다. 이 때문에, 선택 트랜지스터는 트렌치의 부분보다도 돌출부의 표면에 형성되는 것이 콘택트 홀을 형성하는 점에서 유리하다. 플레이너형 MOSFET를 제작하는 방법에 대해서는 후술된다.

선택 트랜지스터를 플레이너형으로 만듦으로써, 수직 채널형 소자가 형성되는 돌출부에 있어서는 콘택트를 형성할 필요가 없다. 이것은 이하의 점에서 유리하다. 즉, 콘택트가 필요치 않은 돌출부의 폭은 최소 디자인 룰로 설계하면 된디. 만일 콘택트가 필요하면, 그 폭은 적어도 최소 디자인 룰의 2배가 필요할 것이다.

본 발명을 이용하여 반도체장치를 제작하는 경우, 선택 트랜지스터 이외에도, 주변회로 등에서 일부 소자는 종래의 플레이너형으로 구성하는 것이 필요할 경우도 있다. 또한, 원리적으로, 본 발명에서는, 돌출부의 측면 이외의 제2 도전성 피막은 완전히 에칭되기 때문에, 적절한 조처가 취해지지 않으면, 콘트롤 게이트와 상층 배선과의 콘택트를 형성하는 것이 어렵다. 따라서, 이러한 목적을 위해, 공정 18이 요구된다.

이 공정 후에, 공정 19의 이방성 에칭을 행하면, 마스크가 형성된 부분은 에칭되지 않는다. 즉, 공정 19의 결과, 돌출부의 측면 또는 마스크 부분 이외의 제2 도전성 피막은 에칭된다. 플레이너형 MOSFET의 게이트·배선 및 콘트롤 게이트의 단부의 콘택트 형성부는 마스크될 부분이다.

그리고, 플레이너형 MOSFET의 소스 및 드레인의 형성은 그의 게이트 형성 후에, 즉, 공정 19 후에 행해지면 좋다. 도핑 공정에서, 소스 및 드레인의 실효적깊이 δ와, 공정 11의 에칭 깊이(트렌치의 깊이) d 사이에는, 하기 관계식이 만족되어야 한다.

d ＞ δ

이것이 만족되지 않으면, 불순물이 돌출부의 아래까지 확산하여, 실질적으로 수직 채널을 형성할 수 없다.

이와 같이, 수직 채널형 소자 이외에 플레이너형 MOSFET를 제작하는 경우, 포토리소그래피 공정이 1개 추가된다. 공정 14에서는, 마스크를 형성하지 않는 한, 평면상에 형성된 제1 도전성 피막은 완전히 에칭되기 때문에, 플레이너형 MOSFET에는 플로팅 게이트를 형성할 수 없다.

도 1(A)∼(E) 및 도 2(A)∼(E)는 본 발명의 실시예 1에 따른 반도체장치의 단면도.

도 3은 도 1(A)∼(E) 및 도 2(A)∼(E)에 나타낸 반도체장치의 평면도.

도 4(A)∼(F)는 실시예 1에 따른 반도체장치의 단면도.

도 5(A)∼(D)는 실시예 1에 따른 반도체장치의 단면도.

도 6(A)∼(F)는 실시예 1에 따른 반도체장치의 단면도.

도 7(A)∼(F)는 실시예 1에 따른 반도체장치의 단면도.

도 8(A)∼(H)는 실시예 2에 따른 반도체장치의 단면도.

도 9(A)∼(G)는 실시예 3에 따른 반도체장치의 단면도.

도 10(A)∼(H)는 실시예 4에 따른 반도체장치의 단면도.

도 11(A)∼(F)는 실시예 5에 따른 반도체장치의 단면도.

도 12(A)∼(I)는 실시예 6에 따른 제작공정을 나타내는 단면도.

도 13(A)∼(D)는 실시예 7에 따른 반도체장치의 평면도.

도 14(A)∼(H)는 실시예 7에 따른 반도체장치의 단면도.

도 15(A)∼(G)는 실시예 7에 따른 반도체장치의 단면도.

도 16(A) 및 (B)는 실시예 7에 따른 회로도.

도 17(A) 및 (B)는 실시예 7에 따른 반도체장치의 상층 배선의 배치를 나타내는 도면.

도 18은 실시예 7에 따른 반도체장치의 소자 분리용 절연물, 불순물영역 및 콘택트의 배치를 나타내는 도면이다.

* 도면의 주요부분에 대한 부호의 설명

11: 본래의 반도체 기판 표면의 높이12: 제1 트렌치

13: 본래의 반도체 기판 표면14: 절연막

15: 절연물16: 제2 트렌치

17: 반도체 표면18: 절연물

21: 산화막22: 제1 도전성 피막

24: 플로팅 게이트25: 절연막

26: 제2 도전성 피막27: 콘트롤 게이트

28, 29: 불순물영역

[실시예 1]

본 실시예가 도 1∼도 7에 나타내어져 있다. 본 실시예는 본 발명에 의해 불휘발성 메모리장치를 제작하는 경우의 제작방법의 기본을 설명하기 위한 것이다. 본 실시예에서는, 소자 분리를 위해 트렌치(trench) 분리법을 사용한다. 먼저, 도 1(A)에 나타낸 바와 같이, 다수의 제1 트렌치(12)를 반도체 기판에 형성한다. 제1 트렌치(12) 이외의 부분의 높이는 본래의 반도체 기판 표면과 동일하다. 도면에서는, 반도체 기판과의 경계를 명확하게 나타내기 위해, 경계부와 표면부를 빗금으로 나타내었으나, 이것은 그 부분의 조성, 도전성 등이 다른 부분과 상이하다는 것을 의미하는 것은 아니다.

이하의 설명에서는, 본래의 반도체 기판 표면의 높이를 화살표 11로 나타낸다. 제1 트렌치의 깊이는 후에 형성되는 수직 채널형 소자(돌출부)의 높이(제2 트렌치(후술함)의 깊이)의 1.3∼3배, 바람직하게는, 1.6∼2배이다. 예를 들어, 0.3 μm의 채널 길이를 가지는 소자를 형성하는 경우, 수직 채널형 소자의 높이는 0.3 μm이기 때문에, 제1 트렌치(12)의 깊이는 0.39∼0.9 μm, 바람직하게는 0.48∼0.6 μm이다.(도 1(A))

그 다음, BPSG(boro-phosphosilicate glass) 등으로 된 절연막(14)을 퇴적한다. 이 막은 제1 트렌치를 완전히 메울 수 있을 정도로 두꺼워야 한다.(도 1(B))

그리고, 공지의 에치백(etchback) 방법에 의해 그 절연막(14)을 에칭하여 본래의 반도체 기판 표면(13)을 노출시켜, 표면의 평탄화를 행한다. 그 결과, 제1 트렌치(12)가 절연물(15)로 메워진다.(도 1(C))

이것을 위에서 본 모양을 도 1(E)에 나타낸다. 즉, 제1 트렌치(12)는 도면의 선 B-B'의 방향으로 형성된다. 도 1(A)∼(D)는 도 1(E)의 선 C-C' 또는 선 D-D'를 따라 취한 단면도이다.

평탄화 공정에 관해서는, 상기한 에치백 방법 이외에, CMP법이 사용될 수도 있다. CMP법에서는 더 평탄한 표면이 얻어진다(도 1(D)). 지금까지 설명한 공정이 상기한 공정 1에 상당한다.

다음에, 제1 트렌치(12)에 대략 수직인 방향(선 D-D' 방향)으로 제2 트렌치(16)와 돌출부를 형성한다. 제2 트렌치(16)의 깊이는 상기한 바와 같이 형성된 수직 채널형 소자의 채널 길이와 밀접한 관계가 있다. 여기까지 형성된 모양이 도 2(E)에 나타내어져 있다.

도 2(A)∼(D)는 각각 도 2(E)의 선 A-A', 선 B-B', 선 C-C' 및 선 D-D'를 따라 취해진 단면도이다. 본래의 반도체 기판 표면의 높이를 화살표 11로 나타낸다. 특히, 선 B-B'를 따라 취한 도 2(B)의 단면도에서는, 표면이 절연물(15)로 덮혀, 소자 분리가 행해져 있다. 따라서, NAND형 회로에 있어서는, 비트선이 선 B-B'에 평행하게 배치된다.

돌출부에는, 본래의 반도체 기판 표면(13)(도 2(A))과 절연물(도 2(B))이 있다. 제2 트렌치(16)에 평행한 선 C-C'에 따른 단면(도 2(C))이나 선 D-D'에 따른 단면(도 2(D))에서는, 실질적으로 요철이 없다. 선 D-D'에 따른 단면(도 2(D))에서는, 절연물(15)의 대부분이 제거되어, 절연물(18)을 형성하고 있다. 반도체 표면(17)은 본래의 반도체 기판 표면의 높이(11)보다 낮다. 이상의 공정은 상기한 공정 2에 상당한다.(도 2(A)∼(D))

사각형 abcd가 도 3에 나타내어져 있다. 이 사각형의 각 변이 제작공정에 따라 단면으로 나타내어져 있다. 즉, bc의 단면이 도 4(A)∼(F)에 나타내어져 있고, ad의 단면이 도 5(A)∼(D)에 나타내어져 있고, cd의 단면이 도 6(A)∼(F)에 나타내어져 있으며, ab의 단면이 도 7(A)∼(F)에 나타내어져 있다.

먼저, 상기한 바와 같이 형성된 반도체 표면에, 열산화법 또는 다른 공지의 방법에 의해 산화막(21)을 형성한다. 이것이 상기한 공정 3에 상당한다.

그 다음, 공지의 성막 기술을 이용하여 반도체재료 등으로 제1 도전성 피막(22)을 형성한다. 이것이 상기한 공정 4에 상당한다. 그때에는, 제2 트렌치(16)의 측벽에도 충분히 피막이 형성되도록, 단차 피복성이 좋은 성막 기술을 채용할 필요가 있다. 피막의 두께는 제2 트렌치의 깊이의 1/5 내지 1/2인 것이 바람직하다. 여기까지의 상태를 도 4(A), 도 5(A), 도 6(A) 및 도 7(A)에 단면도로 나타내었다.

그후, 공지의 포토리소그래피법 및 공지의 등방성 에칭법에 의해 제1 도전성 피막(22)을 선택적으로 에칭하여, 에칭된 막(23)을 생성한다. 이 공정이 상기한 공정 5에 상당한다. 즉, 플로팅 게이트를 분리할 필요가 있는 부분(예를 들어, 도 1(E), 도 2(E) 및 도 3에서 선 B-B'로 나타낸 부분)만을 에칭한다. 이 상태를 도 4(B), 도 5(B), 도 6(B) 및 도 7(B)에 단면도로 나타내었다. 위에서 본 모양을 도 11(B)에 나타내고, 도 11(A)는 도 2(E)와 유사한 도면이다. 제1 도전성 피막(22)을 도 1(E), 도 2(E) 및 도 3의 선 B-B'의 방향으로 스트라이프상(stripe狀)으로 에칭하여, 피막(23)을 얻는다.

그 다음, 그 피막(23)을 공지의 이방성 에칭법으로 에칭한다. 이 공정이 상기한 공정 6에 상당한다. 그 결과, 돌출부의 측면에만 플로팅 게이트(24)가 남겨지고, 다른 부분은 에칭된다. 그 다음, 열산화법 또는 다른 공지의 성막 기술로 플로팅 게이트(24)의 표면에 절연막(25)을 형성한다. 이 공정이 상기한 공정 7에 상당한다. 여기까지의 상태가 도 4(C), 도 6(C) 및 도 7(C)에 단면도로 나타내어져 있다. ad의 단면에 관해서는, 그 전의 공정에서의 단면도인 도 5(B)에서와 동일하다.

이어서, 공지의 성막 기술에 의해 반도체재료 또는 금속재료로 제2 도전성 피막(26)을 형성한다. 이 공정이 상기한 공정 8에 상당한다. 이 경우에도, 단차 피복성이 우수한 기술을 채용할 필요가 있고, 이 피막의 두께는 제2 트렌치의 깊이의 1/5 내지 1/2인 것이 바람직하다. 여기까지의 상태를 도 4(D), 도 5(C), 도 6(D) 및 도 7(D)에 단면도로 나타내었다.

다음에, 공지의 이방성 에칭법으로 제2 도전성 피막(26)을 에칭한다. 이 공정이 상기한 공정 9에 상당한다. 그 결과, 돌출부의 측면에 콘트롤 게이트(27)가 남겨지고, 다른 부분은 에칭된다. 특히, bc의 단면도에서 명백하게 나타난 바와 같이, 플로팅 게이트(24)상에 콘트롤 게이트(27)가 형성된다. 콘트롤 게이트(27)는 제2 트렌치(16)를 따라 형성된다. 이 상태가 도 4(E), 도 5(D), 도 6(E) 및 도 7(E)에 단면도로 나타내어져 있다.

그 다음, 이온 주입법 또는 다른 공지의 도펀트 확산 기술에 의해, 불순물영역을 형성한다. 그 결과, 각 돌출부의 정상에 불순물영역(28)이 형성되고, 각 제2 트렌치(16)의 저부에 불순물영역(29)이 형성된다. 이 상태가 도 4(F), 도 6(F) 및 도 7(F)의 단면도에 나타내어져 있다. ad의 단면도에 관해서는, 그 전의 공정에서의 단면도인 도 5(B)에서와 동일하다. 이렇게 하여, 불휘발성 메모리장치의 메모리 셀이 형성될 수 있다.

[실시예 2]

본 실시예의 제작공정을, 도 1(E), 도 2(E) 및 도 3의 선 A-A'를 따라 취해진 도 8(A)∼(H)를 참조하여 설명한다. 선 B-B', 선 C-C' 및 선 D-D'를 따라 취해진 단면도는 도 5∼도 7의 단면도와 유사하다.

본 실시예에서는, NAND형 불휘발성 메모리장치의 구조 및 배치에 관하여 설명한다. 먼지, 실시예 1과 마찬가지로, 절연물(15)이 매립된 반도체 기판에 트렌치를 형성하여, 3개의 돌출부(31, 32, 33)를 형성한다.(도 8(A))

열산화법 또는 다른 공지의 방법에 의해 반도체 표면에 산화막(21)을 형성한다. 공지의 성막 기술을 사용하여 반도체재료 등으로 제1 도전성 피막(22)을 형성한다. 여기까지의 상태가 도 8(B)에 나타내어져 있다. 다른 단면도는 도 5(A), 도 6(A) 및 도 7(A)와 유사하다.(도 8(B))

그 다음, 공지의 포토리소그래피법 및 공지의 등방성 에칭법에 의해, 중앙의 돌출부(32) 주위의 부분에 있는 제1 도전성 피막(22)을 선택적으로 에칭한다. 따라서, 에칭된 피막(23)이 얻어진다. 즉, 본 공정에서는, 실시예 1에서 이미 설명된 바와 같이 플로팅 게이트를 분리할 필요가 있는 부분(예를 들어, 도 1(E), 도 2(E) 및 도 3에서 선 B-B'로 나타낸 부분)은 물론이고, 선택 트랜지스터를 형성할 필요가 있는 부분도 선택적으로 에칭한다. 이 상태가 도 8(C)에 나타내어져 있다. 다른 단면도는 도 5(B), 도 6(B) 및 도 7(B)와 유사하다.(도 8(C))

다음, 공지의 이방성 에칭법에 의해 피막(23)을 에칭하여, 돌출부(31, 33)의 측면에만 플로팅 게이트(24)가 남겨지고, 다른 부분은 에칭된다. 이 상태가 도 8(D)에 나타내어져 있다.(도 8(D))

그 다음, 열산화법 또는 다른 공지의 성막 기술에 의해 각 플로팅 게이트(24)의 표면에 절연막(25)을 형성한다. 그리고, 공지의 성막 기술을 사용하여 반도체재료 또는 금속재료로 제2 도전성 피막(26)을 형성한다. 이 상태가 도8(E)에 나타내어져 있다. 다른 단면도는 도 5(C), 도 6(D) 및 도 7(D)의 단면도와 유사하다.(도 8(E))

그 다음, 공지의 이방성 에칭법에 의해 제2 도전성 피막(26)을 에칭한다. 그 결과, 돌출부(31∼33)의 측면에 콘트롤 게이트(27)가 남겨지고, 다른 부분은 에칭된다. 그리고, 이온 주입법 또는 다른 공지의 도펀트 확산법에 의해 불순물영역을 형성한다. 그 결과, 각 돌출부의 정상에 불순물영역(28)이 형성되고, 각 제2 트렌치(16)의 저부에 불순물영역(29)이 형성된다. 이 상태가 도 8(F)에 나타내어져 있다. 다른 단면도는 도 6(F) 및 도 7(F)의 단면도와 유사하다.(도 8(F))

그후, 공지의 방법으로 층간절연물(39)을 퇴적한다. 이 층간절연물에 상기 돌출부(32)까지 연장하는 콘택트 홀을 형성하고, 비트선 및 접지선 등의 상층 배선(40)(이 실시예에서는 접지선)을 형성한다. 이렇게 하여, 선택 트랜지스터(35, 36)와 메모리 셀(33, 34, 37, 38)이 형성될 수 있다.(도 8(G))

이 회로도가 도 8(H)에 나타내어져 있다. 점선으로 둘러싸여진 부분은 각 메모리 블록을 의미하고, 각 메모리 블록에는, 2개의 선택 트랜지스터와 4개의 메모리 셀이 형성되어 있다. 그리고, 돌출부(32)는 2개의 인접하는 블록 사이의 경계를 형성한다(도 8(H)). 이렇게 하여, 불휘발성 메모리장치가 완성될 수 있다.

[실시예 3]

본 실시예를 도 9(A)∼(G)를 참조하여 설명한다. 본 실시예는 동일 기판상에 플레이너형 MOSFET와 수직 채널형 트랜지스터를 제작하는 기술에 관한 것이다.먼저, 실시예 1에서 설명된 것과 실질적으로 동일한 기술을 사용하여, 반도체 기판에 소자 분리용 절연물(18)을 매립한 다음, 이것을 에칭하여 돌출부(13)를 형성한다.(도 9(A))

그 다음, 반도체 표면을 열산화법 등으로 산화시켜 산화막(21)을 형성하고, 또한, 반도체재료의 피막(22)를 퇴적한다.(도 9(B))

플로팅 게이트가 형성될 부분에만 반도체 피막(23)을 남기고 상기 반도체 피막(22)을 등방적으로 에칭한다.(도 9(C))

그후, 공지의 이방성 에칭법에 의해 각 돌출부에 플로팅 게이트(24)를 형성하고, 그의 표면을 열산화법에 의해 산화시켜 산화막을 형성한다.(도 9(D))

그 다음, 반도체 피막(26)을 형성하고, 플레이너형 MOSFET의 게이트 및 배선을 형성할 부분에 마스크(30)를 공지의 포토리소그래피법으로 형성한다.

이어서, 공지의 이방성 에칭법으로 반도체 피막(26)을 에칭한다. 그 결과, 돌출부의 측면, 및 마스크(30)가 형성된 부분 이외의 피막은 에칭된다. 돌출부의 측면에는 콘트롤 게이트(27)가 형성되고, 마스크(30)로 덮혀진 부분에는 플레이너형 MOSFET의 게이트(41)가 형성된다.(도 9(F))

최종적으로, 공지의 이온 주입법으로 도펀트를 확산시켜, 각 플레이너형 MOSFET의 소스(42) 및 드레인(43)을 포함하는 불순물영역을 형성한다.(도 9(G))

[실시예 4]

본 실시예를 도 10(A)∼(H)를 참조하여 설명한다. 본 실시예는 동일 기판상에 플레이너형 MOSFET와 수직 채널형 트랜지스터를 제작하는 기술에 관한 것이다. 먼저, 실시예 1에서 사용된 것과 실질적으로 동일한 기술을 사용하여, 반도체 기판에 소자 분리용 절연물(18)을 매립히고, 이것을 에칭하여 돌출부(13)를 형성한다.(도 10(A))

그 다음, 반도체 표면을 열산화법에 의해 산화시켜 산화막(21)을 형성하고, 반도체재료의 피막을 형성한 다음에, 플로팅 게이트를 분리할 필요가 있는 부분을 공지의 포토리소그래피법 및 공지의 등방성 에칭법에 의해 에칭한다. 그 다음, 잔존한 피막(23)에 대하여, 플레이너형 MOSFET의 게이트 및 배선을 형성할 부분에 공지의 포토리소그래피법으로 마스크(44)를 형성한다.(도 10(B))

그후, 공지의 이방성 에칭법으로 각 돌출부에 플로팅 게이트(24)를 형성하고, 마스크로 덮힌 부분에 플레이너형 MOSFET의 게이트(45)를 형성한다.(도 10(C))

그의 표면을 열산화법에 의해 산화시켜 산화막(25)을 형성한다.(도 10(D))

다음에, 반도체 피막(26)을 형성한다.(도 10(E))

그리고, 공지의 이방성 에칭법으로 반도체 피막(26)을 에칭한다. 그 결과, 돌출부의 측면 및 앞서 형성된 플레이너형 MOSFET의 게이트 및 배선의 측면 이외의 피막은 에칭된다. 돌출부의 측면에 콘트롤 게이트(27)가 형성되고, 플레이너형 MOSFET의 게이트(45)의 측면에는 측벽(46)이 형성된다. 측벽(46)은 도전성을 나타낼지라도, 주어진 전위로 의도적으로 유지되지는 않는다.(도 10(F))

최종적으로, 공지의 이온 주입법에 의해 도펀트를 확산시켜, 각 플레이너형 MOSFET의 소스(42) 및 드레인(43)을 포함하는 불순물영역을 형성한다. 본 실시예에서는, 각 플레이너형 MOSFET의 소스/드레인과 게이트 사이에 오프셋영역이 형성된다.(도 10(G))

유사한 기술을 사용하여, DI-LDD(double-implant lightly doped drain) 구조를 형성할 수도 있다. 이때에는, 도 10(C)에 나타낸 공정 후에, 도펀트를 저농도로 주입하고, 그후, 도 10(F)에 나타낸 공정 후에, 도펀트를 고농도로 도입한다. 이렇게 하여 얻어진 DI-LDD 구조를 가지는 소자의 단면이 도 10(H)에 나타내어져 있다. 플레이너형 MOSFET는 전형적인 DI-LDD 구조를 가진다. 수직 채널형 소자에 있어서도, 소스 및 드레인중 하나가 DI-LDD 구조를 가진다.(도 10(H))

[실시예 5]

본 실시예를 도 11(A)∼(F)를 참조하여 설명한다. 본 실시예는, 1995. 12. 10∼13. 미국 워싱톤에서 개최된 IEDM 95-257에서 아리토메(Aritome) 등에 의해 제안된 멀티레벨 NAND형 불휘발성 메모리장치에 본 발명을 적용한 것이다. 이 메모리장치의 회로도는 도 11(F)(점선은 메모리 블록을 나타냄)와 같이 나타내어진다. 즉, 종래의 NAND형 회로와는 달리, 각 블록에서, 2개의 선택 트랜지스터 사이에 메모리 셀과 통상의 트랜지스터가 병렬로 접속되어 있다.

외관상으로는, 블록당 트랜지스터의 수가 증가한다. 메모리 셀과 통상의 트랜지스터 간의 차이는 플로팅 게이트를 가지고 있는가의 여부이고, 하나의 MOSFET에서, 플로팅 게이트의 위치와 크기를 조정하면 되므로, 집적도의 점에서는 전혀 해가 되지 않는다.

예를 들어, 본 발명에 있어서는, 도 11(C)에 나타낸 반도체 기판상의 돌출부(13)와 절연물(15)을 가지는 구조(도 2(E)에 나타낸 구조에 대응)를 형성한 후, 제1 도전성 피막(22)을 형성하고, 이것을 도 11(D)에 나타낸 바와 같이 에칭하면 된다. 비교를 위해, 종래의 NAND형 회로를 제작하는 경우의 제1 도전성 피막(22)의 에칭 패턴을 도 11(B)에 나타낸다. 도 11(D)에 나타낸 바와 같이 에칭을 행함으로써, 선 X-X'에 따른 단면에는 플로팅 게이트가 형성되지만, 도 11(E)에 나타낸 바와 같이, 선 Y-Y'에 따른 단면에는 플로팅 게이트가 형성되지 않는다. 이들 두 단면은 평행하기 때문에, 도 11(F)에 나타낸 회로를 얻을 수 있는 것이다.

[실시예 6]

본 실시예가 도 12(A)∼(I)에 나타내어져 있다. 본 실시예는 본 발명을 이용하여 불휘발성 메모리장치와 같은 반도체장치를 제작하는 경우의 기본을 설명하기 위한 것이다. 전형적으로 제작된 3개의 부분이 도 12(A)∼(I)의 단면도에 도시되어 있다. 각 도면에서, 플레이너형 소자가 제작되는 부분, 소자 분리용 산화막이 퇴적되는 부분, 및 수직 채널형 소자가 제작되는 부분이 좌측으로부터 순서대로 배열되어 있다.

면저, 도 12(A)에 나타낸 바와 같이, 반도체 기판(111)의 표면상에 다수의 트렌치(113)를 형성하여 돌출부(112)를 형성한다. 돌출부(112)의 높이는 본래의 반도체 기판 표면의 높이와 동일하다. 트렌치(113)의 깊이는 형성할 수직 채널형 소자의 채널 길이와 밀접한 관계가 있다. 도면에서는 반도체 기판과의 경계를 명확하게 나타내기 위해, 경계부와 표면부를 빗금으로 나타내었으나, 이것은 이 부분의 조성, 도전성 등이 다른 부분과 상이하다는 것을 의미하는 것은 아니다. 지금까지 설명된 공정이 상기한 공정 11에 상당한다.

그 다음, 상기한 바와 같이 하여 형성된 반도체 표면에 열산화법 또는 다른 공지의 방법에 의해 산화막(114)을 형성한다(도 12(A)). 이것이 상기한 공정 12에 상당한다.

그 다음, 공지의 성막 방법으로 반도체재료 등으로 제1 도전성 피막(115)을 형성한다. 이것이 상기한 공정 13에 상당한다. 그때에는, 돌출부(112)의 측면에도 충분히 피막이 형성되도록, 단차 피복성이 우수한 성막 기술을 채용할 필요가 있다. 피막의 두께는 트렌치(113)의 깊이의 1/5 내지 1/2인 것이 바람직하다.(도 12(B))

그 다음, 공지의 이방성 에칭법에 의해 그 피막을 에칭한다. 이것이 상기한 공정 14에 상당한다. 그 결과, 돌출부(112)의 측면에만 플로팅 게이트가 될 피막(116)이 남겨지고, 다른 부분은 에칭된다. 이 피막(116)은 트렌치를 따라 연속적으로 연장한다.(도 12(C))

다음에, 열산화법 또는 다른 공지의 성막 기술에 의해 상기 피막(116)의 표면에 절연막(117)을 형성한다(도 12(D)). 이것이 상기한 공정 15에 상당한다.

다음에, 선택적 산화 공정을 행한다. 이것이 상기한 공정 16에 상당한다. 이 때에는, 먼저, 내(耐)산화 마스크로서 질화규소막을 사용한다. 즉, 도면에 나타낸 바와 같이, 산화물을 형성할 부분(즉, 반도체상에 소자를 형성할 부분)을 제외하고, 내산화 마스크(118)를 형성한다.(도 12(E))

이어서, 열산화법, 바람직하게는 수증기 열산화법에 의해, 마스크되지 않은 부분에 산화막(119)을 두껍게 형성한다. 이러한 열산화 공정 후에, 내산화 마스크(118)를 에칭하여, 선택적 산화 공정을 종료한다.(도 12(F))

그 다음, 공지의 성막 기술에 의해 반도체재료 또는 금속재료를 사용하여 제2 도전성 피막(120)을 형성한다. 이것이 상기한 공정 17에 상당한다. 이 경우에도, 단차 피복성이 우수한 기술을 채용할 필요가 있다. 피막의 두께는 트렌치(113)의 깊이의 1/5 내지 1/2인 것이 바람직하다. 그리고, 공지의 포토리소그래피법에 의해 제2 도전성 피막(120)상에 선택적 마스크(121)를 형성한다. 이것이 상기한 공정 18에 상당한다. 마스크를 형성하는 것은, 플레이너형 MOS 트랜지스터의 게이트 및 제2 도전성 피막(120)을 사용하여 배선을 형성할 부분이다.(도 12(G))

다음에, 공지의 이방성 에칭법에 의해 제2 도전성 피막(120)을 에칭한다. 이것이 상기한 공정 19에 상당한다. 그 결과, 돌출부(112)의 측면에 콘트롤 게이트(123)가 남겨지고, 동시에 플레이너형 MOS 트랜지스터의 게이트(122)가 형성된다. 다른 부분을 에칭된다. 특히, 도면의 우측부에 나타낸 바와 같이, 플로팅 게이트가 되는 피막(116)상에 콘트롤 게이트(123)가 형성되고, 도면의 중앙 부분에 나타낸 바와 같이, 플로팅 게이트가 되는 피막(116)의 부분 바깥에도 돌출부(112)의 측면에 콘트롤 게이트(123)가 형성된다. 즉, 콘트롤 게이트(123)는 트렌치(113)를 따라 형성된다.(도 12(H))

다음에, 이온 주입법 또는 다른 공지의 도펀트 확산 기술을 이용하여 불순물영역을 형성한다. 그 결과, 각 돌출부(112)의 정상에 불순물영역(125)이 형성되고, 각 트렌치(113)의 저부에 불순물영역(126)이 형성된다. 또한, 플레이너형 MOS 트랜지스터의 불순물영역(124)도 형성된다(도 12(I)). 이렇게 하여, 불휘발성 메모리장치의 메모리 셀을 가지는 반도체장치가 제작될 수 있다.(도 12(I))

[실시예 7]

본 실시예는 본 발명을 이용한 NAND 불휘발성 메모리장치의 제작공정 및 회로구성에 관한 것이다. 본 실시예를 도 13∼도 17을 참조하여 설명한다. 도 13(A)∼(D)는 본 실시예의 반도체장치의 주요부를 위에서 본 모양을 제작공정순으로 나타낸 것이다. 점선으로 둘러싸인 사각형의 부분은 단위 메모리 블록이고, 본 실시예에서는, 2개의 선택 트랜지스터와 4개의 메모리 셀로 구성된다. 도 14(A)∼(H)는 도 13(A)∼(C)의 선 X-X'를 따라 취한 부분의 단면 모양을 제작공정순으로 나타낸 것이고, 도 15(A)∼(G)는 도 13(A)∼(C)의 선 Y-Y'를 따라 취한 부분의 단면 모양을 제작공정순으로 나타낸 것이다. 또한, 도 17(A) 및 (B)는 본 실시예에 있어서의 비트선 및 접지선의 배치 예를 나타낸 것이고, 도 16(A) 및 (B)는 그것에 대응하는 회로도이다. 이하, 공정순으로 설명한다.

먼저, 실시예 6과 동일한 방식으로, 반도체 기판(131)에 트렌치(133)를 형성하여 돌출부(132)를 형성한다. 그 다음, 열산화법 또는 다른 공지의 방법으로 산화막(134)을 반도체 표면에 형성한다. 도 13(A)∼(D)에서는, 본래의 반도체 기판표면과 동일한 높이를 가지는 부분만을 빗금으로 나타내었다. 또한, 도 14(A)∼(H) 및 도 15(A)∼(G)에서는, 도 12(A)∼(I)에서와 동일한 이유로 반도체 기판과의 경계부 및 표면부를 빗금으로 나타내었다.(도 13(A), 도 14(A) 및 도 15(A))

다음, 공지의 성막 기술을 사용하여 반도체재료 등으로 제1 도전성 피막을 형성하고, 실시예 6에서와 동일한 방식으로, 그 피막을 공지의 이방성 에칭법에 의해 에칭한다. 그 결과, 돌출부의 측면에만 플로팅 게이트가 되는 피막(136)이 형성된다. 이 피막(136)은 트렌치(133)를 따라 연속적으로 연장한다.(도 14(B) 및 도 15(B))

다음에, 열산화법 또는 다른 공지의 성막 기술에 의해 상기 피막(136)의 표면에 절연막을 형성한다. 그리고, 실시예 6과 동일한 방식으로, 내산화 마스크로서 질화규소막을 사용하여 선택적 산화를 행한다. 즉, 도 13(B)에 나타낸 바와 같이, 트렌치(133)에 수직방향으로 내산화 마스크(138)를 형성한다.(도 13(B), 도 14(C) 및 도 15(C))

이어서, 열산화법, 바람직하게는 수증기 열산화법에 의해, 마스크되지 않은 부분에 산화막(139)을 두껍게 형성한다. 선 X-X'를 따라 취해진 단면(도 14(A)∼(H))은 마스크되어 있기 때문에, 산화막(139)이 형성되지 않으나, 선 Y-Y'를 따라 취해진 단면(도 15(A)∼(G))에는, 산화막(139)이 형성된다. 도 13(A)∼(D)에는 확실히 나타나지 않지만, 이러한 산화물(139)은 도 15(A)∼(G)로부터 명백한 바와 같이 트렌치(133)에도 형성되어 있다. 즉, 도 13(A)∼(D)에서, 상하 소자간의 분리가 실현된다. 이러한 산화 공정에 의해, 트렌치(133)를 따라 연속적으로 연장하는 피막(136)이 분리된다.(도 13(C), 도 14(D) 및 도 15(D))

다음에, 공지의 성막 기술을 사용하여 반도체재료로 제2 도전성 피막(140)을 형성한다. 그리고, 공지의 포토리소그래피법에 의해 제2 도전성 피막(140)상에 선택적으로 마스크(141a, 141b)를 형성한다. 마스크를 형성하는 것은, 플레이너형 MOS 트랜지스터로 구성되는 선택 트랜지스터의 게이트를 형성하는 부분이다.(도 14(E) 및 도 15(E))

다음에, 공지의 이방성 에칭법에 의해 제2 도전성 피막(140)을 에칭한다. 그 결과, 돌출부의 측면에 콘트롤 게이트(143a∼143d)가 남겨지고, 또한, 선택 트랜지스터의 게이트(142a, 142b)가 형성된다. 다른 부분은 에칭된다.(도 14(F) 및 도 15(F))

다음에, 이온 주입법 또는 다른 공지의 도펀트 확산 기술로 불순물영역을 형성한다. 이 결과, 돌출부의 정상에 불순물영역(145a∼145c, 144a, 144b)이 형성되고, 트렌치의 바닥에 불순물영역(146a, 146b)이 형성된다.(도 14(G))

이어서, 공지의 방법으로 층간절연물(147)을 퇴적하고, 이 층간절연물에 불순물영역(144a, 144b)까지 연장하는 콘택트 홀(148a, 148b)을 형성하고, 비트선이나 접지선이 되는 상층 배선(149a, 149b)(이 실시예에서는 접지선)을 형성한다. 콘택트 홀이 만들어지는 위치가 도 13(D)에 나타내어져 있다. 이렇게 하여, 선택 트랜지스터 및 메모리 셀이 형성될 수 있다.(도 13(D), 도 14(H) 및 도 15(G))

상층 배선으로 이루어지는 비트선 또는 접지선을 배치하는 방법에 관해서는,2가지 방법이 고려된다. 그 첫째 방법은 도 17(A)에 나타낸 바와 같이, 상층 배선을 소자 분리용 산화물(139)과 평행하게 그 위에 배치하는 방법이다. 그의 회로도가 도 16(A)에 나타내어져 있다. 그러나, 이 방법에서는, 인접하는 다른 상층 배선과의 접촉 가능성이 있기 때문에, 다른 상층 배선과의 간격을 최소 디자인 룰 이하로는 할 수 없다. 따라서, 콘택트 홀을 완전히 덮으면서 콘택트를 형성하는 것이 어렵다.(도 16(A) 및 도 17(A))

이러한 문제를 해결하기 위해서는, 도 17(B)에 나타낸 바와 같이, 상층 배선을 비스듬히 배치하면 된다. 이 경우의 회로도가 도 16(B)에 나타내어져 있다. 또 다르게는, 상층 배선을 지그재그로 배치하여도 좋다. 이렇게 하면, 콘택트 홀을 완전히 덮도록 배선을 배치할 수 있다(도 16(B) 및 도 17(B)). 이렇게 하여, 불휘발성 메모리장치가 제작될 수 있다.

상기 실시예에서는, 접지선을 비트선과 평행하게 형성하는 것이지만, 기판에 형성된 불순물영역으로부터 접지선을 제작하는 것도 가능하다. 즉, 소자 분리용 산화물을 형성할 때, 도 18에 도시된 바와 같이, 플레이너형 MOS 트랜지스터를 형성하는 영역에, 도면의 위로부터 아래로 연장하는 불순물영역(144c)이 형성되도록 하면 된다.

도 18은, 도핑 완료 후의 소자에 있어서 게이트, 콘트롤 게이트 등을 제거한 상태를 나타내는 것이다. 불순물영역(144d)은 도 14(G)의 불순물영역(144b)에 대응하는 것이다. 이러한 구성에서는, 비트선과의 콘택트가 있다. 한편, 불순물영역(144c)은 각 메모리 블록에 대한 콘택트를 가지지 않는다. 도면의 위로부터 아래로 연장하는 불순물영역이 접지선으로 된다. 이것에 의해, 접지선의 저항이 증가하지만, 콘택트의 수를 절반으로 줄일 수 있다.(도 18)

본 발명에 따르면, 집적도가 높은 반도체장치를 제작할 수 있다. 본 발명은 특히 NAND형 불휘발성 메모리장치의 집적도를 높이는데 크게 기여한다. 그리하여, 본 발명은 공업적으로 유익한 발명이다

Claims

서로 인접하여 반도체 기판상에 형성된 제1, 제2 및 제3 돌출부;

이방성 에칭에 의해 상기 제1 및 제3 돌출부 각각의 양 측면에 형성되고, 서로 전기적으로 분리되어 있는 적어도 2개의 플로팅 게이트;

상기 플로팅 게이트를 덮도록 이방성 에칭에 의해 형성된 콘트롤 게이트;

상기 제1 및 제3 돌출부 사이에 배치된 상기 제2 돌출부의 양 측면에 이방성 에칭에 의해 형성된 제2 게이트;

상기 제1 내지 제3 돌출부, 상기 콘트롤 게이트 및 상기 제2 게이트 모두를 덮는 층간절연물; 및

상기 층간절연물 위에 형성되고, 상기 콘트롤 게이트 및 상기 제2 게이트와 교차하며, 상기 제1 및 제3 돌출부와는 접촉하지 않고 상기 제2 돌출부와는 접촉하여 있는 상층 배선을 포함하는 것을 특징으로 하는 반도체장치.
반도체 기판상에 형성된 제1 돌출부;

상기 제1 돌출부의 양 측면에 이방성 에칭에 의해 형성되고, 서로 전기적으로 분리되어 있는 플로팅 게이트;

상기 반도체 기판상에 형성되고, 양 측면에 플로팅 게이트를 가지고 있지 않은 제2 돌출부;

상기 제1 및 제2 돌출부의 측면에 이방성 에칭에 의해 형성된 콘트롤 게이트또는 제2 게이트;

상기 제1 및 제2 돌출부 위와 상기 콘트롤 게이트 또는 상기 제2 게이트 위체 형성된 층간절연물; 및

상기 층간절연물 위에 형성되고, 상기 콘트롤 게이트 또는 상기 제2 게이트와 교차하며, 상기 제1 돌출부와는 접촉하지 않고 상기 제2 돌출부와는 접촉하여 있는 상층 배선을 포함하는 것을 특징으로 하는 반도체장치.
반도체 기판상에 돌출부들을 형성하는 공정;

제1 도전성 피막을 형성하는 공정;

상기 돌출부들의 측면에 플로팅 게이트 또는 플로팅 게이트가 되는 도전성 피막 영역을 잔존시키도록, 상기 제1 도전성 피막에 대하여 이방성 에칭을 행하는 공정;

제2 도전성 피막을 형성하는 공정;

상기 제2 도전성 피막 위에 마스크를 선택적으로 형성하는 공정;

상기 돌출부들의 측면에 상기 플로팅 게이트를 덮는 콘트롤 게이트를 형성하는 동시에, 플레이너형 MOSFET의 게이트도 형성하도록, 상기 제2 도전성 피막에 대하여 이방성 에칭을 행하는 공정;

상기 반도체 기판에 한가지 도전형을 부여하는 불순물을 도입하는 공정; 및

제1 도전성 피막을 형성하는 상기 공정과 제2 도전성 피막을 형성하는 상기 공정 사이에서, 상기 반도체 기판과 상기 제1 도전성 피막 또는 그들중 어느 하나를 선택적으로 산화시켜, 소자 분리용 산화물을 형성하는 공정을 포함하고;

상기 플레이너형 MOSFET가 상기 돌출부들의 상면에 형성되는 것을 특징으로 하는 반도체장치 제작방법.
제 3 항에 있어서, 상기 돌출부들이 상기 반도체 기판에 일 방향으로 다수의 트렌치를 형성함으로써 형성되고, 상기 소자 분리용 산화물이 상기 트렌치에 수직으로 형성되는 것을 특징으로 하는 반도체장치 제작방법.
다수의 블록으로 이루어진 NAND형 불휘발성 메모리장치를 포함하는 반도체장치로서,

상기 블록들 각각이, 플로팅 게이트를 가지고 있고 서로 직렬로 접속된 다수의 메모리 셀과, 직렬로 접속된 상기 메모리 셀을 사이에 두고 접속된 적어도 2개의 선택 트랜지스터를 가지고 있고,

상기 메모리 셀들 각각이, 반도체 기판에 트렌치들을 형성하는 것에 의해 형성되는 돌출부들의 정상과 그 돌출부들 사이에 위치된 트렌치들의 바닥에 형성된 불순물영역들과, 이방성 에칭에 의해 상기 돌출부들의 측면에 형성된 플로팅 게이트 및 콘트롤 게이트를 포함하고,

상기 플로팅 게이트들이 소자 분리용 산화물에 의해 분리되어 있고,

상기 선택 트랜지스터가 상기 반도체 기판상의 상기 돌출부들에 형성되어 있고,

상기 선택 트랜지스터가 상기 콘트롤 게이트와 평행하게 배치된 게이트를 가지고 있고,

비트선 또는 접지선이 층간절연물상에 형성되고 상기 선택 트랜지스터의 상기 불순물영역들중 하나와의 콘택트를 가지는 것을 특징으로 하는 반도체장치.
제 6 항에 있어서, 상기 소자 분리용 산화물이 상기 돌출부에 직교하는 것을 특징으로 하는 반도체장치.