DE19929233C1 - Speicherzellenanordnung mit auf einer Grabenseitenwand angeordnetem Floating-Gate und Herstellungsverfahren - Google Patents

Abstract

In einem Halbleiterkörper (1) werden reihenweise seitlich zueinander versetzt elektrisch isolierende Bereiche (3) ausgebildet, zwischen denen Gräben geätzt werden. In den Gräben werden an den vom Halbleitermaterial gebildeten Anteilen der Seitenwände aus Polysilizium-Spacern bestehende Floating-Gates (5) hergestellt. Die Gräben werden mit dotiertem Polysilizium als Kontroll-Gates (6) aufgefüllt. Am Boden der Gräben befinden sich dotierte Source-/Drain-Bereiche (4). Auf der Oberseite verlaufen quer zu den Gräben Leiterbahnen (8) als Bitleitungen, die das Halbleitermaterial in Kontaktbereichen (17) kontaktieren.

Description

Die vorliegende Erfindung betrifft eine Speicherzellenanord­ nung für schnellen elektrisch schreib- und löschbaren Fest­ wertspeicher und ein Verfahren zu deren Herstellung.

Es existieren Speicheranordnungen mit planaren 2-Transistor­ zellen (zum Beispiel FLOTOX- oder Flash-EEPROM) mit Select- und Memory-Transistor oder mit planaren 1-Transistorzellen in Split-Gate- oder Stacked-Ausführung. Eine planare Zellanord­ nung hat den Nachteil, daß sie viel Fläche benötigt; die To­ pologie von Bauelementen, in denen der Speichertransistor vertikal angeordnet ist (WO 97/02599, WO 97/03469) mit zu den Zellenfeldgräben senkrecht angeordneten Kontroll-Gates, läßt sich in ¼ µm-Technologie nur sehr schwer strukturieren. Außer­ dem ist bei einer Vertikaltechnologie herkömmlicher Art der Anschlußwiderstand der Zellen abhängig von der Position im Zellenfeld, da die Anschlüsse in Diffusion ausgeführt werden müssen. Das hat Einschränkungen bezüglich der Zugriffszeiten zur Folge.

In der US 5,888,868 ist eine Speicherzellenanordnung an einer Oberseite eines Halbleiterkörpers beschrieben, bei der Gräben mit einem im Boden ausgebildeten dotierten Bereich und mit an den Seitenwänden ausgebildeten Kanälen vorhandenen sind, das Halbleitermaterial zwischen den Gräben in Richtung parallel zu den Gräben durch im Abstand zueinander aufeinanderfolgende elektrisch isolierende Bereiche unterbrochen ist, die Seiten­ wände der Gräben auf dem zwischen den elektrisch isolierenden Bereichen vorhandenen Halbleitermaterial jeweils mit durch Oxidschichten getrennten Floating-Gate-Elektroden und Kon­ troll-Gate-Elektroden bedeckt sind und Leiterbahnen zur elek­ trischen Adressierung der Speicherzellen aufgebracht sind.

In der US 5,567,635 ist eine Speicherzellenanordnung be­ schrieben, bei der in rechteckigen Aussparungen an einer Oberseite eines Halbleiterkörpers Transistorzellen ausgebil­ det sind, die jeweils am Boden der Aussparung einen Kanalbe­ reich aufweisen, der mit einem Floating-Gate und einem Kon­ troll-Gate versehen ist. Source- und Drain-Bereiche befinden sich an den Seitenwänden der Aussparungen. Die Aussparungen werden hergestellt, indem in den Halbleiterkörper Gräben ge­ ätzt werden, diese mit einem Isolator aufgefüllt werden und darin die rechteckigen Aussparungen ausgeätzt werden.

Aufgabe der vorliegenden Erfindung ist es, eine Speicherzel­ lenanordnung anzugeben, die für einen schnellen elektrisch schreib- und löschbaren Festwertspeicher in Vertikaltechnolo­ gie bei äußerst geringem Flächenverbrauch geeignet ist und die einen hohen Schutz gegen unerwünschtes Auslesen bietet. Außerdem soll ein zugehöriges Herstellungsverfahren, das mit­ tels herkömmlicher ¼ µm-Technologie durchführbar ist, angege­ ben werden.

Diese Aufgabe wird mit der Speicherzellenanordnung mit den Merkmalen des Anspruches 1 bzw. mit dem Verfahren mit den Merkmalen des Anspruchs 5 gelöst. Ausgestaltungen ergeben sich aus den jeweiligen abhängigen Ansprüchen.

Bei der erfindungsgemäßen Speicherzellenanordnung sind die Floating-Gates und die Kontroll-Gates vertikal angeordnet und in einem Halbleiterkörper aus vorzugsweise Silizium vergra­ ben. Durch die vertikale Anordnung kann eine Zellgröße von nur 3,5 F² erreicht werden, wobei durch die vergrabenen Floa­ ting-Gates gleichzeitig ein höherer Schutz gegen unerwünsch­ tes Auslesen, zum Beispiel durch ein Atomic Force Microscope mit entsprechendem Tastkopf, gewährleistet ist. Die erfin­ dungsgemäße Speicherzellenanordnung besitzt je einen Bitlei­ tungskontakt für jeweils nur zwei einzelne Speicherzellen in Common-Source-NOR-Anordnung und erlaubt bedeutend höhere Zu­ griffsgeschwindigkeiten. Die einzelnen Transistorzellen sind in parallel zueinander ausgerichteten Gräben angeordnet, de­ ren Seitenwände abwechselnd durch elektrisch isolierendes Ma­ terial und Halbleitermaterial eines Halbleiterkörpers gebil­ det sind. Gegenüber dem als Kanal der Transistoren fungieren­ den Halbleitermaterial sind ein Floating-Gate und ein Kon­ troll-Gate eines jeweiligen Transistors durch elektrisch iso­ lierendes Material, vorzugsweise Oxidschichten, isoliert. Am Boden der Gräben befinden sich die gemeinsamen Source-/Drain- Bereiche der Transistoren. An der Oberseite des mit den Floa­ ting-Gates versehenen Halbleitermateriales sind die durch Leiterbahnen gebildeten Bitleitungen kontaktiert. Außer der Fläche, die die einzelnen Transistorzellen beanspruchen, ist bei dieser Speicherzellenanordnung auch die Topologie im Sin­ ne einer dreidimensionalen Strukturierung durch die in Zel­ lenfeldgräben abgesenkten Gates gegenüber herkömmlichen An­ ordnungen erheblich reduziert.

Es folgt eine genauere Erläuterung der erfindungsgemäßen Speicherzellenanordnung sowie eines bevorzugten Herstellungs­ verfahrens einschließlich möglicher Abwandlungen anhand der in den beigefügten Fig. 1 bis 20 erläuterten Beispiele.

Fig. 1, 3, 7, 11, 14 und 17 zeigen eine erfindungsgemäße Speicherzellenanordnung nach verschiedenen Schritten eines bevorzugten Herstellungsverfahrens.

Fig. 2 zeigt den in Fig. 1 markierten Querschnitt.

Fig. 4 zeigt den in Fig. 3 markierten Querschnitt.

Fig. 5 und 6 zeigen den Querschnitt entsprechend Fig. 4 nach weiteren Schritten des Herstellungsverfahrens.

Fig. 8 zeigt den in Fig. 7 markierten Querschnitt.

Fig. 9 und 10 zeigen den Querschnitt entsprechend Fig. 8 nach weiteren Schritten des Herstellungsverfahrens.

Fig. 12 zeigt den in Fig. 11 markierten Querschnitt.

Fig. 13 zeigt den Querschnitt entsprechend Fig. 12 nach weiteren Schritten des Herstellungsverfahrens.

Fig. 15 und 16 zeigen die in Fig. 14 markierten Quer­ schnitte.

Fig. 18 zeigt den in Fig. 17 markierten Querschnitt.

Fig. 19 und 20 zeigen den Querschnitt entsprechend Fig. 18 nach alternativen weiteren Schritten des Herstel­ lungsverfahrens.

Die Struktur der erfindungsgemäßen Speicherzellenanordnung kann am besten anhand des Ausführungsbeispiels eines bevor­ zugten Herstellungsverfahrens erläutert werden. Die Erfindung geht aus von einem Halbleiterkörper, der vorzugsweise Silizi­ um ist. Vorzugsweise wird zunächst eine dünne Oxidschicht (typisch 15 nm) als Stopp-Oxid auf der Oberseite des Halblei­ terkörpers gebildet und sodann eine Wanne zur Einstellung der Schwellspannung der Zelltransistoren mittels Implantation in dem Halbleitermaterial hergestellt. Es wird dann eine Stopp­ schicht, die vorzugsweise Siliziumnitrid ist, in einer Dicke von typisch 150 nm abgeschieden. Aus der Oberseite des Halb­ leiterkörpers werden dann rechteckige Bereiche ausgeätzt, die längs parallel zueinander verlaufender Geraden im Abstand zu­ einander angeordnet sind, wobei die ausgeätzten Bereiche in jeweils zwei nebeneinander längs der Geraden angeordneten Reihen in Richtung dieser Geraden so gegeneinander versetzt sind, daß die Mittellinien der Bereiche Symmetrieachsen der Anordnung bilden. Die ausgeätzten Bereiche können typischer­ weise jeweils eine Fläche der Größe 5/3 F × 7/3 F einnehmen. Der Abstand benachbarter Reihen beträgt typisch zum Beispiel 1/3 F, während die längs der Geraden aufeinanderfolgenden Be­ reiche zum Beispiel im Abstand F zueinander angeordnet sind. Die benachbarten Reihen sind in diesem Beispiel um 4/3 F ge­ geneinander versetzt, wie das in Fig. 1 dargestellt ist. Dort ist die mit der Stoppschicht 11 versehene Oberseite des Halbleiterkörpers dargestellt, die durch die ausgeätzten Be­ reiche unterbrochen ist. Die ausgeätzten Bereiche werden mit elektrisch isolierendem Material, zum Beispiel mit Oxid, ge­ füllt, so daß elektrisch isolierende Bereiche 3 gebildet wer­ den.

Fig. 2 zeigt den in Fig. 1 eingezeichneten Querschnitt, in dem der Halbleiterkörper 1 mit der vorzugsweise mit einer dünnen Oxidschicht versehenen Oberseite 10 und der darauf aufgebrachten Stoppschicht 11 sowie die in den ausgeätzten Bereichen gebildeten elektrisch isolierenden Bereiche 3 ein­ gezeichnet sind. Die bearbeitete Oberfläche des Halbleiter­ körpers wird nach dem Füllen der ausgeätzten Bereiche plana­ risiert (zum Beispiel mittels CMP, Chemical Mechanical Poli­ shing), bis hin zu der Stoppschicht 11.

Es werden dann Gräben, in diesem Beispiel der Breite F, in dem Halbleiterkörper ausgeätzt, deren Anordnung zwischen den elektrisch isolierenden Bereichen 3 der in Fig. 3 darge­ stellten Aufsicht zu entnehmen ist. Diese Gräben besitzen je­ weils einen Boden 12 und Seitenwände 13. Durch das Ausätzen dieser Gräben entstehen dazwischen Stege, in denen jeweils Bereiche des Halbleitermaterials des Halbleiterkörpers 1 und das dielektrische Material der elektrisch isolierenden Berei­ che 3 (STI, Shallow Trench Isolation) aufeinanderfolgen. Die Gräben sind so angeordnet, daß zwischen zwei benachbarten Gräben jeweils dieselbe Struktur vorhanden ist, die aller­ dings in der bezeichneten Weise jeweils gegenüber den unmit­ telbar benachbarten in Längsrichtung der Gräben versetzt ist.

In Fig. 4 ist der in Fig. 3 eingezeichnete Querschnitt dar­ gestellt, in dem der Halbleiterkörper 1, die Gräben 2 mit Bo­ den 12 und Seitenwänden 13, die auf den Stegen verbliebenen Reste der Stoppschicht 11 sowie die elektrisch isolierenden Bereiche 3 eingezeichnet sind. Es werden dann vorzugsweise nach der Bildung eines Streuoxids in an sich bekannter Weise durch Abscheidung und Rückätzung Spacer 14 an den Seitenwän­ den 13 der Gräben 2 hergestellt (Fig. 5). Eventuell kann ei­ ne Pre-Amorphisierung zur Reduzierung von Channeling erfol­ gen. Mittels einer sehr flachen Implantation werden die in Fig. 6 eingezeichneten Source-/Drain-Bereiche 4 (als Common- Source-Gebiete) hergestellt, wozu vorzugsweise eine Dotier­ stoffart mit kleinem Diffusionskoeffizienten gewählt wird. Dann können die Spacer 14 sowie das Streuoxid entfernt wer­ den.

Zur Ausbildung der Floating-Gates wird an den Seitenwänden 13 der Gräben 2 ein Tunneloxid hergestellt, zum Beispiel aufge­ wachsen. Darauf werden erneut Spacer hergestellt. Für die Spacer der Floating-Gates 5 (Fig. 7, Fig. 8) wird elek­ trisch leitend dotiertes Halbleitermaterial verwendet. Es kann zu diesem Zweck zum Beispiel an den Seitenwänden 13 der Gräben 2 zunächst intrinsisch dotiertes Polysilizium abge­ schieden werden. Dieses Polysilizium wird dann elektrisch leitend in der gewünschten Dotierstoffkonzentration implan­ tiert. Fig. 9 zeigt, wie die in Fig. 7 dargestellte Ober­ seite mit einer Maske 15, vorzugsweise einer Fotolackmaske, versehen ist, um entsprechend der Richtung der eingezeichne­ ten Pfeile eine Implantation in die einseitig an den Seiten­ wänden der Gräben angeordneten Spacer einzubringen. Nach dem Entfernen der Maske 15 wird entsprechend Fig. 10 eine dazu seitlich versetzte weitere Maske 16, vorzugsweise ebenfalls aus Fotolack, aufgebracht, um entsprechend der in Fig. 10 eingezeichneten Pfeilrichtung die Spacer an den gegenüberlie­ genden Seitenwänden 13 mittels selektiver Implantation zu do­ tieren. Dieser Dotierstoff gelangt auch auf den Boden 12 der Gräben, so daß zumindest obere Schichtanteile 40 der Source- /Drain-Bereiche 4 (siehe Fig. 11, Fig. 12) eine geänderte Dotierstoffkonzentration erhalten. Die Dotierstoffkonzentra­ tionen bzw. Implantationsdosen sind jeweils so gewählt, daß die resultierenden Source-/Drain-Bereiche 4, 40 zur Ausbil­ dung der Transistoren geeignet sind.

Entsprechend der in Fig. 11 dargestellten Strukturierung werden die Spacer an den Seitenwänden 13 der Gräben, die für die Floating-Gates 5 vorgesehen sind, entsprechend der Anord­ nung der Transistoren strukturiert. Das geschieht zum Bei­ spiel mittels selektiver Ätzung, da das in den Bereichen der Floatings-Gates dotierte Halbleitermaterial eine andere Ätz­ rate aufweist als das undotierte Halbleitermaterial. Jeder Anteil des Halbleiterkörpers, der zwischen zwei benachbarten Gräben und zwischen zwei in Längsrichtung der Gräben benach­ barten elektrisch isolierten Bereichen 3 vorhanden ist, be­ sitzt auf den beiden Seiten, die einen Anteil der Grabenwände bilden, einen Spacer aus dotiertem Halbleitermaterial, der jeweils durch ein dünnes Tunneloxid gegenüber dem Halbleiter­ material des Halbleiterkörpers elektrisch isoliert ist. Auf diese Weise ist eine Vielzahl von Floating-Gate-Elektroden ausgebildet.

Auf die Floating-Gates wird eine weitere dielektrische Schicht, vorzugsweise ein Oxid, aufgebracht. Die Gräben wer­ den dann entsprechend Fig. 13 mit elektrisch leitfähigem Halbleitermaterial, vorzugsweise mit dotiertem Polysilizium, zur Ausbildung der Kontroll-Gates 6 gefüllt. Das eingebrachte Material wird zum Beispiel mittels Rückätzens oder CMP plana­ risiert. An der Oberseite werden Aussparungen in das einge­ brachte Material geätzt (recess etching). Diese Aussparungen werden mit einem elektrisch isolierenden Material, vorzugs­ weise ebenfalls einem Oxid, gefüllt, um Deckisolationen 7 der Kontroll-Gates 6 zu bilden. Das Material dieser Deckisolatio­ nen 7 wird ebenfalls planarisiert, zum Beispiel mittels Rückätzens oder CMP. Dann wird das restliche Material der Stoppschicht 11 zum Beispiel mittels Ätzens entfernt. Bei Be­ darf kann in das auf diese Weise freigelegte Halbleitermate­ rial des Halbleiterkörpers 1 eine Implantation eingebracht werden, um Kontaktbereiche 17 (Fig. 15) für den Anschluß der Leiterbahnen der Bitleitungen auszubilden. Die zu Anfang ab­ geschiedene dünne Oxidschicht auf dem Halbleiterkörper wird ebenfalls entfernt.

Es können dann Leiterbahnen zur Herstellung von Bitleitungen (ein erstes Set von Bitleitungen) aufgebracht und struktu­ riert werden. Dafür ist insbesondere elektrisch leitend do­ tiertes Polysilizium geeignet, auf das zusätzlich ein Sili­ zid, zum Beispiel WSi_x, und außerdem eine Siliziumnitrid- Deckschicht abgeschieden werden können. Man erhält so eine dreilagige Schichtstruktur auf der Oberseite des Halbleiter­ körpers, die zu parallel zueinander verlaufenden Leiterbahnen 8 (Fig. 14) strukturiert werden.

Fig. 15 zeigt den in Fig. 14 eingezeichneten Querschnitt, in dem die Kontaktbereiche 17 und die auf der Oberseite auf­ gebrachten Leiterbahnen 8 eingezeichnet sind.

Fig. 16 zeigt den senkrecht dazu verlaufenden und ebenfalls in Fig. 14 gekennzeichneten Querschnitt, in dem die Leiter­ bahnen 8 jeweils über elektrisch isolierende Bereiche 3 ver­ laufen. Die eingebrachten Dotierungen werden anschließend ausgeheilt. Falls auf die Herstellung der Kontaktbereiche 17 verzichtet wurde, werden die Leiterbahnen vorzugsweise aus elektrisch leitend dotiertem Polysilizium hergestellt, so daß der Dotierstoff bei der Ausheilung aus den Leiterbahnen in das Halbleitermaterial des Halbleiterkörpers 1 ausgetrieben wird, um auf diese Weise einen guten Kontakt zwischen dem Halbleitermaterial des Halbleiterkörpers 1 und dem darauf aufgebrachten Polysilizium zu gewährleisten.

Wie in Fig. 17 in Aufsicht und in Fig. 18 in dem in Fig. 17 bezeichneten Querschnitt dargestellt ist, werden die Lei­ terbahnen mit Leiterbahn-Spacern 18, zum Beispiel einer Ni­ tridschicht, bedeckt. Im Rahmen des gesamten Herstellungspro­ zesses des Speichers kann jetzt eine dünne Nitridschicht (Ni­ trid-Liner) abgeschieden werden, um das Zellenfeld gegen Oxi­ dation zu schützen, und dann das Zellenfeld mit einer dünnen Oxidschicht abgedeckt werden. Als weiterer Schritt kann das Material der Stoppschicht 11 in den Peripheriegebieten des Speichers entfernt werden, Nitrid zum Beispiel mittels heißer Phosphorsäure, und das Oxid im Zellenfeld sowie das anfäng­ lich aufgebrachte Stopp-Oxid in der Peripherie entfernt wer­ den (zum Beispiel durch einen HF-Dip). Anschließend können die Nieder- und Hochvolt-Oxide und -Gates sowie die dazugehö­ rigen Anschlußdotierungen in der Peripherie erzeugt werden.

Die Speicherzellenanordnung selbst wird dann durch weitere Bitleitungen (ein zweites Set von Bitleitungen) ergänzt, die für die restlichen Anschlüsse der Transistoren vorgesehen sind. Dazu sind zwei alternative Ausführungsbeispiele beson­ ders geeignet. Es ist zum einen möglich, die Oberseite der Struktur mit einem Dielektrikum, wie zum Beispiel BPSG (Bor­ phosphorsilikatglas) zu bedecken, das anschließend planari­ siert wird. In den Bereichen zwischen den bereits hergestell­ ten Leiterbahnen 8 und auch diese Leiterbahnen, die mit den Leiterbahn-Spacern 18 bedeckt sind, teilweise überlappend werden grabenartige Kontaktlöcher in dieses Dielektrikum 20 geätzt (siehe Fig. 19). Die Kontaktlöcher werden dann mit Bitleitungskontakten 19 aus elektrisch leitendem Material (zum Beispiel mit dotiertem Polysilizium) gefüllt, wobei ge­ gebenenfalls überschüssiges Füllmaterial durch Rückätzen und/oder CMP (Chemical Mechanical Polishing) wieder entfernt wird. Die Kontaktlöcher sind bis auf das Halbleitermaterial des Halbleiterkörpers 1 herab ausgesetzt worden, so daß über die Bitleitungskontakte 19 ein elektrischer Anschluß dieses Halbleitermateriales möglich ist. Auf den Bitleitungskontak­ ten 19 werden dann die als weitere Bitleitungen vorgesehenen weiteren Leiterbahnen 9 aufgebracht und strukturiert. Diese weiteren Leiterbahnen 9 können zum Beispiel Bestandteil einer ersten Metallisierungsebene sein. Je nach Bedarf können dann weitere, durch Zwischenoxid voneinander getrennte Verdrah­ tungsebenen hergestellt werden.

Bei der in Fig. 20 im Querschnitt dargestellten Alternative werden die Zwischenräume zwischen den mit Leiterbahn-Spacern 18 versehenen Leiterbahnen 8 nach Entfernung eines auf der Oberfläche des Halbleitermateriales vorhandenen Oxids mit ei­ nem elektrisch leitenden Material, vorzugsweise mit dotiertem Polysilizium aufgefüllt. Diese Schicht wird nach Bedarf rück­ geätzt, so daß die Oberfläche planarisiert wird. Der Rest des eingebrachten Materials bildet den zweiten Satz von Bitlei­ tungen, der durch die Leiterbahn-Spacer 18 von den zuerst hergestellten Bitleitungen elektrisch isoliert ist.

Zur Vervollständigung des Speichers können sich an sich be­ kannte Verfahrensschritte anschließen, zu denen gehört: Ab­ decken des Zellenfelds mit einer dünnen Siliziumnitridschicht als Diffusionsbarriere, Abdeckung des Zellenfelds mit einer dünnen Oxidschicht, Entfernen des Nitrids in der Peripherie, zum Beispiel durch heiße Phosphorsäure, Entfernung des Oxids auf den Wafern, zum Beispiel durch einen HF-Dip, Erzeugung der Hoch- und Niedervolt-Oxide und -Gates in der Peripherie, Einbringen der LDD-(Lightly Doped Drain) und Source-/Drain- Implantationen inklusive der Erzeugung der notwendigen Spacer, Abscheidung eines Dielektrikums, Planarisierung des Dielektrikums und Aufbringen der dann notwendigen Verdrah­ tungs- und Isolationsebenen.

Durch die erfindungsgemäße senkrechte Anordnung der Floating- Gates und der Kontroll-Gates sowie deren Versenkung in den geätzten Gräben wird eine Speicherzellenanordnung auf klein­ stem Raum möglich, die gegen unerwünschtes Auslesen des In­ haltes weitgehend geschützt ist oder auf einfache Weise ge­ schützt werden kann. Die Speicherzellen werden bei der Zell­ grabenätzung durch STI-Gebiete selbstjustierend gegeneinander isoliert. Insbesondere durch Abscheiden von Polysilizium in die geätzten Gräben lassen sich auf einfache Weise die Floa­ ting-Gates und Kontroll-Gates herstellen. Die Speicherzellen­ anordnung erlaubt das Schreiben und Löschen im Fowler- Nordheim-Modus, so daß der programmierte Zustand niemals ei­ nem negativen Floating-Gate entspricht, was die Sicherheit zusätzlich erhöht. Durch den Anschluß nur zweier Zellen an einen Bitleitungskontakt wird die Zugriffsgeschwindigkeit ge­ genüber herkömmlichen Anordnungen bedeutend erhöht. Das ange­ gebene Herstellungsverfahren kann mit Standardschritten eines Prozesses in ¼ µm-Technologie ausgeführt werden.

Bezugszeichenliste

1

Halbleiterkörper

2

Graben

3

elektrisch isolierender Bereich

4

Source-/Drain-Bereich

5

Floating-Gate

6

Kontroll-Gate

7

Deckisolation

8

Leiterbahn

9

weitere Leiterbahn

10

Oberseite des Halbleiterkörpers

11

Stop-Schicht

12

Boden

13

Seitenwand

14

Spacer

15

Maske

16

weitere Maske

17

Kontaktbereich

18

Leiterbahn-Spacer

19

Bitleitungskontakte

20

Dielektrikum

40

weitere Dotierung

Claims (9)

1. Speicherzellenanordnung an einer Oberseite eines Halblei­ terkörpers (1),

• - in der parallel zueinander verlaufende Gräben (2) mit je einem Boden (12) und zwei Seitenwänden (13) vorhanden sind,
• - bei der an den Böden (12) der Gräben (2) dotierte Bereiche als Source-/Drain-Bereiche (4) ausgebildet sind,
• - bei der zwischen den Gräben (2) das Halbleitermaterial in Richtung parallel zu den Gräben durch im Abstand zueinan­ der aufeinanderfolgende elektrisch isolierende Bereiche (3) unterbrochen ist,
• - bei der die elektrisch isolierenden Bereiche (3) auf bei­ den Seiten eines Grabens in Richtung parallel zu dem Gra­ ben gegeneinander versetzt sind,
• - bei der die Seitenwände (13) der Gräben in den Bereichen des zwischen den elektrisch isolierenden Bereichen (3) vorhandenen Halbleitermaterials jeweils mit einer als Tun­ neloxid vorgesehenen dielektrischen Schicht und mit einem als Floating-Gate (5) vorgesehenen Spacer aus elektrisch leitendem Halbleitermaterial bedeckt sind,
• - bei der die Gräben mit elektrisch leitendem Halbleiterma­ terial gefüllt sind, das als Kontroll-Gate vorgesehen ist, und
• - bei der auf der Oberseite des Halbleiterkörpers (1) Lei­ terbahnen (8, 9) vorhanden sind, die als Bitleitungen vor­ gesehen und so angeordnet sind, daß von jeder Leiterbahn Bereiche der Oberseite des Halbleiterkörpers, die zwischen aufeinanderfolgenden Paaren je zweier nebeneinander ver­ laufender Gräben zwischen jeweils zweien der elektrisch isolierenden Bereiche liegen, kontaktiert werden.

2. Speicherzellenanordnung nach Anspruch 1, bei der sämtliche als Bitleitungen vorgesehenen Leiterbahnen (8, 9) in derselben Ebene angeordnet sind.

3. Speicherzellenanordnung nach Anspruch 1, bei der die als Bitleitungen vorgesehenen Leiterbahnen (8, 9) aufeinanderfolgend abwechselnd in einer von zwei verschiede­ nen Ebenen angeordnet sind und bei der die Leiterbahnen (9), die in der von dem Halbleiter­ körper (1) weiter entfernten Ebene angeordnet sind, auf streifenförmigen elektrisch leitfähigen Bitleitungskontakten (19) aufgebracht sind, die von den Leiterbahnen (8) in der anderen Ebene durch dielektrische Leiterbahn-Spacer (18) elektrisch isoliert sind.

4. Speicherzellenanordnung nach einem der Ansprüche 1 bis 3, bei der die Kontroll-Gates (6) mit einer darauf aufgebrachten Deckisolation (7) aus dielektrischem Material gegen die Lei­ terbahnen (8, 9) elektrisch isoliert sind.

5. Verfahren zur Herstellung einer Speicherzellenanordnung, bei dem
in einem ersten Schritt an einer Oberseite eines Halbleiter­ körpers (1) rechteckige Bereiche, die in parallel zueinander verlaufenden Reihen im Abstand zueinander und dabei in zwei benachbarten Reihen gegeneinander versetzt angeordnet sind, ausgeätzt und mit elektrisch isolierendem Material gefüllt werden,
in einem zweiten Schritt zwischen den Reihen der rechteckigen Bereiche und parallel dazu Gräben (2) mit je einem Boden (12) und zwei Seitenwänden (13) hergestellt werden,
in einem dritten Schritt an dem Boden (12) jedes Grabens (2) ein als Source-/Drain-Bereich (4) vorgesehener Bereich elek­ trisch leitend dotiert wird,
in einem vierten Schritt an den Seitenwänden (13) der Gräben (2) je eine als Tunneloxid vorgesehene dünne Schicht aus di­ elektrischem Material und darauf eine elektrisch leitende Schicht aus Halbleitermaterial hergestellt werden,
in einem fünften Schritt die Schicht aus Halbleitermaterial zwischen Bereichen, die für ein Floating-Gate vorgesehen sind, entfernt wird,
in einem sechsten Schritt auf die Reste der Schicht aus Halb­ leitermaterial eine Schicht aus dielektrischem Material auf­ gebracht wird und die Gräben mit elektrisch leitendem Halb­ leitermaterial gefüllt werden,
in einem siebenten Schritt die Oberseite des in die Gräben gefüllten Halbleitermaterials rückgeätzt wird und diese Ober­ seite mit einer Schicht aus dielektrischem Material bedeckt wird,
in einem achten Schritt quer zu den Gräben (2) verlaufende Leiterbahnen (8) hergestellt werden, die als Bitleitungen vorgesehen sind und Bereiche der Oberseite des Halbleiterkör­ pers zwischen aufeinanderfolgenden Paaren je zweier nebenein­ ander verlaufender Gräben, die im zweiten Schritt hergestellt wurden, und zwischen jeweils zweien der elektrisch isolieren­ den Bereiche (3), die im ersten Schritt hergestellt wurden, kontaktieren.

6. Verfahren nach Anspruch 5, bei dem in dem vierten Schritt die Schicht aus Halbleiterma­ terial als Schicht aus Polysilizium aufgebracht und anschlie­ ßend unter Verwendung von Masken mittels zweier unter schrä­ gem Einfallswinkel erfolgender Implantationen elektrisch lei­ tend dotiert wird.

7. Verfahren nach Anspruch 5 oder 6, bei dem in dem sechsten Schritt die Gräben mit dotiertem Po­ lysilizium als Kontroll-Gate gefüllt werden.

8. Verfahren nach einem der Ansprüche 5 bis 7, bei dem anschließend an den achten Schritt weitere Leiterbah­ nen als Bitleitungen hergestellt werden, indem die in dem achten Schritt hergestellten Leiterbahnen durch Aufbringen von Leiterbahn-Spacern (18) elektrisch isolierend abgedeckt werden und elektrisch leitfähiges Halbleitermaterial in die Zwischenräume zwischen diesen Spacern eingebracht wird.

9. Verfahren nach einem der Ansprüche 5 bis 7,
bei dem anschließend an den achten Schritt weitere Leiterbah­ nen als Bitleitungen hergestellt werden, indem die in dem achten Schritt hergestellten Leiterbahnen durch Aufbringen von Leiterbahn-Spacern (18) elektrisch isolierend abgedeckt werden,
auf die Oberseite ein Dielektrikum (20) aufgebracht und planarisiert wird,
in diesem Dielektrikum (20) in den Bereichen zwischen den Leiterbahn-Spacern (18) und diese teilweise überlappend Kon­ taktlöcher bis herab auf das Halbleitermaterial des Halblei­ terkörpers hergestellt werden,
diese Kontaktlöcher mit elektrisch leitendem Material als Bitleitungskontakte (19) gefüllt werden und
auf diese Bitleitungskontakte (19) weitere Leiterbahnen (9) aus elektrisch leitendem Material aufgebracht und struktu­ riert werden.