JP3315429B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複写機、ファクシミリ装
置、プリンター、ビデオカメラ、等のＯＡ機器、家庭電
化製品はもちろんのこと、自動車、発電所、宇宙衛星な
どありとあらゆる技術分野の電子回路に用いられる半導
体装置、及びその製造方法に関する。

【０００２】特に、本発明は必要な情報信号を記憶する
半導体メモリー装置に深く関連する。

【０００３】

【従来の技術】（従来技術Ａ）図４５には、一度だけ記
憶プログラムの可能な半導体メモリーの構成が示されて
いる。これは絶縁ゲート型電界効果トランジスタとして
ＭＯＳ型電界効果トランジスタ（以下「ＭＯＳＦＥＴ」
という）と絶縁膜とを有するメモリセルから構成されて
いる。

【０００４】このようなメモリーは、例えば“Ａ Ｎｅ
ｗ Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｅｌｌ Ｕｔｉｌｉ
ｚｉｎｇ Ｉｎｓｕｌａｔｏｒ Ｂｒｅａｋｄｏｗ
ｎ”，ＩＥＤＭ’８５，ｐｐ６３９−６４２に記載され
ている。

【０００５】又、別のタイプの半導体メモリーとしては
図４６に示すものがある。

【０００６】図４６は、その断面図であり、１２０はｎ
型基板、１２１はｐ⁺ ドレイン、１２２はｐ⁺ ソース、
１２３はフローティングゲート、１２４は絶縁層、１２
５はドレイン配線、１２６はソース配線である。この１
２３のフローティングゲートは、たとえば多結晶シリコ
ンをシリコン酸化膜の中に埋め込まれて作製される。 （従来技術Ｅ）また、ＵＬＳＩ用のトランジスタは、微
細化プロセス技術の進歩により、サブミクロンサイズの
ゲート長のものが開発されつつある。

【０００７】図１０１は、その代表的なＭＯＳ型電界効
果トランジスタ（以下ＭＯＳＦＥＴと称す）としてＬＤ
Ｄ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を
示す模式的断面図である。

【０００８】同図において、２０１はＰ型半導体基板、
２０２はフィールド酸化膜、２０３，２０４はそれぞれ
ソース，ドレイン領域のｎ⁺ 層、２０５はゲート絶縁
膜、２０６はゲート電極、２０７，２０８はそれぞれソ
ース，ドレインのゲート近傍の電界集中を緩和するため
に設けられたｎ^- 層、２０９はしきい値を所望の値にす
るためにイオン注入により設けられたチャネルドープ層
であり、２１０はｐ⁺ 層である。

【０００９】しかしながら、上記構造のトランジスタに
は以下に示すような問題点があった。

【００１０】まず第１に、ｎ^- 層２０７，２０８により
ドレイン電流Ｉ_D 及び相互コンダクタンス（ｇｍ）が小
さいこと、第２にキャリアの移動度が低下すること、第
３に、ゲート幅Ｗはゲート長Ｌと同様のスケーリングで
は微細化できないことである。

【００１１】これらの問題点について以下詳細に説明す
る。

【００１２】図１０２は、Ｋ．Ｙａｎｏ，Ｍ．Ａｏｋ
ｉ，ａｎｄ Ｔ．ＭａｓａｈａｒａＥｘｔｅｎｄｅｄ
Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １８ｔｈ（１９８
６Ｉｎｔｅｒｎａｔｉｏｎａｌ）Ｃｏｎｆｅｒｅｎｃｅ
ｏｎ ＳｏｌｉｄＳｔａｔｅ Ｄｅｖｉｃｅｓ ａｎ
ｄ Ｍａｔｅｒｉａｌｓ（１９８６）ＰＰ８５−８８等
で知られている、チャネル長とドレイン電流との関係の
一例を示すグラフである。ここではドレイン電圧Ｖ_D
０．１Ｖと５Ｖ、温度７７Ｋと３００Ｋの場合を比較し
ている。

【００１３】図１０２よりｎ^- 層２０７，２０８による
寄生ドレイン抵抗が原因の１つとなり、チャネル長の減
少とドレイン電流の増大とが破線ＸＡの様に比例せず、
実線ＸＢの様になってしまうことがわかる。ＸＣは実測
値である。このように、大きなドレイン電流が得られな
いため相互コンダクタンス特性（ｇｍ特性）が低下して
しまうのである。

【００１４】次に、代表的なＭＯＳＦＥＴのスケーリン
グ則を表１に示す。

【００１５】

【表１】 表１からわかるように、チャネル長Ｌの微細化にともな
うソースドレイン間のパンチスルー電流を防止するため
には、チャネルとなる領域の不純物濃度Ｎａを高くすれ
ばよい。しかしながらチャネルが高不純物濃度になる
と、不純物散乱によりキャリアの移動度が低下し、ｇｍ
特性が悪くなってしまう。そこでこれとは別に、パンチ
スルー電流を防止するために、ｐ⁺ 層２１０をゲート絶
縁膜２０５層に近づけるという方法も考えられるが、こ
れでもキャリア移動方向に対して垂直の方向の電界強度
が増大し、図１０３に示すような相関関係をもってキャ
リア移動度が低下する（ここで図１０３はＡ．Ｇ．Ｓａ
ｂｎｉｓ ｅｔａｌ ＩＥＤＭ７９ ＰＰ１８−２１等
で知られている垂直方向の電界強度（横軸）と移動度
（縦軸）との関係を示すものである。ＸＤは電源電圧
０．０Ｖ、ＸＥは−５．０Ｖ、ＸＦは−２０．０Ｖのと
きの実測値である。）。

【００１６】即ち、ゲート長Ｌ＝０．５〜０．８μｍの
範囲までのＭＯＳＦＥＴは、表１のスケーリング則に従
ってある程度の特性向上が可能であるが、この範囲より
小さくなると、ドレイン電流Ｉ_D ，ｇｍ特性等が顕著に
劣化し始める。加えて、微細化を進めると配線部分のし
める割合がさらに増大してくるため、より高いｇｍ特性
のトランジスタが要求される。しかし、この要求を満足
させるためには、ゲート幅Ｗを長くとることしか、現状
では方法はなく、これでは本来の微細化という目的が達
成できない。

【００１７】以上説明した問題点は、ＬＤＤ型ＭＯＳＦ
ＥＴの改良型といわれるＧＯＬＤ型（Ｇａｔｅ Ｏｖｅ
ｒｌａｐ Ｌｉｇｈｔｌｙ ｄｏｐｅｄ Ｄｒａｉｎ）
ＭＯＳＦＥＴといえども、本質的に同様である。

【００１８】そこで、上述した構成のＭＯＳＦＥＴの問
題点を改善するために、Ｈ．ｔａｄａｔｏ，Ｋ．ｓｕｎ
ｏｕｓｈｉ，Ｎ．Ｏｋａｂｅ，Ａ．Ｎｉｔａｙａｍａ，
Ｋ．Ｈｉｅｄａ，Ｆ．Ｈｏｒｉｇｕｃｈｉ，ａｎｄ
Ｆ．Ｍａｓｕｏｋａ ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉ
ｎｇ）（１９８８）ＰＰ２２２−２２５に提案されてい
るような４つのゲート電極を対向させた構造のＳｕｒｒ
ｏｕｎｄｉｎｇ Ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ（Ｓ
ＧＴ）がある。この構造を図６６、図６７に示す。図６
６は斜視図、図６７は図６６のＡ−Ａ′断面図である。

【００１９】図６６、図６７において、２１５は基板、
２１６はｐウエル層、２１７はソース領域、２１８はゲ
ート電極、２１９はゲート絶縁膜、２２０はドレイン領
域、２２１はドレインの引き出し電極である。これらの
構造では、ゲート電極２１８がチャネル領域を囲んで設
けられることで電界集中が緩和され、ホットキャリア等
による悪影響が減少し、ゲートによるチャネル部の電位
制御が容易となるなどの利点がある。

【００２０】図１０４は、ＳＧＴを利用したＣＭＯＳイ
ンバータ回路の平面図（ａ）と回路図（ｂ）とであり、
平面図（ａ）のＡ−Ａ′、及びＣ−Ｃ′断面図が図１０
５，図１０６である。ここでＶ_inとＰＭＯＳＦＥＴ，Ｎ
ＭＯＳＦＥＴのコンタクト部が２３０，２３１で示され
ている。

【００２１】

【発明が解決しようとしている課題】（課題Ａ）従来例
に前述したトランジスタにおいて、ソース−ドレイン間
は、通常状態では、非導通である。このトランジスタの
ソース−ドレイン間に負の高電圧を印加し、ドレイン側
のｐｎ接合をアバランシェブレークダウンさせ、このと
き発生する高エネルギー電子をフローティングゲートに
注入し、ソース・ドレイン間を導通状態とすることによ
り書き込みが行われる。この素子をメモリとして用いる
場合にはフローティングゲートに電荷を注入するかしな
いかを情報の１と０に対応させる。

【００２２】しかしながら、このタイプのメモリは、フ
ローティングに蓄積した電荷がわずかにリークするた
め、永久的情報の保持はできないばかりか、読出し特性
が経時変化を生じるという問題点を有していた。

【００２３】しかも、上述したＭＯＳＦＥＴは微細化に
適してはおらず、相互コンダクタンスが小さいという特
性（ｇｍ特性）に問題がある。

【００２４】しかも微細化の為にゲート長が０．５μｍ
以下になるとスケーリング側に基づく上記ＭＯＳＦＥＴ
の改善は望めない。

【００２５】又、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）としては、アドレス用トランジスタとして
サラウンディングゲートトランジスタ（ＳＧＴ）を用
い、その基板側主電極領域にトレンチキャパシタを形成
した縦長のメモリセルが提案されている。

【００２６】本発明者等の知見によれば、このようなＤ
ＲＡＭには次のような問題点を有していることが判明し
た。１６メガビット以上の高集積化やセルの微細化が進
むとキャパシタサイズが制限を受け容量が小さくなり大
きな信号電荷を蓄積できなくなる。これに対して配線の
ほうは微細化に伴い寄生容量が増大する。すると蓄積信
号を容量分割により読み出すにあたり、最終的に出力さ
れる信号が小さくなり、ＳＮ比も小さくなる。よって、
メモリーの誤動作が生じてしまう。

【００２７】又、縦長構造となるので製造プロセスが極
めて複雑で歩留りが上がらず、商業的な成功を収め難
い。

【００２８】即ち、ＳＧＴのような微細トランジスタは
現状の技術ではＤＲＡＭへの応用という当初の目的には
そぐわないものであることという結論に本発明者等は至
ったのである。

【００２９】（目的Ａ）本発明は、上述した技術的課題
に鑑みなされたものであり、微細加工に適した構成で、
低消費電力で高速動作可能な半導体記憶装置を提供する
ことを目的としている。

【００３０】

【００３１】

【００３２】

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】

【００４０】

【００４１】図８２は、従来のサラウンディングゲート
型ＭＯＳトランジスタの構造の一例を示す断面図であ
る。

【００４２】同図において、６５１はＮ型Ｓｉ基板、６
５２は柱状半導体層を形成するＰ^-層、６５３はＮＭＯ
ＳのドレインＮ⁺ 層、６５４はゲート電極、６５５はＮ
−ＭＯＳのソースＮ⁺ 層、６５６はゲート引き出し用の
Ａｌ電極、６５７はソース引き出し用のＡｌ電極、６５
８はドレイン引き出し用のＡｌ電極、６５９ａは柱状半
導体層周囲のゲート酸化膜、６５９ｂはゲート電極下の
ゲート酸化膜である。

【００４３】上記従来のサラウンディングゲート型ＭＯ
Ｓトランジスタ（以下ＳＧＴ−ＭＯＳ Ｔｒ）では、ゲ
ート電極直下の酸化膜６５９ｂは、ゲート電極横の酸化
膜（柱状半導体層の側面部）６５９ａと同じ厚さに形成
されており、ゲート電極直下の酸化膜６５９ｂの膜厚
が、２０〜１５０Å程度の時、ＭＯＳ Ｔｒにおけるゲ
ート・ソース容量が増大し、たとえばメモリーにおける
スイッチング特性が大きく劣化するという欠点があっ
た。

【００４４】

【００４５】

【００４６】

【００４７】

【００４８】

【００４９】

【００５０】

【００５１】（課題Ｅ）また、上記従来例の構造では、
微細化が進み柱状半導体層の幅が微細になってくると、
柱状半導体層の上部から配線を引き出す際のパターニン
グに大きな困難を伴い、微細化が律速されてしまうとい
う欠点がある。

【００５２】たとえば図１０７は、図１０４のコンタク
トホール部分の拡大図であるが、図１０７によると、柱
状半導体２１７上部から配線を引き出す際に開けるコン
タクトホール２３１が、その長辺を柱状半導体上部の長
辺と平行な方向に形成されている。

【００５３】従って、前記柱状半導体２１７上部の短辺
をａ、コンタクトホール２３１と柱状半導体２１７との
アライメントマージンをｘとするとコンタクトホール２
３１の幅はａ−２ｘ以下となる。

【００５４】そのため、コンタクトホールの位置合わせ
が非常に難しく、歩留まりが悪くなるという問題があっ
た。また、これはａがサブミクロンとなってきた時に
は、現状では不可能な程困難なプロセスとなってしまう
という問題があった。

【００５５】（課題Ｆ）また更に、上記従来例の構造で
はゲート電極から配線を引くプロセス、すなわちサラウ
ンディングゲートとゲート配線部分とを共に残すフォト
リソグラフィプロセスが非常に困難になる。これは特に
微細化が進むと顕著になるものであり、サラウンディン
グゲート型ＭＯＳＦＥＴの大きな欠点であった。

【００５６】（目的Ｆ）そこで、本発明は、サラウンデ
ィングゲート型ＭＯＳＦＥＴのゲート電極の取り出し等
の配線の容易な、柱状半導体層構造を有する半導体装置
を提供することを目的とするものである。更に、本発明
は、この様な半導体装置において回路特性に対し好まし
くない影響を与える寄生ＭＯＳＦＥＴ等の寄生を低減す
ることをも目的とするものである。

【００５７】

【課題を解決するための手段及び作用】（手段Ａ） 本発明の目的は、半導体基体の主面側に設けられた柱状
半導体領域と、該柱状半導体領域の側面にゲート絶縁膜
を介して設けられたゲート電極と、該柱状半導体領域の
上部及び下部に設けられた主電極領域と、を有する絶縁
ゲート型トランジスタと、該絶縁ゲート型トランジスタ
に接続されたメモリ要素を有し、該メモリ要素への所定
の電圧の印加によりメモリ要素を破壊して導通させるこ
とにより情報を記憶可能な半導体装置において、前記メ
モリ要素は、所定の電圧の印加により破壊されて導通す
る絶縁体又は半導体の膜を備え、且つ、前記柱状半導体
領域の上部に設けられた前記主電極領域上に形成されて
いることにより達成される。

【００５８】

【００５９】この実施態様によれば、メモリーセルのア
ドレス用トランジスタとして縦型ＦＥＴを採用し、更に
はその上にメモリ要素となる破壊可能な半導体接合を形
成する絶縁膜又は半導体層を積層し、電極を配置したＭ
ＩＳ型構造を採用することにより高集積化され、高速動
作可能な半導体メモリーを提供することができる。

【００６０】

【００６１】

【００６２】

【００６３】

【００６４】

【００６５】

【００６６】

【００６７】

【００６８】（手段Ｅ）また、本発明は、上述した課題
を解決するための手段として、以下の手段を有する。

【００６９】

【００７０】

【００７１】

【００７２】また、半導体基体の主面側に設けられた柱
状半導体領域と、該柱状半導体領域の側面にゲート絶縁
膜を介して設けられたゲート電極と、該柱状半導体領域
の上部及び下部に設けられた主電極領域と、を有する絶
縁ゲート型トランジスタを有する半導体装置において、
前記柱状半導体領域の上面が、長方形もしくは長方形に
準じる形状の被コンタクト面となっており、前記被コン
タクト面に接続するためのコンタクトホールが、その長
辺方向が前記被コンタクト部材の長辺方向に対して実質
的に直交するように、開口されていることを特徴とす
る。

【００７３】（作用Ｅ）本発明によれば、長方形もしく
は長方形に準じる被コンタクト部材に対して、長方形も
しくは長方形に準じるコンタクトホールをその長辺方向
が実質的に直交するように開口することにより、被コン
タクト部材の短辺が微細になっても、容易に確実なコン
タクトをとることが可能になる。

【００７４】（手段Ｆ） また、本発明によれば、以上の様な目的を達成するもの
として、半導体基体の主面側に設けられた柱状半導体領
域と、該柱状半導体領域の側面にゲート絶縁膜を介して
設けられたゲート電極と、該柱状半導体領域の上部及び
下部に設けられた主電極領域と、を有する絶縁ゲート型
トランジスタを有する半導体装置において、 前記柱状半
導体領域とは異なる位置に、絶縁ゲート型トランジスタ
が形成されない少なくとも１つの柱状のダミー領域を設
け、前記柱状半導体領域と前記ダミー領域との間隙に、
そこを満たすように前記ゲート電極の配線材料が充填さ
れていることを特徴とする半導体装置、が提供される。

【００７５】

【００７６】また、本発明においては、前記間隙が前記
配線材料の堆積膜厚の２倍以下である態様がある。

【００７７】更に、本発明によれば、以上の様な目的を
達成するものとして、半導体基体の主面側に設けられた
柱状半導体領域と、該柱状半導体領域の側面にゲート絶
縁膜を介して設けられたゲート電極と、該柱状半導体領
域の上部及び下部に設けられた主電極領域と、を有する
絶縁ゲート型トランジスタを有する半導体装置の製造方
法において、 前記柱状半導体領域とは異なる位置に、絶
縁ゲート型トランジスタが形成されない少なくとも１つ
の柱状のダミー領域を設け、堆積させる前記ゲート電極
の配線材料の膜厚が、前記柱状半導体領域と前記ダミー
領域との間隙の１／２以上となるように、堆積させ、そ
の後に、エッチバック法により前記配線材料のエッチン
グを行うことを特徴とする半導体装置の製造方法、が提
案される。

【００７８】

【００７９】［好適な実施態様の説明］まず、本発明の
基本となるトランジスタについて説明する。

【００８０】そして、本発明によるトランジスタのチャ
ネル領域では、ゲート電極の対向部分に挟まれたチャネ
ル領域の対向部分方向の幅（ｄ₃ ）と、チャネル領域の
半導体の不純物濃度とが以下のように決定される。つま
り、ゲート電圧がＯＦＦ時であっても対向部分の両側か
ら伸びる空乏層がつながり空乏化するように適宜選択さ
れる。具体的にはゲート電極の対向部分方向のチャネル
領域の幅をｄ₃ 、同方向に両側から伸びる空乏層の幅を
Ｗとしたときｄ₃ ≦Ｗという関係を満足するようにす
る。これは両対向電極間のチャネル領域が空乏層化して
いると、反転層が形成されるレベルまでゲート電圧を上
昇しても前記チャネル領域内部にかかる電界が緩和され
て素子の特性が向上する。

【００８１】また、好ましくはチャネル領域に接したド
ープ領域を設ける。これは、ソース及びドレイン領域の
導電型とは異なる導電型で且つチャネル領域より不純物
濃度の高い半導体領域であればよく、その不純物の種類
や導電型は限定されるものではない。具体的には、その
ドープ領域における不純物濃度を、トランジスタの駆動
の際にゲートにかかる駆動電圧によって該ドープ領域が
反転しないような濃度とされる。そして機能的には、ゲ
ート電極の対向部分に挟まれたチャネル領域からのキャ
リアを受容出来る構成であればよい。

【００８２】本発明のゲート電極として用いられる材料
としては、金属、多結晶シリコン、シリサイド、ポリサ
イド等があり、具体的にはＡｌ，Ｗ，Ｍｏ，Ｎｉ，Ｃ
ｏ，Ｒｈ，Ｐｔ，Ｐｄそのもの、或はこれ等のシリサイ
ド、ポリサイドであり、ＭＯＳＦＥＴの構造、駆動条件
等とその仕事関数を考慮して適宜選択される。

【００８３】またゲート電極、ドープ領域の形状は、チ
ャネル領域におけるドープ領域と対向する部分にはゲー
ト電極がない構造、又は、そこが同じドープ領域となっ
ているもの、或はドープ領域と対向する部分にもゲート
電極の一部が配置される構成である。更にはチャネル領
域の３つの面がゲート電極で囲まれ残りの部分がドープ
領域に接しているように、キャリア移動方向に対して垂
直な方向に切断した時のチャネル領域の断面形状が四角
形等の方形状となっていることが好ましい。その辺は正
確な直線でなく曲率を持った辺であってもよいし、その
時の各エッジ部分はゲート絶縁膜の被覆性を考慮して面
取りされているような形状であってもよい。

【００８４】

【実施例】（実施例１（Ａ））図１は実施例１（Ａ）に
よる半導体メモリーの１セル分を示す模式的断面図であ
る。

【００８５】半導体基板１は上部に柱状の半導体層を有
しており、その柱の周囲にはゲート絶縁膜５を介してゲ
ート電極２が設けられている。その柱の下部の横側には
ドレイン領域３が設けられ、柱の上部にはソース領域４
が設けられている。９はドレイン電極であり、ソース電
極６は絶縁膜７０を介してソース領域４に接続されＭＩ
Ｓキャパシタを形成している。柱状半導体層の大きさ
は、縦は必要なゲート長より長く上面及び底面の一辺は
サブミクロン（０．１μｍ）オーダーである。

【００８６】又、絶縁膜７０の面積は下のソース領域４
の面積とほぼ等しいか、若干小さくして絶縁膜８の段差
被覆性を良好にする。

【００８７】１０、１１は素子分離の為のチャネルスト
ッパ及びフィールド絶縁膜である。

【００８８】図２は図１に示したセルを上から見た模式
的上面図である。このように１セルは縦型のＭＯＳＦＥ
Ｔにキャパシタを積層した構成となっている。

【００８９】基板１としてＰ型の半導体を用いる場合に
はソース・ドレイン領域に夫々Ｎ型半導体を用いればよ
く、その逆であってもよい。

【００９０】電極２、６、９としてはポリシコン、Ａ
ｌ，Ｍｏ，Ｗの単層或いは複数層が用いられる。

【００９１】絶縁膜７０としては所望の容量が得られる
誘電体であればよいが、具体的には酸化シリコン、窒化
シリコン、酸化アルミニウム、酸化タンタルの単層乃至
複層が用いられる。この膜は３乃至５Ｖの電圧において
破壊され得るもので且つ１乃至３Ｖの電圧において非破
壊であるように所望の厚み、構成、材料が選択される。

【００９２】（実施例２（Ａ））図３は実施例２（Ａ）
によるメモリーセルを示している。

【００９３】図１と異なる点はドレイン領域３が柱の下
部全面に設けられチャネル領域が挟まれた構成になって
いる。この構成によれば、ＳＧＴの実効チャネル長４０
０２の制御性が向上し、耐圧劣化も少なくなる。更に
は、柱の下部における発生−再結合電流を皆無にするこ
とができる。

【００９４】（実施例３（Ａ））図４は実施例３（Ａ）
によるメモリーセルを示している。

【００９５】図１、図３と異なるのは、ドレイン領域の
一部３′が柱の一部に位置している点である。

【００９６】この構成では図３の構成による効果に加え
て、よりオフ特性の良いセルとなっている。

【００９７】なぜなら、チャネルと基板１とが１′の領
域を介して同電位に保持可能であるからである。

【００９８】（実施例４（Ａ））図５は実施例４（Ａ）
のメモリーセルを示している。

【００９９】図１の構成と異なる点は、絶縁膜７０と電
極６の間に別の材料からなる層を介在させたことにあ
る。この層２０は電極６の材料と絶縁膜によるＡｌスパ
イクや、Ｗ−Ｓｉ，Ｗ−ｏ等の還移領域の発生等による
電界集中を防止するものである。

【０１００】層２０としては絶縁膜７０及び電極６との
間で界面特性に優れ、ＳｉＯ₂ とエッチンググレートの
異なる材料が望ましく、具体的にはポリシリコン等が挙
げられる。

【０１０１】（実施例５（Ａ））図６は実施例５（Ａ）
のメモリーセルを示している。

【０１０２】図５の構成と異なるのはソース領域４を１
０¹⁹オーダー以下の好ましくは１０¹⁶乃至１０¹⁷オーダ
ーのＰ又はＮ型半導体領域とし、その上に絶縁膜５′の
開口を通じて、ソースと同じ導電型の層２１を設けその
上に絶縁膜７０を設けている。

【０１０３】この為に、膜７０はここでは、ＣＶＤ法や
スパッタリング法により形成される酸化シリコンや窒化
シリコンが用いられる。この膜は熱酸化法にて形成しな
くてもよい為にドーパントによる耐圧や絶縁性の低下と
いう問題がない。

【０１０４】（実施例６（Ａ））図７に示す実施例６
（Ａ）のメモリーセルは、図６に示す実施例の絶縁膜７
０上に更にポリシリコン層２０が設けられているもので
ある。

【０１０５】上述した実施例１（Ａ）乃至６（Ａ）によ
れば、数々の問題点を解決し、高性能かつ微細な半導体
メモリーを実現できる。

【０１０６】スイッチング素子にバイポーラトランジス
タではなくＭＯＳＦＥＴをもうけることにより、メモリ
ーセル当りの駆動電流が激減し、高集積化低消費電力化
が容易となる。

【０１０７】スイッチング素子にＳＧＴを用いることに
より、より微細化した素子の形成が可能となるため、よ
り大規模かつ、高性能の半導体メモリーが実現できる。

【０１０８】加えて実施例２（Ａ）、３（Ａ）によれ
ば、更にＳＧＴの下部のソース・ドレイン領域におい
て、高濃度のソースもしくはドレイン領域が柱状半導体
層の下部にまで広がっており、発生−再結合電流や電界
集中による信頼性の問題に対して有効である。

【０１０９】これはすなわち、基板のエッチング以前
に、基板表面よりの拡散により下部のドレイン領域３を
決定することができるため、従来のバルクエッチングに
よりチャネルの有効チャネル長（Ｌ）を決定するよりも
はるかにチャネルのＬの精度の向上が図られ、製造上の
ゆらぎをはるかに低く抑えることができ、かつ、さらに
微細なＭＯＳＦＥＴの作製を可能としている。

【０１１０】又、ドレイン−ゲート間に生ずる空乏層に
より発生する暗電流も、チャネル下部とドレイン端部の
点における欠陥に起因するものが大半を占めていたが、
本発明では、該点をドレイン領域でカバーしているた
め、電界の集中、耐圧の劣化、暗電流を抑圧することが
可能となっている。

【０１１１】さらに被覆性の良い金属ＣＶＤを用いて、
ゲート電極をマスクレスで形成することにより、電極取
り出し領域をセルフアライメントで形成することも可能
である。

【０１１２】以上、説明した微細に適した、かつ電流駆
動能力の高いトランジスタを有するメモリセルを用い
て、当該トランジスタのゲートをワード線とし、本トラ
ンジスタのソース領域上に層間絶縁膜を介して、ビット
線に接続した半導体メモリを構成する。これにより、エ
ラーレートの少ない、高密度、高速読出し書き込み特性
を有する１回永久書き込み可能な半導体メモリを実現で
きる。

【０１１３】（実施例７）図８は本発明による一実施例
を示し、３×３セルの半導体メモリーを示す回路図であ
る。これらのセルには上述した実施例１乃至６が適用で
きる。

【０１１４】１つのセルはアドレス用トランジスタ１０
４０とメモリ要素１０４１とを有している。もちろん１
０４１は絶縁膜の破壊前はキャパシタ、破壊後は短絡に
よりキャパシタとならない。

【０１１５】ここでトランジスタ１０４０、メモリ要素
１０４１の構成として前述した実施例１（Ａ）乃至６
（Ａ）の構成を選択して採用できる。

【０１１６】１００１、１００１′、１００１′′、１
００１′′′はＦＥＴの各ゲートに接続されたワード線
である。

【０１１７】１００２、１００２′、１００２′′は各
メモリ要素の一方に接続されたビット線である。

【０１１８】１００３、１００３′、１００３′′は電
源線である。

【０１１９】又、メモリの周辺回路として、ビット線の
電圧を基準電圧にセットするビット線電圧セット回路１
０４２、ワード線電圧セット回路１０４３、ビット線を
順次選択する信号を発生する選択信号発生回路１０４
４、ビット線選択スイッチ１０４５、１０４５′、１０
４５′′、ビット線読出しライン１０４８をリセットす
るスイッチ１０４６、アンプ１０４７を有する。

【０１２０】図９は図８にて示した半導体メモリーの模
式的上面図である。

【０１２１】１つのロー中の３つのメモリセルは互いに
ゲート電極２が同じ電極層で接続されワード線１００
１、１００１′、１００１′′を構成している。

【０１２２】同様に１つのカラム中の３つのメモリセル
は互いにメモリ要素の電極が同じ配線層で接続されビッ
ト線１００２、１００２′、１００２′′を構成してい
る。

【０１２３】図１０は図９におけるＡＡ′線による断面
図。

【０１２４】図１１は図９におけるＢＢ′線による断面
図である。

【０１２５】以下、上述した半導体メモリーの動作につ
いて説明する。

【０１２６】まず始めに、書き込み動作について説明す
る。この動作は次の４つの主動作を含む。

【０１２７】 （１）書き込み動作その１：（ビット線プリチャージ） ビット線を１０４２の電圧セット回路により、基準電圧
Ｖ_DDに設定する。これにより、電源ラインとビット線間
には、電位差がなくなり、ワート線にいかなる電圧が印
加されようがＦＥＴのソース、ドレイン間には、電位の
発生もしくは電流は流れず、上記１０４１に示す絶縁膜
は破壊されない。このビット線のプリチャージ電圧は、
電源電圧と同等でもよいが、同等でなくともよく、その
時は上記絶縁膜領域が破壊し、導通状態にならないよう
にする。Ｖ_DDの値としては、たとえば、１〜５Ｖ程度で
可能である。

【０１２８】（２）書き込み動作その２：（ワード線デ
ィスチャージ） 全ワード線の電圧を第１グランド電位Ｖ_GND1に固定す
る。たとえば、ＯＶとすれば良い。これは、書き込み動
作を行うワード線に隣接するワード線に、クロストーク
により信号の混入を防ぐために行う。

【０１２９】 （３）書き込み動作その３（書き込むワード線の選択） 今回の書き込みビットが、図８における左上のセルを原
点として、２行、２列目のセルの場合には、書き込みビ
ットのあるワード線は図８の１００１′となる。したが
って、このワード線の電位をＶ_G とする。ただし、この
時Ｖ_G は Ｖ_GND1＜Ｖ_G ＜Ｖ_GB…式（２） である。Ｖ_GBは、ゲート絶縁膜破壊電圧である。

【０１３０】 （４）書き込み動作その４（ビット線選択） 選択されたライン上に存在する書き込むセルに対応した
ビット線電位をグランド電位１に設定する。すると、選
択されているラインのＦＥＴはすべてオン状態になって
いるため、ビット線電位をグランド電位にすることによ
り絶縁膜に高電圧が印加され、絶縁膜が破壊され、導通
状態になる。この書き込み動作は、書き込み完了によ
り、ビット線とワード線間に電流が流れるため、ビット
線選択を順次やることが望ましいが、複数のビット線を
同時に書き込みことも可能である。

【０１３１】次に読出し動作について説明する。この動
作は次の４つの主動作を含む。

【０１３２】 （１）読出し動作その１（ビット線プリチャージ） 書き込み時と同様の動作により行う。これは、読出し動
作により、書き込まれていないビットに書き込まないた
めである。その時の電圧は電源電圧Ｖ_DDと同等レベルで
良い。

【０１３３】 （２）読出し動作その２（ワード線ディスチャージ） 全ワード線の電圧を第２グランド電位Ｖ_GND2に固定す
る。ただし、第２のグランド電位Ｖ_GND2と第１のグラン
ド電位Ｖ_GND1とは Ｖ_GND1＜Ｖ_GND2…式（３） との関係を有する。

【０１３４】 （３）読出し動作その３（読出すラインの選択） 読出しを行なうラインのワード線の電位を式（２）で定
められた範囲のＶ_G に固定する。これにより、上記ライ
ンのＦＥＴは、ＯＮ状態となる。

【０１３５】（４）読出し動作その４（ビット線読出し
ラインリセット） ビット線読出しライン１０４８を、スイッチ１０４６に
よりリセットする。そのリセット電位は、上記スイッチ
１０４６に接続されている電源により決定するが、その
電位をＶ_GND2とする。その後、１０４６のスイッチをＯ
ＦＦし、ビット線読出しラインをフローティング状態に
する。

【０１３６】 （５）読出し動作その５（ビット線の選択） ビット線順次選択信号発生回路１０４４により、選択ビ
ット選択スイッチのゲートを高いレベルとし、スイッチ
をＯＮ状態にし、ビット線読出しラインと接続する。
今、選択セルが書き込まれていない場合、ビット線の容
量をＣ_BIT、読出しラインの容量をＣ_OUT とすると、読
出しラインの電圧は、

【０１３７】

【外１】 に収束する。

【０１３８】一方、選択セルが書き込まれており、絶縁
膜導通状態になっている場合は、この読出しラインは、
トランジスタを介して電源Ｖ_DDと接続された状態にあ
る。したがって、読出しラインの電圧は、Ｖ_DDに収束す
る。この差により、書き込まれたセル（ビット）が書き
込まれていないかが判明する。この電圧は、アンプ１０
４７により検出する。以上の動作により、読出しを行な
うわけであるが、書き込み状態の場合、読出しラインの
電位がＶ_DDに収束する時間が読出しスピードを決定す
る。大容量メモリになればなる程、ビット線及びビット
線読出しラインの容量は増大する。したがって、この大
きな容量をいかにドライブできるかが、カギとなり、微
細でかつ高駆動能力をもつ本実施例で説明したＳＧＴ、
とりわけ改良ＳＧＴ構造が極めて、有効となる。

【０１３９】本実施例で、グランド電位を２種類設け、
動作を行ったのは、読出し動作時に、絶縁膜が破壊され
ないためである。つまり読出し動作時の絶縁膜の両端に
印加される電位差を書き込み時より小さく設定してい
る。

【０１４０】（製造方法の説明）次に図１２乃至図３１
を用いて上述した実施例７の半導体メモリーの製造方法
について説明する。

【０１４１】（製造方法１）まず、比抵抗０．１〜１Ω
・ｃｍのＮ形シリコン基板ＮＳＵＢに熱酸化を施し、そ
の表面に１０００〜１００００Å程度の熱酸化膜を形成
する。続いてＮＭＯＳを形成する為の個所上の酸化膜を
エッチングにより除去し再び熱酸化により酸化膜を１０
０〜５００Å程度形成する（Ｐウェル用パターニング工
程）。次に１０００〜１００００Åの酸化膜をマスクと
して、ＮＭＯＳを形成する領域にＢＦ⁺ ₂等のＰ形不純物
をイオン注入する。不純物濃度としては１Ｅ１３〜１４
ｃｍ^-2ｇａ好ましい。この後１０００〜１１００℃程度
での熱処理を施すことにより１．０〜１．５μｍ程度の
拡散深さをもつＰウェルＰＷＬを得ることができる。

【０１４２】次に酸化膜をＨＦ系の溶液で全面剥離し、
再び熱酸化膜５１を１００〜５００Å程度形成する。続
いて減圧化学気相堆積法（ＬＰ−ＣＶＤ）法を用いて、
Ｓｉ₃ Ｎ₄ 膜５２を５００〜２０００Å程度形成する。
次に素子部を形成するため、パターニングを行い、Ｓｉ
₃ Ｎ₄ 膜及びＳｉＯ₂ 膜をエッチングにより除去する
（活性領域用パターニング工程）。続いてレジスト膜を
剥離後、Ｓｉ₃ Ｎ₄膜５２をマスクとして、Ｓｉ基板の
エッチングを行う。エッチングガス、圧力等により、Ｓ
ｉ基板の断面形状は変化をする。しかし、一般的に形状
を垂直にするためには、低圧が有効であるが、選択比等
とのトレードオフの関係にある。エッチングガスとして
は、Ｃｌ₂ 系のガスを用い、１Ｐａ程度の圧力条件の下
でエッチングすることにより矩形の溝を形成することが
できる。

【０１４３】以上の工程により形成された基板の状態を
図１２、１３、１４に示す。続いて、ＮＨ₃ ＯＨ系の溶
液でウェハ洗浄した後３００Å以下の熱酸化膜を形成
し、再びこの酸化膜をＨＦ系の溶液で剥離する。続い
て、５０〜３００Åの熱酸化膜５３を再び形成した後、
５００Å以下のＳｉ₃ Ｎ₄ 膜５４をＬＰ−ＣＶＤを用い
て形成する。このＳｉ₃ Ｎ₄ 膜５４をエッチバックする
ことにより溝部のみのＳｉ₃ Ｎ₄ 膜が除去される。但し
Ｓ／Ｄコンタクト部用にＳｉ₃ Ｎ₄ 膜が有り、エッチバ
ックは平行平板タイプのエッチング装置を用い、１．８
Ｐａの圧力条件の下でＣＦ₄ 系のガスを用いて行うこと
が好ましい。続いて、レジストパターンを用いて、ＣＦ
⁺ ₂系のＰ形の高不純物濃度領域（素子分離領域）５５を
形成する。不純物濃度としては、１Ｅ１４〜１Ｅ１５ｃ
ｍ^-2程度が好ましい。続いて熱酸化膜を溝部のみに形成
する。

【０１４４】以上の工程までの基板の状態を図１５、１
６、１７に示す。

【０１４５】次に、ＨＦ系の溶液を用いて、軽くエッチ
ングした後、Ｈ₃ＰＯ₅ 系の溶液を用いてＳｉ₃ Ｎ₄ 膜
を剥離する。この後再びＳｉ₃ Ｎ₄ 膜の下部の酸化膜の
みをＨＦ系の溶液を用いてエッチングした後１００Å以
下のゲート酸化膜５６を形成する。さらに、多結晶シリ
コンをＬＰ−ＣＶＤを用いて堆積する。次いでこれをエ
ッチバックすることにより、側壁のみに多結晶シリコン
５７を残すことが可能になる。続いて、形成すべきＮＭ
ＯＳやＰＭＯＳに応じて、レジストパターニングを行う
ことにより、ＮＭＯＳにおいては、Ｎ型ポリシリコンゲ
ート電極５７をＰＭＯＳにおいては、Ｐ型ポリシリコン
ゲート電極５９を、ソース・ドレインＮＳＤ、ＰＳＤ形
成時に同時形成する。

【０１４６】続いて、これに選択ＣＶＤ法を用いて、各
ゲート電極５７、５９上にのみ低抵抗材料５８を形成す
る。

【０１４７】このゲート電極の形成方法は、本実施例の
重要な点でもあり、ゲート電極のパターニングなしにエ
ッチバック（全面エッチング）を施すことにより、低抵
抗であり、且つＮＭＯＳ、ＰＭＯＳ独立で、ゲート電極
の仕事関数が選べ、又セルフアライメントでゲート配線
が可能になる。以上を図１８、１９、２０に示す。

【０１４８】次ぎに、５００Å以下の熱酸化を形成した
後、ＴＥＯＳ等の被覆性の良いＣＶＤを行い層間絶縁膜
６０となる酸化シリコンを堆積する。

【０１４９】続いて、その酸化シリコンをエッチバック
することにより、柱状半導体層の上面、即ち上部のソー
ス・ドレイン領域を露出させる。次にメモリセルとなる
ＦＥＴのソースドレイン領域ＮＳＤ上にメモリ要素を構
成する為の記憶用絶縁膜６１を形成する。この絶縁膜６
１としては領域ＮＳＤの上部表面を酸化して形成される
酸化シリコンが挙げられる。他に酸化アルミニウム、酸
化タンタル、窒化シリコン等の絶縁膜でもよい。その材
料や層厚は用いられる動作電圧（破壊電圧）により破壊
できるように適宜選択する。そして、ＮＭＯＳ、ＰＭＯ
Ｓの上部ソース・ドレインのコンタクトホールを形成す
る。更にＮＭＯＳ、ＰＭＯＳのゲート電極用及び基板電
極取出用のコンタクトホールを形成し、導電体を堆積さ
せる。これを所定の配線形状にパターニングすることに
よりソース・ドレイン電極６３、ゲート電極６４、及び
ウェル電極６５を形成し、以上を図２１、２２、２３に
示す。

【０１５０】このようにしてＣＭＯＳ構成の半導体メモ
リーを作製できる。

【０１５１】（製造方法２）次に図２４乃至図３１を用
いて実施例２に示すメモリセル構造を有する半導体メモ
リーの製造方法について簡単に説明する。ここでは柱状
半導体層を形成するまでの工程について説明する。図１
８、１９、２０及び図２１、２２、３３に対応する工程
は前述の製造工程と同じである。

【０１５２】比抵抗０．１〜１Ω・ｃｍのＮ形単結晶シ
リコン基板ＮＳＵＢに熱酸化を施し１０００〜１０００
０Å程度の熱酸化膜を形成する。

【０１５３】続いてＮＭＯＳを形成する個所の酸化膜を
エッチングし、再び酸化膜を１００〜５００Å程度形成
する。（Ｐウェル用パターニング工程）次に１０００〜
１００００Åの酸化膜をマスクとしてＢＦ⁺ ₂等のＰ形不
純物をイオン注入し１０００〜１１００℃程度の熱処理
を施すことにより２．０〜３．０μｍ程度のＰウェルＰ
ＷＬを形成する。

【０１５４】次に熱酸化膜７１を１００〜５００Å程度
形成する。続いてＬＰ−ＣＶＤによるＳｉ₃ Ｎ₄ 膜７２
を５００〜２０００Å程度形成する。

【０１５５】以上の工程までを図２４、２５に示す。こ
こまでの工程は前述の製造方法の工程と同一であるが、
次の工程からが異なる。

【０１５６】電圧３００ＫｅＶ〜１ＭｅＶにてｐ⁺ をＮ
ＭＯＳを形成する領域にレジストマスクＲＭにて高エネ
ルギーイオン注入を行う。これにより飛程（Ｒ_P ）は１
乃至２μｍ程になり、本実施例におけるドレイン領域７
３がドーズ量１０¹⁴乃至１０¹⁵ｃｍ^-2のＮ⁺ 型半導体の
埋込層として形成される。その上部にはＮＭＯＳＳＧＴ
のチャネル部となる。Ｐ型領域が残ったままである。
（図２７）同様にＰＭＯＳＳＧＴを形成する為にはＢイ
オンを高エネルギーにて基板ＮＳＵＢに注入しｐ⁺ 型半
導体からなる埋込層７４を形成する。（図２６）次にＳ
ＧＴ部を形成するためパターンニングを行い、Ｓｉ₃ Ｎ
₄，ＳｉＯ₂ をエッチングにより除去する。（活性領域
用パターニング工程）続いてレジスト膜を剥離後、Ｓｉ
₃ Ｎ₄ 膜７２をマスクとしてＳｉ基板のエッチングを行
う。前述の例では、該エッチング深さがＳＧＴのゲート
長とほぼ等しくなるため、エッチング精度が要求される
工程であったが、本例においては、埋込層形成により、
ゲート長は決定されている。従って前記埋込み層の途中
でエッチングを止めればゲート長は均一性良好に形成で
きる。以上の工程を図２８、２９に示す。

【０１５７】続いて前述の例同様にゲート絶縁膜８０を
形成し、窒化シリコン膜８１をマスクに選択酸化法によ
り素子分離の為のチャネルストップ７５、７６及びフィ
ールド絶縁膜を形成する。以上の工程を図３０、３１に
示す。

【０１５８】以上、各実施例を挙げて本発明についてい
くつかの実施態様を説明したが、本発明はこれら実施例
に限定されることはなく、各要素技術の置換により各実
施例の組み合わせ等、種々の変形例を含む。このことは
以下に述べる各実施例についても同様である。

【０１５９】以下に説明する実施例は、微細に適した、
かつ電流駆動能力の高いトランジスタをメモリセルトラ
ンジスタとし、本トランジスタのゲートをワード線と
し、本トランジスタのソース領域上にｐｎ接合を介し
て、ビット線に接続したメモリを構成するものである。
これによりエラーレートの少ない、高密度、高速読出し
書き込み特性を有する１回永久書き込み可能なメモリを
実現できる。

【０１６０】本実施例のようなＰＮ接合破壊型のメモリ
ーは次のようにして情報を記憶する。

【０１６１】書き込みを行う場合にはワード線とビット
線とに破壊可能な信号を印加し、電極として用いられて
いるＡｌとＳｉとの共晶合金の形成等によってＰＮ接合
を破壊しショートさせる。

【０１６２】従来はその為のアドレス用トランジスタと
してバイポーラトランジスタを用いていたが、これで
は、メモリセル１個の駆動電流が大きい為に発熱等の問
題により大規模なメモリーを構成し難かった。本実施例
ではアドレス用トランジスタとしてＳＧＴを用い、該ト
ランジスタに半導体層からなるメモリ要素を積層するこ
とにより従来の問題点を改善するものである。

【０１６３】（実施例８（Ａ））図３２に本発明の実施
例８（Ａ）を記す。図３２において、１はＰ形もしくは
Ｎ形の半導体基板である。２はＭＯＳＦＥＴのゲート電
極であり、ｐｏｌｙ−ｓｉもしくはＡｌ、Ｍｏ、Ｗ等の
金属である。３、４はソース・ドレイン領域であるとこ
ろのＮもしくはＰの高濃度層である。５はゲート酸化膜
であり、６はソース側に接続されるツェナーダイオード
のアノード（７１）の取出し電極である。８は層間絶縁
膜であり、９はドレイン電極であり、Ａｌ、Ｗ、Ｍｏ等
の金属材料を用いている。１０は素子分離用拡散層であ
り、基板と同じ形でかつ高濃度の層である。図３３は図
３２を上より見た平面図である。

【０１６４】（実施例９（Ａ））図３４は、本発明の実
施例９（Ａ）である。これは、ＳＧＴにおけるＬの制御
性の向上、及び下部の耐圧の劣化の抑制を目的としたも
のであり、基板１をバルクエッチする以前にＰ／Ｎ⁺ ／
ＰもしくはＮ／ｐ⁺ ／Ｎの平板な層を形成するため、実
効チャネル４００２である上面のＰまたはＮの層の厚さ
を拡散により制御し、前記Ｎ⁺ もしくはｐ⁺ 層の中間で
バルクエッチをストップさせることで従来の、ＳＧＴに
おけるゲート材料のエッチング精度及びＳｉエッチング
の精度に起因するＬのばらつきを解消できる実施例であ
る。さらに図１１３における下部の４００１における空
乏層の欠陥等により生ずる発生−再結合電流を皆無にす
ることが可能となる構造である。

【０１６５】（実施例１０（Ａ））さらに、図３５にお
いて、前記４００１の部分をカバーするようにドレイン
拡散を行うことでも図３４と同様の効果が得られ、かつ
チャネルの電位を基板と同電位にすることが可能とな
り、よりＯＦＦ特性の良好な高性能のＳＧＴを実現する
ことにより、本発明をさらに高性能の素子にすることが
可能である。

【０１６６】図３６から図３８までは、メモリー要素の
構成を変えてツェナーダイオード７１、７２とした他の
実施例である。これは、高濃度のｐ⁺ ／Ｎ⁺ 接合のトン
ネリング電流を抑制するため、及びツェナーダイオード
の出力側のコンタクト界面を良好に形成するために必要
な技術である。

【０１６７】（実施例１１（Ａ））図３２の場合には、
ＳＧＴ上部のソース（ドレイン）領域（４）は、１０²⁰
ｃｍ^-3以上の不純物濃度となっているため、さらにその
上に拡散層（７１）を形成すると、ツェナーダイオード
のトンネリング電流の増大が生ずる。又、７１が非常に
シャローな拡散層になるため、６の材料をＡｌ等にする
とスパイク等の界面の不具合が生じ、歩留りの低下等を
招く恐れがある。そのため、図３６においては、６と７
１の間にｐｏｌｙ−ｓｉ、バリアメタル（ＴｉＮ）等を
用いた緩衝層２０を設け良好な界面特性を実現した。

【０１６８】（実施例１２（Ａ））又、図３７において
は、ツェナーダイオードのカソードを新たにＳＧＴのソ
ースとｐｏｌｙ−ｓｉ又はバリアメタル（２１）等によ
り分離して形成し、ｐ⁺ ／Ｎもしくは、Ｎ⁺ ／Ｐ接合を
形成する。それにより、前述のｐ⁺ ／Ｎ⁺ 接合において
生ずるトンネリング電流の発生を抑圧し、導通、非導通
のＳ／Ｎを向上させることが可能である。

【０１６９】（実施例１３（Ａ））図３８は、前述二つ
の不具合を解決するため、ツェナーダイオードの両端
（上下）を緩衝層２０、２１で挟んだものである。

【０１７０】ここで図３５において、図３２と共通する
部分の説明は省略してある。

【０１７１】図３９は、以上説明した各セルの実施例を
複数配置し、アレイ状に配列した際の平面図である。１
００１、１００１′、１００１′′は夫々のＭＯＳＦＥ
Ｔに接続されるワード線であり、１００２、１００
２′、１００２′′は夫々のＭＯＳＦＥＴよりツェナー
ダイオードを介して出力されるところのビット線であ
る。

【０１７２】図４０及び図４１は、図３９の夫々Ａ−
Ａ′、Ｂ−Ｂ′における断面図である。

【０１７３】図４２は、本半導体メモリーの周辺回路の
上面図及び断面図である。

【０１７４】３１１はソース・ドレイン電極、３１２は
活性領域、３１３はゲート電極取出部、３１４はウェル
電極取出部である。

【０１７５】このように周辺回路にもＳＧＴを用いる。

【０１７６】次に以上説明してきたメモリ要素として、
絶縁膜ではなく所定の導電型の半導体層を用い、ＰＮ接
合の破壊又は非破壊により１．０の記憶を用うメモリー
の製造方法について説明する。基本的な製造方法は、絶
縁膜タイプのものと同様であり、図１２乃至図３０をも
って前述したとおりである。よって絶縁膜メモリ要素製
造工程に代えて、半導体メモリ要素の製造工程のみを以
下に述べる方法にて行えば良い。

【０１７７】例えば、柱状の半導体層を形成し下層配線
及び層間絶縁膜を形成した後にエッチバックにより柱状
ＭＯＳＦＥＴの上面を露出させる。絶縁層メモリ要素の
場合には、ここで熱酸化２は堆積により絶縁膜を形成し
たが、ここではＮＭＯＳの場合には、Ｐ型半導体層、Ｐ
ＭＯＳの場合にはＮ型半導体層を設けてＰＮ接合を形成
する為にレジストマスクを用いてＢＦ⁺ ₂系のＰ形不純物
を導入してＰ層を形成する。これ以外には、Ｐ型層をＣ
ＶＤ法により堆積させパターニングしてもよい。以上工
程を経てその上に電極を付与したものを図４３に示す７
１がメモリ要素としてのＰ型半導体層でありＭＯＳＦＥ
Ｔの主電極領域とＰＮ接合を形成する。

【０１７８】次に、本実施例のメモリ装置の動作方法、
及び、記憶方式について説明する。図４４は、図３９の
メモリセルのレイアウトを等価回路として図示したもの
で、１００１〜１００１′′′はワート線、１００２〜
１００２′′はビット線、１００３〜１００３′′は、
電源線を示す。各セルは、微細かつ電流駆動能力の高い
トランジスタ１０４０と、そのトランジスタのソース層
にｐｎ接合１０４１が設けられ、メモリセルを構成して
いる。

【０１７９】又、メモリの周辺回路として、ビット線電
圧セット回路１０４２、ワード線電圧セット回路１０４
３、ビット線順次選択信号発生回路１０４４、ビット線
選択スイッチ１０４５〜１０４５′′、ビット線読出し
ライン１０４８をリセットするスイッチ１０４６、アン
プ１０４７から成る。

【０１８０】次に書き込み動作について説明する。

【０１８１】（１）書き込み動作その１：（ビット線を
プリチャージ） ビット線を１０４２の電圧セット回路により、電圧Ｖ_DD
に設定する。これにより、電源ラインとビット線間に
は、電位差がなくなり、ワード線にいかなる電圧が印加
されようが、ソース・ドレイン間には、電位の発生もし
くは電流は流れず、上記１０４１に示すｐｎ接合は破壊
されない。このビット線のプリチャージ電圧は、電源電
圧Ｖ_DDと同等以外でも、上記ｐｎ接合領域が破壊し、導
通状態にならないのであれば良い。Ｖ_DDの値としては、
例えば、１〜５Ｖ程度で可能である。

【０１８２】（２）書き込み動作その２：（ワード線デ
ィスチャージ） 全ワード線の電圧を第１グランド電位Ｖ_GND1に固定す
る。例えば、ＯＶとすれば良い。これは、書き込み動作
を行うワード線に隣接するワード線にクロストークによ
り信号の混入を防ぐために行う。

【０１８３】 （３）書き込み動作その３（書き込むワード線の選択） 今回、書き込みビットが、左上のセルを原点として、２
行、２列目のセルと仮定する。書き込みビットのあるワ
ード線は、図３の１００１′となる。従って、このワー
ド線の電位をＶ_G とする。ただし、Ｖ_G は Ｖ_GND1＜Ｖ_G ＜Ｖ_GB 式（２） である。Ｖ_GBは、ゲート絶縁膜破壊電圧である。

【０１８４】 （４）書き込み動作その４（ビット線選択） 選択されたライン上に存在する書き込むセルに対応した
ビット線電位をグランド電位１に設定する。すると、選
択されているラインのトランジスタはすべてＯＮ状態に
なっているため、ビット線電位をグランド電位にするこ
とにより、ｐｎ接合に高電圧が印加され、ｐｎ接合が破
壊され、導通状態になる。この書き込み動作は、書き込
み完了により、ビット線とワード線間に電流が流れるた
め、ビット線選択を順次やることが望ましいが、複数の
ビット線を同時に書き込むことも可能である。

【０１８５】次に読出し動作について説明する。

【０１８６】 （１）読出し動作その１（ビット線プリチャージ） 書き込み時と同様の動作により行う。これは、読出し動
作により書き込まれていないビットに書き込まないため
である。そのときの電圧は、電源電圧Ｖ_DDと同等レベル
で良い。

【０１８７】 （２）読出し動作その２（ワード線ディスチャージ） 全ワード線の電圧を第２グランド電位Ｖ_GND2に固定す
る。ただし、第２のグランド電位Ｖ_GND2と第１のグラン
ド電位Ｖ_GND1とは、 Ｖ_GND1＜Ｖ_GND2 式（３） との関係を有する。

【０１８８】 （３）読出し動作その３（読出すラインの選択） 読出しを行うラインのワード線の電位を（２）式で定め
られた範囲のＶ_Gに固定する。これにより、上記ライン
のトランジスタは、ＯＮ状態となる。

【０１８９】 （４）読出し動作４（ビット線読出しラインリセット） ビット線読出しライン１０４８をスイッチ１０４６によ
りリセットする。そのリセット電位は、上記スイッチ１
０４６に接続されている電源により決定するが、その電
位をＶ_GND2とする。その後１０４６のスイッチをＯＦＦ
し、ビット線読出しラインをフローティング状態にす
る。

【０１９０】 （５）読出し動作その５（ビット線の選択） ビット線順次選択信号発生回路１０４４により、選択ビ
ット選択スイッチのゲートを高レベルとし、スイッチを
ＯＮ状態にし、ビット線読出しラインと接続する。今、
選択セルが書き込まれていない場合、ビット線の容量を
Ｃ_BIT 、読出しラインの容量をＣ_OUT とすると、読出し
ラインの電圧は、

【０１９１】

【外２】 に収束する。

【０１９２】一方、選択セルが書き込まれており、ｐｎ
接合が導通状態になっている場合は、この読出しライン
は、トランジスタを介して電源Ｖ_DDと接続された状態に
ある。したがって、読出しラインの電圧は、Ｖ_DDに収束
する。この差により、書き込まれたセル（ビット）が書
き込まれていないかが判明する。この電圧は、アンプ１
０４７により検出する。以上の動作により、読出しを行
なうわけであるが、書き込み状態の場合、読出しライン
の電位がＶ_DDに収束する時間が読出しスピードを決定す
る。大容量メモリになればなる程、ビット線及びビット
線読出しラインの容量は増大する。したがって、この大
きな容量をいかにドライブできるかが、カギとなり、微
細でかつ高駆動能力をもつ、本実施例で説明したトラン
ジスタ構造が極めて有効となる。

【０１９３】本実施例で、グランド電位を２種類設け、
動作を行ったのは、読出し動作時に、ｐｎ接合が破壊さ
れないためである。つまり、読出し動作時のｐｎ接合の
両端に印加される電位差を書き込み時より小さく設定し
ている。

【０１９４】本例ではメモリ要素として半導体層を用い
ＰＮ接合の破壊乃至非破壊状態のいずれかにより情報を
記録することにより、絶縁膜の場合よりも各セルに毎に
破壊状態のバラツキが少ないので、信頼性が高い。

【０１９５】いづれにしろ、本発明ではメモリ要素とし
てＰＮ接合、絶縁膜／半導体接合、金属／絶縁膜／半導
体接合、ＰＩＮ接合、半導体／絶縁膜／半導体接合、Ｉ
Ｎ接合、ＰＩ接合、ショットキー接合、ヘテロ接合等あ
らゆる電気的に破壊可能な接合が用いられる。

【０１９６】（実施例１（Ｈ））図４７は実施例１
（Ｈ）による半導体メモリーの１セル分を示す模式的断
面図である。

【０１９７】半導体基板１は上部に柱状の半導体層を有
しており、その柱の周囲にはゲート絶縁膜５を介してゲ
ート電極２が設けられている。その柱の下部の横側には
ドレイン領域３が設けられ、柱の上部にはソース領域４
が設けられている。９はドレイン電極であり、ソース電
極６は絶縁膜７０′とバリヤメタル７０′′とを介して
ソース領域４に接続されている。柱状半導体層の大きさ
は、縦は必要なゲート長より長く一辺はサブミクロン
（０．１μｍ）オーダーである。この一辺の長さとゲー
ト電圧や半導体層の不純物濃度との関係は前述した通り
である。

【０１９８】図４７においては、ゲート電極２とソース
領域４がオーバーラップするように示されているが、２
と４の相対的な位置関係に関しては、従来のＭＯＳＦＥ
Ｔと同様にゲート電極（２）に対し、ソース領域４がオ
フセット（ＬＤＤ構造）、オンラインもしくは、オーバ
ーラップ（ＧＯＬＤ構造）しても良いことはいうまでも
ない。

【０１９９】１０、１１は素子分離の為のチャネルスト
ッパ及びフィールド絶縁膜である。

【０２００】図４８は、図４７に示したセルを上から見
た模式的上面図である。

【０２０１】（実施例２（Ｈ））図４９は、第２の実施
例であり、従来のＭＯＳＦＥＴと同様にＬＤＤ構造を付
加したものである。

【０２０２】本発明は、従来構造のＭＯＳＦＥＴよりは
るかにホットキャリア耐性にすぐれたものではあるが、
その影響は皆無ではなく、４１のごとく、ソース＝ドレ
インの拡散層の濃度よりも低濃度な層を付加することに
より、さらにホットキャリア耐性を向上させることが可
能となる。

【０２０３】このように１セルは縦型のＭＯＳＦＥＴに
バリヤメタルと絶縁層とを積層した構成となっている。

【０２０４】基板１としてＰ型半導体を用いる場合には
ソース−ドレイン領域にそれぞれＮ型半導体を用いれば
よく、その逆であってもよい。

【０２０５】電極２としては、ポリシリコン、ＷＳｉ及
びそれらから適宜選択した組合わせの複数層構造、金属
層７０′′としては、ＴｉＮ，Ｔｉ，Ｗ等のバリヤメタ
ル、配線用電極６，９としては、Ａｌ，Ａｌ−Ｓｉ，Ａ
ｌ−Ｓｉ−Ｃｕ等が用いられる。

【０２０６】絶縁膜７０′としては所望の容量が待たれ
る誘電体であればよいが、具体的には、酸化シリコン、
窒化シリコン、酸化アルミニウム、酸化タンタル等の単
層乃至複層が用いられる。この膜は３乃至５Ｖの電圧に
おいて破壊され得るもので且つ１乃至３Ｖの電圧におい
て非破壊であるように所望の厚み、構成、材料が選択さ
れる。

【０２０７】この絶縁膜７０′が両端に高電圧が印加さ
れ破壊されると、通常その上部の配線用金属がその破壊
部の絶縁層と反応し、下部まで達する。本発明は、絶縁
層下部にはバリヤメタル７０′′が設けられているた
め、上記反応により絶縁層下部に達した配線用金属がソ
ース領域に侵入するのを防止できる。一方、上記構造を
用いない場合、反応により絶縁層下部に達した配線用金
属は、ソース領域４を貫通し、チャネルに達しソースチ
ャネル間ショート及びリークをもたらす。本発明の構造
を用いることにより、このようなショート及びリークは
完全に防止でき、メモリ装置として書き込み動作時にト
ランジスタが破壊もしくは不良となることが防止でき
る。

【０２０８】（実施例３（Ｈ））図５０は実施例３
（Ｈ）によるメモリーセルを示している。

【０２０９】図４７と異なる点はドレイン領域３が柱の
下部全面に設けられ、チャネル領域が挟まれた構成にな
っている。この構成によればＳＧＴの実効チャネル長４
００２の制御性が向上し、耐圧劣化も少なくなる。更に
は、柱の下部における発生−再結合電流を皆無にするこ
とができる。

【０２１０】（実施例４（Ｈ））図５は実施例４（Ｈ）
によるメモリーセルを示している。

【０２１１】図４７、図５０と異なるのは、ドレイン領
域の一部３が柱の一部に位置している点である。

【０２１２】この構成では図５０の構成による効果に加
えて、よりオフ特性の良いセルとなっている。なぜなら
チャネルと基板１とが１′の領域を介して同電位に保持
可能であるからである。

【０２１３】（実施例５（Ｈ））図５２は実施例５のメ
モリーセルの断面図を示している。

【０２１４】図４７の構成と異なる点は、バリヤメタル
７０′′上に、ｐｏｌｙ−ｓｉによるｐ⁺ 層２０′、ｎ
層２０′′が設けられ、上記ｐ⁺ 層２０上に配線用電極
６が存在する構成となっている。通常、配線用電極６の
電位は、ソース層４の電位よりも低くなっており、上記
２０′層、２０′′層は互いに逆バイアスの電位とな
り、非導通状態となっている。電極６とソース４間に高
電圧もしくは、高電流により、上記ｐ⁺ 層２０′、ｎ⁺
層２０′′とが破壊される。破壊により、上記ｐｏｌｙ
−ｓｉ層のＳｉと電極６とが反応し、電極６ａ金属が、
バリヤメタル７０′′と接する。これにより電極６とソ
ース領域４とは、導通状態となる。本発明に示すよう
に、バリヤメタル７０′′ が設けられていることによ
り、電極６ａ金属６はソース領域４へは拡散しないた
め、導通状態にする書き込み動作時に上記トランジスタ
が破壊されることはない。これにより、高信頼なメモリ
装置が実現できる。

【０２１５】（実施例６（Ｈ））図５３は実施例６
（Ｈ）のメモリーセルを示している。

【０２１６】図５２の構成と異なるのはソース領域４を
１０¹⁹オーダー以下の好ましくは１０¹⁶乃至１０¹⁷オー
ダーのＰ又はＮ型半導体領域とし、その上に絶縁膜５′
の開口を通じて、バリヤメタル７０′′を設けその上に
絶縁膜７０′を設けている。

【０２１７】この為に、膜７０′は熱酸化法にて形成し
なくてもよい為にドーパントによる耐圧や絶縁性の低下
という問題がない。

【０２１８】（実施例７（Ｈ））図５４に示す実施例７
（Ｈ）のメモリーセルは、図５３に示す実施例の絶縁膜
７０′上に更にポリシリコン層２０が設けられているも
のである。

【０２１９】上述した実施例１（Ｈ）乃至７（Ｈ）によ
れば、数々の問題点を解決し、高性能かつ微細な半導体
メモリーを実現できる。

【０２２０】スイッチング素子にバイポーラトランジス
タではなくＭＯＳＦＥＴを設けることにより、メモリー
セル当りの駆動電流が激減し、高集積化、低消費電力化
が容易となる。

【０２２１】スイッチング素子にＳＧＴを用いることに
より、より微細化した素子の形成が可能となる為、より
大規模かつ高性能の半導体メモリーが実現できる。

【０２２２】加えて実施例３（Ｈ），４（Ｈ）によれば
更にＳＧＴの下部のソース−ドレイン領域において、高
濃度のソースもしくはドレイン領域が柱状半導体層の下
部にまで広がっており、発生−再結合電流や電界集中に
よる信頼性の問題に対して、有効である。

【０２２３】これはすなわち、基板のエッチング以前に
基板表面よりの拡散により、下部のドレイン領域３を決
定することができるため、従来のバルクエッチングによ
りチャネルの有効チャネル長（Ｌ）を決定するよりもは
るかにチャネルのＬの精度の向上が図られ、製造上のゆ
らぎをはるかに低く抑えることができ、かつ更に微細な
ＭＯＳＦＥＴの作製を可能としている。

【０２２４】又、ドレイン−ゲート間に生ずる空乏層に
より発生する暗電流も、チャネル下部とドレイン端部の
点における欠陥に起因するものが大半を占めていたが、
本発明では、該点をドレイン領域でカバーしているた
め、電界の集中、耐圧の劣化、暗電流を抑圧することが
可能となっている。

【０２２５】更に、被覆性の良い金属ＣＶＤを用いて、
ゲート電極をマスクレスで形成することにより、電極取
り出し領域をセルフアライメントで形成することも可能
である。

【０２２６】以上説明した微細に適した、かつ電流駆動
能力の高いトランジスタを有するメモリセルを用いて当
該トランジスタのゲートをワード線とし、本トランジス
タのソース領域上に層間絶縁膜を介してビット線に接続
した半導体メモリを構成する。これにより、エラーレー
トの少ない、高密度、高速読み出し書き込み特性を有す
る、１回永久書き込み可能な半導体メモリを実現でき
る。

【０２２７】（実施例８（Ｈ））図５５は本発明による
一実施例を示し、３×３セルの半導体メモリーを示す回
路図である。

【０２２８】１つのセルはアドレス用のトランジスタ１
０４０とメモリ要素１０４１とを有している。もちろん
１０４１は絶縁膜の破壊前はキャパシタ、破壊後はキャ
パシタとならない。

【０２２９】ここでトランジスタ１０４０、メモリ要素
１０４１の構成として前述した実施例１（Ｈ）乃至７
（Ｈ）の構成を選択して採用できる。

【０２３０】１００１、１００１′、１００１′′、１
００１′′′はＦＥＴの各ゲートに接続されたワード線
である。

【０２３１】１００２、１００２′、１００２′′は各
メモリ要素の一方に接続されたビット線である。

【０２３２】１００３、１００３′、１００３′′、１
００４は電源線である。

【０２３３】又、メモリの周辺回路として、ビット線の
電圧を基準電圧にセットするビット線電圧セット回路１
０４２、ワード線電圧セット回路１０４３、ビット線を
順次選択する信号を発生する選択信号発生回路１０４
４、ビット線選択スイッチ１０４５、１０４５′、１０
４５′′、ビット線読み出しライン１０４８をリセット
するスイッチ１０４６、アンプ１０４７を有する。

【０２３４】図５６は図５５に示した半導体メモリーの
模式的上面図である。

【０２３５】図５６において１００４から成る配線を図
示しているが、これは、電源線１００４から各メモリー
セルへの抵抗の低減を目的として施けられたものであ
り、メモリーのアクセス時間の遅延を防げないように、
ロー及びカラムにある間隔をもって、施けるようにす
る。

【０２３６】１つのロー中の３つのメモリセルは互いに
ゲート電極２が同じ電極層で接続されているワード線１
００１、１００１′、１００１′′を構成している。

【０２３７】同様に１つのカラム中の３つのメモリセル
は互いにメモリ要素の電極が同じ配線層で接続されビッ
ト線１００２、１００２′、１００２′′を構成してい
る。

【０２３８】図５７は図５６におけるＡＡ′線における
断面図、図１１は図５６におけるＢＢ′線による断面図
である。

【０２３９】以下、上述した半導体メモリーの動作につ
いて説明する。

【０２４０】まず始めに、書き込み動作について説明す
る。この動作は次の４つの主動作を含む。

【０２４１】（１）書き込み動作その１：（ビット線を
プリチャージ） ビット線を１０４２の電圧セット回路により、基準電圧
Ｖ_DDに設定する。これにより、電源ラインとビット線間
には、電位差がなくなり、ワード線にいかなる電圧が印
加されようが、ＦＥＴのソース−ドレイン間には電位の
発生もしくは電流は流れず、上記１０４１に示す絶縁膜
は破壊されない。このビット線のプリチャージ電圧は、
電源電圧と同等でもよいが、同等でなくてもよく、その
時は上記絶縁膜領域が破壊し、導通状態にならないよう
にする。Ｖ_DDの値としては、たとえば、１〜５Ｖ程度で
可能である。

【０２４２】（２）書き込み動作その２：（ワード線デ
ィスチャージ） 全ワード線の電圧を第１グランド電位Ｖ_GND1に固定す
る。たとえば、ＯＶとすれば良い。これは、書き込み動
作を行うワード線に隣接するワード線にクロストークに
より信号の混入を防ぐために行う。

【０２４３】 （３）書き込み動作その３（書き込むワード線の選択） 今回の書き込みビットが、図５５における左上のセルを
原点として、２行、２列目のセルの場合には、書き込み
ビットのあるワード線は、図５５の１００１′となる。
したがって、このワード線の電位をＶ_G とする。ただ
し、この時Ｖ_G は Ｖ_GND1＜Ｖ_G ＜Ｖ_GB… 式（２） である。Ｖ_GBは、ゲート絶縁膜破壊電圧である。

【０２４４】 （４）書き込み動作その４（ビット線選択） 選択されたライン上に存在する書き込むセルに対応した
ビット線電位をグランド電位に設定する。すると、選択
されているラインのＦＥＴはすべてオン状態になってい
るため、ビット線電位をグランド電位にすることによ
り、絶縁膜に高電圧が印加され、絶縁膜が破壊され、導
通状態になる。この書き込み動作は、書き込み完了によ
り、ビット線とワード線間に電流が流れるため、ビット
線選択を順次やることが望ましいが、複数のビット線を
同時に書き込むことも可能である。

【０２４５】次に読み出し動作について説明する。この
動作は次の４つの主動作を含む。

【０２４６】 （１）読出し動作その１（ビット線プリチャージ） 書き込み時と同様の動作により行う。これは、読み出し
動作により書き込まれていないビットに書き込まないた
めである。その時の電圧は、電源電圧Ｖ_DDと同等レベル
で良い。

【０２４７】 （２）読出し動作その２（ワード線ディスチャージ） 全ワード線の電圧を第２グランド電位Ｖ_GND2に固定す
る。ただし、第２のグランド電位Ｖ_GND2と第１のグラン
ド電位Ｖ_GND1とは、 Ｖ_GND1＜Ｖ_GND2… 式（３） との関係を有する。

【０２４８】 （３）読出し動作その３（読出すラインの選択） 読出しを行うラインのワード線の電位を（２）式で定め
られた範囲のＶ_Gに固定する。これにより、上記ライン
のＦＥＴは、ＯＮ状態となる。

【０２４９】（４）読出し動作その４（ビット線読出し
ラインリセット） ビット線読出しライン１０４８をスイッチ１０４６によ
りリセットする。そのリセット電位は、上記スイッチ１
０４６に接続されている電源により決定するが、その電
位をＶ_GND2とする。その後、１０４６のスイッチをＯＦ
Ｆし、ビット線読出しラインをフローティング状態にす
る。

【０２５０】 （５）読出し動作その５（ビット線の選択） ビット線順次選択信号発生回路１０４４により、選択ビ
ット選択スイッチのゲートを高レベルとし、スイッチを
ＯＮ状態にし、ビット線読出しラインと接続する。今、
選択セルが書き込まれていない場合、ビット線の容量を
Ｃ_BIT 、読出しラインの容量をＣ_OUT とすると読出しラ
インの電圧は、

【０２５１】

【外２】 に収束する。

【０２５２】一方、選択セルが書き込まれており、絶縁
膜導通状態になっている場合、この読出しラインは、ト
ランジスタを介して電源Ｖ_DDと接続された状態にある。
したがって、読出しラインの電圧は、Ｖ_DDに収束する。
この差により、書き込まれたセル（ビット）か書き込ま
れていないかが判明する。この電圧は、アンプ１０４７
により検出する。以上の動作により、読出しを行なうわ
けであるが、書き込み状態の場合、読出しラインの電位
がＶ_DDに収束する時間が読出しスピードを決定する。大
容量メモリになればなる程、ビット線及び、ビット線読
出しラインの容量は増大する。したがって、この大きな
容量をいかにドライブできるかが、カギとなり、微細で
かつ高駆動能力をもつ本実施例で説明したＳＧＴ、とり
わけ改良ＳＧＴ構造が極めて有効となる。

【０２５３】本実施例で、グランド電位を２種類設け、
動作を行ったのは、読出し動作時に、絶縁膜が破壊され
ないためである。つまり読出し動作時の絶縁膜の両端に
印加される電位差を書き込み時より小さく設定してい
る。

【０２５４】（製造方法の説明）次に図５７乃至図３１
を用いて上述した実施例８（Ｈ）の半導体メモリーの製
造方法について説明する。

【０２５５】（製造方法１）まず、比抵抗０．１〜１Ω
ｃｍのＮ形シリコン基板ＮＳＵＢに熱酸化を施しその表
面に１０００〜１００００Å程度の熱酸化膜を形成す
る。

【０２５６】続いてＮＭＯＳを形成する為の個所上の酸
化膜をエッチングにより除去し再び熱酸化により酸化膜
を１００〜５００Å程度形成する（Ｐウェル用パターニ
ング工程）。

【０２５７】次に１０００〜１００００Åの酸化膜をマ
スクとしてＮＭＯＳを形成する領域にＢＦ⁺ ₂等のＰ形不
純物をイオン注入する。不純物濃度として１Ｅ１３〜１
４ｃｍ^-2が好ましい。

【０２５８】この後１０００〜１１００℃程度での熱処
理を施こすことにより、１．０〜１．５μｍ程度の拡散
深さを持つＰウェルＰＷＬを得ることができる。次に酸
化膜をＨＦ系の溶液で全面剥離し再び熱酸化膜５１を１
００〜５００Å程度形成する。続いて減圧化学気相堆積
法（ＬＰ−ＣＶＤ）法を用いてＳｉ₃ Ｎ₄ 膜５２を５０
０〜２０００Å程度形成する。

【０２５９】次に素子部を形成するためパターニングを
行いＳｉ₃ Ｎ₄ 膜及びＳｉＯ₂ 膜をエッチングにより除
去する（活性領域用パターニング工程）。

【０２６０】続いてレジスト膜を剥離後、Ｓｉ₃ Ｎ₄ 膜
５２をマスクとして、Ｓｉ基板のエッチングを行う。エ
ッチングガス、圧力等により、Ｓｉ基板の断面形状は変
化をする。しかし一般的に形状を垂直にするためには低
圧が有効であるが選択比等とのトレードオフの関係にあ
る。エッチングガスとしてはＣｌ₂ 系のガスを用い、１
Ｐａ程度の圧力条件の下でエッチングすることにより矩
形の溝を形成することができる。

【０２６１】以上の工程により形成された基板の状態を
図１２、図１３、図１４に示す。

【０２６２】続いて、ＮＨ₃ ＯＨ系の溶液でウェハ洗浄
した後３００Å以下の熱酸化膜を形成し、再びこの酸化
膜をＨＦ系の溶液で剥離する。続いて５０〜３００Åの
熱酸化膜５３を再び形成した後５００Å以下のＳｉ₃ Ｎ
₄ 膜５４をＬＰ−ＣＶＤを用いて形成する。このＳｉ₃
Ｎ₄ 膜５４をエッチバックすることにより溝部のみのＳ
ｉ₃ Ｎ₄ 膜が除去される但しＳ／Ｄコンタクト部用にＳ
ｉ₃ Ｎ₄ 膜有り。エッチバックは平行平板タイプのエッ
チング装置を用い１．８Ｐａ程度の圧力条件の下でＣＦ
₄ 系のガスを用いて行なうことが好ましい。続いてレジ
ストパターンを用いてＮＭＯＳの際はＢＦ⁺ ₂系のＰ形及
びＰＭＯＳの際はＡｓ⁺ 等のＮ形（５５′）の高不純物
濃度領域（素子分離領域５５及び５５′）を形成する。

【０２６３】不純物ドーズ量としては１Ｅ１４〜１５ｃ
ｍ^-2程度が好ましい。続いて熱酸化膜を溝部のみに形成
する。以上の工程までの基板の状態を図５８、５９、６
０に示す。

【０２６４】次にＨＦ系の溶液を用いて軽くエッチング
した後、Ｈ₃ ＰＯ₅ 系の溶液を用いてＳｉ₃ Ｎ₄ 膜を剥
離する。この後再びＳｉ₃ Ｎ₄ 膜の下部の酸化膜のみを
ＨＦ系の溶液を用いてエッチングした後１００Å以下の
ゲート酸化膜５６を形成する。さらに多結晶シリコンを
ＬＰ−ＣＶＤを用いて堆積する。次いでこれをエッチバ
ックすることにより側壁のみに多結晶シリコン５７を残
すことが可能になる。続いて形成すべきＮＭＯＳやＰＭ
ＯＳに応じて、レジストパターニングを行うことにより
ＮＭＯＳにおいてはＮ型ポリシリコンゲート電極５７を
ＰＭＯＳにおいてはＰ型ポリシリコンゲート電極５９
を、ソース・ドレインＮＳＤ、ＰＳＤ形成時に形成す
る。

【０２６５】続いてこれに選択ＣＶＤ法を用いて各ゲー
ト電極５７、５９上にのみ低抵抗材料５８を形成する。

【０２６６】このゲート電極の形成方法は本実施例の重
要な点でもあり、ゲート電極のパターニングなしにエッ
チバック（全面エッチング）を施こすことにより、低抵
抗であり、且つＮＭＯＳ、ＰＭＯＳ独立でゲート電極の
仕事関数が選べ、又、セルフアライメントでゲート配線
が可能になる。

【０２６７】次に、５００Å以下の熱酸化を形成した後
ＴＥＯＳ等の被覆性の良いＣＶＤを行い層間絶縁膜６０
となる酸化シリコンを堆積する。

【０２６８】続いてその酸化シリコンをエッチングする
ことにより柱状半導体層の上面、即ち上部のソース・ド
レイン領域を露出させる。次にメモリセルとなるＦＥＴ
のソース・ドレイン領域ＮＳＤ上にバリヤメタルを設け
メモリ要素を構成する為の記憶用絶縁膜６１をソース領
域上に形成する。この絶縁膜６１としては領域ＮＳＤの
上部表面を酸化して形成される酸化シリコンが挙げられ
る。他に酸化アルミニウム、酸化タルタル。窒化シリコ
ン等の絶縁膜でもよい。その材料や層厚は用いられる動
作電圧（破壊電圧）により破壊できるように適宜選択す
る、そしてＮＭＯＳ、ＰＭＯＳの上部ソース・ドレイン
のコンタクトホールを形成する。更にＮＭＯＳ、ＰＭＯ
Ｓのゲート電極用及び基板電極取出用のコンタクトホー
ルを形成し、導電体を堆積させる。これを所定の配線形
状にパターニングすることによりソース・ドレイン電極
６３ゲート電極６４及びウェル及び基板電極６５を形成
し以上を図２１、図６４、図６５に示す。

【０２６９】このようにしてＣＭＯＳ構成の半導体メモ
リーを作製できる。

【０２７０】（製造方法２）次に図６５乃至図３０を用
いて実施例２（Ｈ）に示すメモリセル構造を有する半導
体メモリーの製造方法について簡単に説明する。ここで
は柱状半導体層を形成するまでの工程について説明す
る。図６１、図６２、図６３、及び図２１、図６４、図
６５に対応する工程は前述の製造工程と同じである。

【０２７１】比抵抗０．１〜１Ω・ｃｍのＮ形単結晶シ
リコン基板ＮＳＵＢに熱酸化を施こし１０００〜１００
００Å程度の熱酸化膜を形成する。

【０２７２】続いてＮＭＯＳを形成する個所の酸化膜を
エッチングし、再び酸化膜を１００〜５００Å程度形成
する。（Ｐウェル用パターニング工程） 次に１０００〜１００００Åの酸化膜をマスクとしてＢ
Ｆ⁺ ₂等のＰ形不純物をイオン注入し１０００℃〜１１０
０℃程度の熱処理を施すことにより２．０〜３．０μｍ
程度のＰウェルＰＷＬを形成する。

【０２７３】次に熱酸化膜７１を１００〜５００Å程度
形成する。続いてＬＰ−ＣＶＤによるＳｉ₃ Ｎ₄ 膜７２
を５００〜２０００Å程度形成する。以上の工程までを
図２４、図２５に示す。ここまでの工程は前述の製造方
法の工程と同一であるが、次の工程から異なる。電圧３
００Ｋｅｖ〜１ＭｅｖにてＰ⁺ をＮＭＯＳを形成する領
域にレジストマスクＲＭにて高エネルギーイオン注入を
行う。

【０２７４】これにより飛程（Ｒｐ）は１乃至２μｍ程
になり、本実施例におけるドレイン領域７３がドーズ量
１０¹⁴乃至１０¹⁵ｃｍ^-2のＮ⁺ 型半導体の埋込層として
形成される。その上部にはＮＭＯＳＳＧＴのチャネル部
となるＰ型領域が残ったままである（図２７）。同様に
ＰＭＯＳＳＧＴを形成する為にはＢ⁺ イオンを高エネル
ギーにて基板ＮＳＵＢに注入しＰ⁺ 型半導体からなる埋
込層７４を形成する。（図２６）。

【０２７５】次にＳＧＴ部を形成するためパタニングを
行い、Ｓｉ₃ Ｎ₄ 、ＳｉＯ₂ をエッチングにより除去す
る（活性領域用パターニング工程）。

【０２７６】続いてレジスト膜を剥離後Ｓｉ₃ Ｎ₄ 膜７
２をマスクとしてＳｉ基板のエッチングを行う。前述の
例では、該エッチング深さがＳＧＴのゲート長とほぼ等
しくなるため、エッチング精度が要求される工程であっ
たが、本例においては、埋込層形成により、チャネルゲ
ート長は決定されている。従って前記埋込み層の途中で
エッチングを止めればゲート長は均一性良好に形成でき
る。以上の工程を図２８、図２９に示す。

【０２７７】続いて前述の例同様にゲート絶縁膜８０を
形成し、窒化シリコン膜８１をマスクに選択酸化法によ
り素子分離の為のチャネルストップ７５、７６及びフィ
ールド絶縁膜を形成する。以上の工程を図３０、図３１
に示す。

【０２７８】以上、各実施例を挙げて本発明について説
明したが本発明はこれら実施例に限定されることはなく
各要素技術の置換等により各実施例の組み合わせ等種々
の変形例を含む。

【０２７９】（実施例１（Ｂ））図６８に本発明の第１
（Ｂ）の実施例を記す。

【０２８０】図６８において、５０１はＰ形もしくはＮ
形の半導体基板である。

【０２８１】５０２はＭＯＳＦＥＴのゲート電極であ
り、ｐｏｌｙ−ＳｉもしくはＡｌ、Ｍｏ、Ｗ等の金属で
ある。

【０２８２】５０３、５０４はソースドレイン領域であ
るところのＮもしくはＰの高濃度層である。

【０２８３】５０５はゲート酸化膜であり、５０６はソ
ースの取り出し電極である。チャネル領域、ゲート絶縁
膜２１９、ゲート電極２１８をエッジ部が存在しないよ
う円形に形成してある。

【０２８４】（実施例２（Ｂ））次に本発明の第２
（Ｂ）の実施例について、図６９に上面図を示す。図の
ようにＳＧＴセルを楕円柱状にすることで、円周部の半
径を広げることなくゲート幅をｗを変えることが可能と
なり、設計上の自由度が増すという効果が得られる。

【０２８５】（実施例３（Ｂ））次に本発明の第３
（Ｂ）の実施例について、図７０を用いて説明する。図
７０の（ａ）は本発明をダイナミックＲＡＭに応用した
例であり、図７０の（ｂ）はその断面図である。図６８
と同等の箇所に関しては、同一番号を記し、説明は省略
する。

【０２８６】ＳＧＴの直下にストレージノード４０１と
フィールドプレード３０１が形成されており、ＳＧＴと
キャパシタともに円柱状の構造をとっている。回路的に
は、ＳＧＴのゲート５０２がワード線に接続され、ワー
ド線を選択することにより、キャパシタの情報がｂｉｔ
線５０６に読出される。

【０２８７】（実施例４（Ｂ））次に本発明の第４
（Ｂ）の実施例について図７１（ａ）、（ｂ）に断面図
及び上面図を示す。図６８と同等の箇所に関しては同一
番号を記し、説明を省略する。

【０２８８】本実施例は本発明を永久的情報の保持可能
なメモリに応用した例である。５７１はＳＧＴのソース
層４とｂｉｔ線５０６の間に設けられたｐｎ接合部であ
り、この接合によりメモリの導通、非導通状態を規定す
る。５０９はドレインの引き出し電極、５０８は層間絶
縁膜である。

【０２８９】また、前述したようにｐｎ接合のかわりに
絶縁膜の破壊、非破壊によりメモリの導通、非導通状態
を規定するメモリにおいても同様の効果が得られる。

【０２９０】以上説明した微細に適した、かつ電流駆動
能力の高いトランジスタを有するメモリセルを用いて当
該トランジスタのゲートをワード線とし、本トランジス
タのソース領域上に絶縁膜や半導体層を介してビット線
に接続した半導体メモリを構成する。これにより、エラ
ーレートの少ない、高密度、高速読み出し書き込み特性
を有する、１回永久書き込み可能な半導体メモリを実現
できる。

【０２９１】以上説明した実施例１（Ｂ）、２（Ｂ）、
３（Ｂ）、４（Ｂ）は図８、図４４、図５５に示す回路
のアドレス用トランジスタ又はセルとして用いられる。

【０２９２】以上説明した実施例１（Ｂ）乃至４（Ｂ）
の作製方法は側面のエッジ部分に曲面をもたせる為にマ
スクの形状を変えるだけで、前述した図１２乃至図２３
の作製プロセスと同じである。

【０２９３】（実施例１（Ｃ））本発明による第１
（Ｃ）の実施例について、図を用いて詳細に説明する。
図７２は、本発明の第１（Ｃ）実施例のサラウンディン
グゲート型（以下ＳＧＴ型）Ｎ−ＭＯＳ Ｔｒの断面図
である。

【０２９４】同図において、６５１はＮ型Ｓｉ基板６５
２はＰ^- 層、６５３はＮＭＯＳのドレインＮ⁺ 層、６５
５はＮ−ＭＯＳのソースＮ⁺ 層、６５６はゲート引き出
し用のＡｌ電極、６５７はソース引き出し用のＡｌ電
極、６５８はドレイン引き出し用のＡｌ電極、６５９は
ゲート酸化膜、６６１はＰ^- Ｅｐｉ層、６６４はフィー
ルド酸化膜、６６５はＮ⁺ ポリシリコンで形成されたゲ
ート電極、６６６は選択ＣＶＤ金属膜（Ａｌ，Ｍｏ，Ｗ
等）、６６７は基板とのコンタクトを取り出すためのＰ
⁺ 層、６６８はＣＶＤ絶縁膜、６６９は素子分離のため
のＰ形不純物領域である。

【０２９５】本実施例の最大のポイントは、ゲート酸化
膜６５９よりも厚いフィールド酸化膜６６４が、ゲート
電極６６５直下に形成されており、これにより、本トラ
ンジスタのゲート・ソース容量を低減させることが可能
となった。

【０２９６】以下に図７３〜７８のプロセスフローを用
いて、本発明におけるＮ−ＭＯＳの形成方法を説明す
る。

【０２９７】まず、０．１〜１０Ω・ｃｍ程度のＮ形シ
リコン基板６５１に熱酸化を施し、１０００〜１０００
０Å程度の熱酸化膜（不図示）を形成する。

【０２９８】続いてＮ−ＭＯＳを形成する場所を酸化膜
エッチングし、再び酸化膜（不図示）を１００〜５００
Å程度形成する。

【０２９９】次に前記酸化膜をマスクとしてＮ−ＭＯＳ
を形成する領域にＢＰ₂ ⁺等のＰ形不純物をイオン注入す
る。不純物濃度としては、１Ｅ１３〜１Ｅ１４ｃｍ^-2で
ある。

【０３００】次に１０００〜１１００℃程度の熱処理を
施すことにより、１．０〜１．５μｍ程度の拡散深さを
得ることができる。

【０３０１】次に、表面の酸化膜をＨＦ系の溶液で全面
剥離する（図７３）。

【０３０２】次に、再度熱酸化膜を１００〜５００Å程
度形成する。Ｎ−ＭＯＳのドレイン領域６５３を形成す
るために、レジストパターニングを行ない、Ａｓをイオ
ン注入する。このときの不純物濃度は、５Ｅ１５〜５Ｅ
１６ｃｍ^-2程度である。

【０３０３】次に表面の酸化膜をＨＦ系の溶液で全面剥
離を行ない、さらに低温エピタキシャル成長によりＰ^-
層６６１を０．５μｍ程度形成する（図７４）。

【０３０４】次に、再び熱酸化膜を１００〜５００Å程
度形成し、続いて、ＬＰ−ＣＶＤ法を用いてＳｉ₃ Ｎ₄
膜を５００〜２０００Å程度形成する。

【０３０５】次に素子部を形成するためにパターニング
を行ない、Ｓｉ₃Ｎ₄ 膜、ＳｉＯ₂膜をエッチングする。
続いて、レジスト膜を剥離後、Ｓｉ₃ Ｎ₄ 膜をマスクと
してＳｉ基板のエッチングを行なう。エッチングガス、
圧力等により、Ｓｉ基板の断面形状は変化するが、一般
的に形状を垂直にするためには、低圧が有効であり、選
択比等とのトレードオフの関係にある。エッチングガス
としては、Ｃｌ系のガスを用い、０．５〜５Ｐａ程度の
圧力でエッチングすることにより矩形の溝を形成するこ
とができた。

【０３０６】続いてＮＨ₄ ＯＨ系の溶液でウェハー洗浄
した後、熱酸化膜を〜３００Å形成し、再びこの酸化膜
をＨＦ系の溶液で剥離する。

【０３０７】次に、再び５００〜２０００Åの熱酸化膜
を形成した後、Ｓｉ₃ Ｎ₄ 膜をＬＰ−ＣＶＤ法を用いて
５００Å〜１５００Å程度形成し、このＳｉ₃ Ｎ₄ 膜を
本ＮＭＯＳのソースコンタクト領域及び基板コンタクト
領域にレジストパターンを形成し、エッチングする。こ
のとき素子領域の凸部は、Ｓｉ₃ Ｎ₄ 膜で被覆され、必
要な部位は、レジストで残される。このとき一番重要な
のは、５００〜２０００Åの熱酸化膜を形成することで
ある。これにより、後のフィールド酸化時に形成される
フィールド酸化膜厚を故意的に厚くすることができる
（図７５）。

【０３０８】次に、レジストパターンを用いてＢＦ₂ ⁺系
のＰ形不純物領域（素子分離領域）６６９を形成する。
不純物濃度としては、１Ｅ１４〜１Ｅ１５ｃｍ^-2程度で
ある。

【０３０９】次に、ｆｉｅｌｄ ｏｘ（フィールド酸
化）を２０００〜８０００Å行なう。

【０３１０】次に、ＨＦ系の溶液を用いてライトエッチ
した後、Ｈ₃ ＰＯ₅ 系の溶液を用いて、Ｓｉ₃ Ｎ₄ 膜を
剥離する。この後、再びＳｉ₃ Ｎ₄ 膜下分の酸化膜のみ
をＨＦ系の溶液を用いて、エッチングした後、〜１５０
Åのゲート酸化膜６５９を形成する（図７６）。

【０３１１】次に多結晶シリコンをＬＰ−ＣＶＤ法を用
いて形成し、これをＥｔｃｈ Ｂａｃｋし、柱状半導体
層の側壁部のみ多結晶シリコンを残す。

【０３１２】続いて、Ｎ−ＭＯＳ、Ｐ−ＭＯＳに応じ
て、レジストパターンを行なうことにより、Ｎ−ＭＯＳ
においてはＮ型−ｐｏｌｙゲート電極、Ｐ−ＭＯＳにお
いてはＰ−ｐｏｌｙゲート電極を、ソース・ドレイン形
成時に同時形成することができる。

【０３１３】次に、本ゲートポリシリコン６６５に対し
て、選択ＣＶＤ法を用いて、ゲート電極６５上にのみ、
低抵抗材料を形成する。本プロセスにより、ゲート電極
のパターニングなしでエッチバックを施すことにより、
低抵抗であり、且つＮ−ＭＯＳ，Ｐ−ＭＯＳ独立でゲー
ト電極の仕事関数が選べ、セルフアライメントでゲート
配線が可能となる。（図７７）。

【０３１４】次に、熱酸化膜を〜５００Å程度施した
後、ＴＥＯＳ等の被膜性の良いＣＶＤを行ない層間絶縁
膜を形成する。続いて、この絶縁膜をエッチバックする
ことにより、柱状ＭＯＳの上面のみを露出させる。その
後、ゲート電極及び、ソース・ドレイン、基板からのコ
ンタクトの窓あけを行ない配線を形成することにより、
ＳＧＴ構造を有するＮ−ＭＯＳ Ｔｒが形成される（図
７８）。

【０３１５】本実施例においては、Ｎ−ＭＯＳ Ｔｒに
対して説明したがＰ−ＭＯＳ Ｔｒに対しても、導電型
を考慮し、同様の工程で作成可能なので説明は省略す
る。

【０３１６】また、本実施例の最大のポイントは、フィ
ールド酸化膜６６４が、ゲート電極６６５直下に形成さ
れており、これにより、本トランジスタのゲート・ソー
ス容量を低減させることが可能となった。

【０３１７】（実施例２（Ｃ））本発明の第２（Ｃ）の
実施例について、図７９を用いて説明する。

【０３１８】図７９は、ＭＯＳ Ｔｒ＋ツェナーダイオ
ードを有するメモリーに本発明を応用、実施した図であ
る。図において、第１（Ｃ）の実施例と同様の部分に
は、同一の符号を付すことで、説明は省略する。

【０３１９】図７９において、６７０は、第１（Ｃ）の
実施例において、Ｎ−ＭＯＳ Ｔｒソース領域上に形成
されたＰ⁺ 領域であり、ＰＮダイオードのアノードとな
り、６５５は、Ｎ−ＭＯＳ Ｔｒのソース領域であり、
かつＰＮダイオードのカソードとなる。

【０３２０】また図８１は、本メモリーのパターンレイ
アウトを示した平面図であり、図７９中のＹ−Ｙ′が図
８１のＹ−Ｙ′にあたる。図８１において、６６６，６
６６′，６６６′′はワード線６５７，６５７′，６５
７′′はビット線にあたる。

【０３２１】これらの実施例のメモリー装置の動作方
法、及び記憶方式は図４４に示す構成と同じであるので
ここでは詳述を避ける。

【０３２２】本実施例に示した通り、図７９中、６６４
のフィールド酸化膜を２０００〜８０００Åと厚くする
ことにより、ゲート・ソース容量を低減することがで
き、メモリー高速化を実現できた。

【０３２３】（実施例３（Ｃ））次に、本発明の第３
（Ｃ）の実施例について説明する。

【０３２４】図８０は、第２（Ｃ）の実施例で示したメ
モリー部を、ｐｎ接合から絶縁膜にした場合の本実施例
の構造を示す断面図である。図８０においても、第１
（Ｃ）の実施例の図７２と同様の部分には、同一の番号
を付してある。

【０３２５】本メモリーにおいては、第２（Ｃ）の実施
例で示したｐｎ接合の破壊ではなく、絶縁膜の破壊を応
用している。

【０３２６】本実施例では、６５５がＮ−ＭＯＳのソー
ス領域であり、６７１がメモリーのための絶縁膜であ
る。本絶縁膜は、熱酸化膜、ＣＶＤ酸化膜等である。動
作は第２（Ｃ）の実施例と同様であり、さらにパターン
レイアウトに関しても、図８１と同様である。そして、
その動作方法は図８や図５５に示した方法と同じであ
る。

【０３２７】本実施例においても、図８０中のフィール
ド酸化膜６６４を２０００〜８０００Åと厚くすること
により、ゲート・ソース容量を低減することが可能とな
り、メモリーの高速化が実現できた。

【０３２８】（実施例１（Ｄ））第１（Ｄ）の実施例と
して、縦形ｎ型ＭＯＳトランジスタの製造工程に本発明
を応用した例を図８３（ａ）、（ｂ）を用いて示す。

【０３２９】まずｐ型のシリコン基板又はｎ型シリコン
基板にｐ型層をドープ、拡散したｐ型層７０１０のうち
一部を残して、異方性エッチングによって〜１μｍエッ
チングする。この工程により、トランジスタの作り込ま
れる柱状シリコン７０１１を形成する。

【０３３０】次に５０Åの熱酸化をおこないゲート酸化
膜７０１２を形成する。

【０３３１】しかる後、ＣＶＤ法によりポリシンコンを
２０００Å堆積する。異方性エッチングにより、柱状シ
リコン上面のポリシリコンがなくなるまでポリシリコン
をエッチング除去する。この工程により、柱状シリコン
をとり囲むゲート電極としてゲートポリシリコン７０１
３が形成される。

【０３３２】次にヒ素イオンを５Ｅ１５（ｃｍ^-2）注入
した後、９００℃で２０分間熱処理することで、イオン
の活性化されたｎ⁺ 型ソース層７０１４，ｎ⁺ 型ドレイ
ン層７０１５が形成される（図８３（ａ））。

【０３３３】次に本発明による製造方法を適用する。即
ち、Ｏ₂ を含んだガス中、例えばＨ₂ ：Ｏ₂ ＝２：３
（体積比）のガス中において、８５０℃で１０分間程の
熱処理を行なう。その結果、図８３（ａ）におけるｎ⁺
ドレイン７０１５上の酸化膜は厚さを増し、ゲートポリ
シリコン電極７０１３の表面も酸化される。更にｎ⁺ ソ
ース領域７０１４をとり囲む酸化膜のうち、ポリシリコ
ンゲート電極７０１３に被覆されていない部分も酸化膜
厚が増す。本実施例では柱状シリコン７０１１の上面の
酸化膜厚は約２００Åとなる。

【０３３４】この後、全面に３０００Å程度のＣＶＤ酸
化膜を堆積し、絶縁層７０１８を形成する。コンタクト
孔７０４８を開口し、Ａｌ電極７０１９を形成して図８
３（ｂ）の構造となる。

【０３３５】本発明を適用した本実施例１（Ｄ）では、
従来形に比べて以下のような効果が得られた。 ゲート−ソース間耐圧が、従来の５Ｖから２０〜３０
Ｖまで向上した。 ゲート−ソース間容量が、従来の２．２ｆＦから０．
５ｆＦに減少した。 ゲート−ソース間のリーク電流が大きいことによる歩
留りの低下が大きく抑制された。

【０３３６】（実施例２（Ｄ））第２（Ｄ）の実施例と
して、本発明を第１（Ｄ）の実施例とは異なる工程で、
縦型ＭＯＳトランジスタの製造方法に適用した例を図８
３（ａ）と図８４を用いて示す。本実施例では、図８３
（ａ）で示す構造に至る製造工程は第１（Ｄ）の実施例
の場合と全く同じである。次に図８４に至る工程を説明
する。

【０３３７】図８３（ａ）の状態から、まず３５００Å
のＣＶＤシリコン酸化膜を堆積させる。次にＣＦ₄ とＳ
Ｆ₄ の混合ガスで異方性エッチングを行なう。この時の
エッチングは、柱状シリコンの上面のシリコンが露出す
るまで行なう。このことによりポリシリコンをとり囲む
ように側壁の酸化膜７０３０が残る。

【０３３８】ここで本発明の製造方法を適用する。即
ち、Ｈ₂ ：Ｏ₂ ＝２：３のガス中において８５０℃で熱
処理をおこなってシリコンの露出面を酸化する。

【０３３９】その後、ＣＨ₄ ，ＳＦ₆ の混合ガスで柱状
シリコンの上面の酸化膜を除去する。本実施例ではこの
酸化膜厚は２００Åである。このエッチングにより、ｎ
⁺ ドレイン領域７０１５の上面のうちＣＶＤＳｉＯ₂ ７
０３０で覆われていない部分（１０３３）の酸化膜も除
去される。

【０３４０】更に、柱状シリコンの上面に近いゲート酸
化膜７０３１は酸化により厚さを増す（〜２３０Åにな
る）。

【０３４１】その後、Ａｌ電極７０３２を形成してソー
ス電極を得る（図８４）。

【０３４２】本実施例による縦型トランジスタは、従来
構造のものと比べて以下のような効果が得られた。 ソース−ゲート間の耐圧が従来の５Ｖから１５〜２０
Ｖに上昇した。 ソース−ゲート間容量がの２．２ｆＦから１．２ｆＦ
に低下した。 ソース−ゲート間のリークに起因する素子不良がほと
んどなくなった。

【０３４３】本実施例での効果は、実施例１（Ｄ）の同
様の効果と比べると小さいが、コンタクト孔パターニン
グ、及びエッチング工程が不要であるため、Ａｌ電極と
ｎ⁺ソース層との間の接続口（ｎ⁺ シリコンの表面）の
面積を小さくすることができる。別の言い方をすると、
同じサイズの柱状シリコンに対してＡｌ電極とｎ⁺ シリ
コンの接触面積が大きくなるのでコンタクト抵抗を下げ
ることができる。

【０３４４】（実施例３（Ｄ））図８３（ａ）、図８５
を用いて、本発明の第３（Ｄ）の実施例の製造工程とそ
の効果について説明する。

【０３４５】本実施例は、図８５に示す接合破壊型記憶
素子のメモリートランジスタに本発明を適用した例であ
る。

【０３４６】図８３（ａ）の構造を経て、本発明を適用
し、その後、ＣＶＤ酸化膜７０４４を堆積し、コンタク
ト孔７０４８を開口する工程までは第１（Ｄ）の実施例
と全く同じである。

【０３４７】本実施例では、コンタクト孔７０４８を開
口した後、ＢＦ⁺ ₂を１Ｅ１６（ｃｍ^-2）イオン注入する
ことによりｐ⁺ 型層７０４６を形成する。

【０３４８】その後、Ａｌを堆積、パターニングし、Ａ
ｌ電極７０４７を得る（図８５）。

【０３４９】本発明を適用したことにより、本実施例で
は以下の効果が得られた。 ｎ⁺ −ゲート間、又はｐ⁺ −ゲート間の耐圧が従来の
５Ｖから２０〜３０Ｖまで向上した。 ｎ⁺ −ゲート間、又はｐ⁺ −ゲート間のリーク電流が
大幅に抑制された。 ｎ⁺ −ゲート間の容量が従来の２．２ｆＦから０．３
ｆＦに改善された。

【０３５０】以上述べた実施例第１（Ｄ）〜３（Ｄ）
は、全てＮＭＯＳで例を示したが、電極の極性、半導体
の導電型を反転することにより、ＰＭＯＳも同じように
製造できる。更に適切なパターニングとマスキングによ
り、ＰＭＯＳとＮＭＯＳを同一基板上に作ったり、実施
例３（Ｄ）で示したメモリーセルをＰＭＯＳ，ＮＭＯＳ
などと同一基板上に製造することができる。

【０３５１】（実施例１（Ｅ））図８７は、本発明の一
実施例を示す柱状半導体を用いて形成したＣＭＯＳイン
バータ回路の平面図であり、図８８は図８７のＸ−Ｘ′
の断面図である。

【０３５２】図において、８１４、８１５はＭＯＳＦＥ
Ｔ島、８２９はコンタクトホール、８２４はゲート電極
（配線）、８２７、８２８、８３０、８３１はＡｌ配線
である。

【０３５３】また８１６、８２０はＮ型ソース、ドレイ
ン領域、８１７、８２１はＰ型ソース、ドレイン領域、
８２２、８２３はゲート酸化膜、８８０、８８４はゲー
ト電極（ゲートポリシリコン）、８１８、８１９は素子
分離領域となるチャネルストップ領域である。

【０３５４】図において、８２９は本発明を用いたＰＭ
ＯＳ及びＮＭＯＳ上部から引き出すＶ_OUT とのコンタク
トホールである。該コンタクトホール８２９は、幅０．
１μｍ×０．３μｍの柱状半導体島（以下単に島と略
す）８１４、８１５の長辺方向に実質的に直交して０．
１μｍ×０．２μｍのコンタクトホールを開孔してい
る。島８１４、８１５とのアライメントマージンは０．
１μｍがとれており、充分な値である。

【０３５５】このようにして形成した本実施例のＣＭＯ
Ｓインバータを測定したところ、すべてのコンタクトホ
ールにおいて、下地ＭＯＳＦＥＴ島とＡｌ配線が支障な
く隣接され、確実なコンタクトがとれていることが確認
された。

【０３５６】一方比較のため、同プロセスにおいて、前
記島とのコンタクトホールを島の長辺方向と平行にコン
タクトホールの長辺部が位置するような構造とするプロ
セスでＣＭＯＳインバータを作成したところ、アライメ
ントずれにより一部のＣＭＯＳインバータが動作しなか
った。

【０３５７】以下に図８７、図８８を形成した時の本実
施例の作製方法を示す。

【０３５８】（作製方法）図８９〜９２及び図９３〜９
６のプロセスフロー図を用いて、本実施例の作製方法を
説明する。

【０３５９】図８９〜９２は、本実施例のＮＭＯＳの作
製工程を示す断面図である。

【０３６０】まず、０．１〜１ΩｃｍのＮ形シリコン基
板８１０に熱酸化を施し、１０００〜１００００Å程度
の熱酸化膜を形成する。

【０３６１】続いて、ＮＭＯＳを形成する場所を酸化膜
エッチングし、再び酸化膜を１００〜５００Å程度形成
する（ＰＷＬ パターニング）。

【０３６２】次に、１０００〜１００００Åの酸化膜を
マスクとしてＮＭＯＳを形成する領域にＢＦ₂ ⁺等のＰ形
不純物をイオン注入する。不純物濃度としては１Ｅ１３
〜１Ｅ１４ｃｍ^-2である。

【０３６３】この後、１０００〜１１００℃程度の熱処
理を施こすことにより、１．０〜１．５μｍ程度の拡散
深さ持つＰＷＬ２１を得ることができる。

【０３６４】次に、酸化膜をＨＦ系の溶液で全面剥離
し、再び熱酸化膜を１００〜５００Å程度形成する。続
いてＬＰ−ＣＶＤ法を用いてＳｉ₃ Ｎ₄ 膜８０１を５０
０〜２０００Å程度形成する。

【０３６５】次に、素子部を形成するためパターニング
を行い、Ｓｉ₃ Ｎ₄ 膜８０１及びＳｉＯ₂ 膜８０２をエ
ッチングする（Ａｃｔｉｖｅ領域のパターニング）。

【０３６６】続いて、レジスト膜を剥離後、Ｓｉ₃ Ｎ₄
膜８０１をマスクとして、Ｓｉ基板のエッチングを行
う。エッチングガス、圧力等によりＳｉ基板の断面形状
は変化するが、一般的に形状を垂直にするためには低圧
が有効であり、選択比等とのトレードオフの関係にあ
る。エッチングガスとしてはＣｌ₂ 系のガスを用い、１
Ｐａ程度の圧力でエッチングすることにより矩形の溝を
形成することができる。（図８９）。

【０３６７】続いてＮＨ₃ ＯＨ系の溶液でウェハ洗浄し
た後、熱酸化膜を〜３００Å形成し、再びこの酸化膜を
ＨＦ系の溶液で剥離する。続いて５０〜３００Åの熱酸
化膜を再び形成した後、Ｓｉ₃ Ｎ₄ 膜８０１をＬＰ−Ｃ
ＶＤ法を用いて〜５００Å形成する。このＳｉ₃ Ｎ₄ 膜
８０１をエッチバックすることにより、溝部のみのＳｉ
₃ Ｎ₄ 膜が除去される（但しソース／ドレイン コンタ
クト部用にＳｉ₃ Ｎ₄膜有り）。

【０３６８】エッチバックは、平行平板タイプのエッチ
ング装置を用い、１．８ＰａでＣＦ₄ 系のガスを用いて
行った。

【０３６９】続いてレジストパターンを用いてＢＦ₂ ⁺系
のＰ形不純物領域（素子分離領域）８１９を形成する。
不純物濃度としては１Ｅ１４〜１Ｅ１５ｃｍ^-2程度であ
る。続いて熱酸化膜８０３を溝部のみに形成する（図９
０）。

【０３７０】次にＨＦ系の溶液を用いてライトエッチし
た後、Ｈ₃ ＰＯ₅ 系の溶液を用いてＳｉ₃ Ｎ₄ 膜８０１
を剥離する。

【０３７１】この後再び、Ｓｉ₃ Ｎ₄ 膜下分の酸化膜の
みをＨＦ系の溶液を用いてエッチングした後、〜１００
Åのゲート酸化膜を形成する。さらに、多結晶シリコン
をＬＰ−ＣＶＤ法を用いて形成する。

【０３７２】次にこれをエッチバックすることにより、
側壁のみに多結晶シリコン８８０を残すことが可能にな
る。

【０３７３】続いて、レジストパターニングを行うこと
により、ＮＭＯＳにおいてはＮ−ｐｏｌｙゲート電極８
８０がソース・ドレイン領域８１６，８２０形成時に同
時形成することが可能になる。

【０３７４】続いてこれに選択ＣＶＤ法を用いて、ゲー
ト電極８８０上にのみ、低抵抗材料８２４を形成する
（図５）。

【０３７５】次に、熱酸化を〜５００Å程度施した後、
ＴＥＯＳ等の被覆性の良いＣＶＤを行い層間絶縁膜を形
成する。

【０３７６】続いて、この絶縁膜をエッチバックするこ
とにより、柱状ＭＯＳの上面のみを露出させる。

【０３７７】さらに絶縁膜を堆積後、本発明の特徴であ
る、柱状半導体層上面に直交してコンタクトホール８２
９を開口し、またゲート及び基板からの電極窓あけを行
い、配線を形成することにより本セル構造が形成され
る。（図９２）。

【０３７８】なお、図９３〜９６はＰＭＯＳＦＥＴの製
造工程を示す断面図であるが、前述したＮＭＯＳＦＥＴ
の製造工程と、各半導体領域の導電型が異なるだけで、
同様の工程で作製可能なので、説明は省略する。

【０３７９】したがって周辺回路はＣＭＯＳ構成により
作成できる。

【０３８０】（実施例２（Ｅ））本発明の第２（Ｅ）実
施例について図９７〜図１００を用いて詳細に説明す
る。

【０３８１】図９７は本発明を応用した接合破壊型記憶
素子の回路図であり、図９８はこの接合破壊型記憶素子
のｍｅｍｏｒｙ ｃｅｌｌ部の平面図でありＡ−Ａ′，
Ｂ−Ｂ′での断面図がそれぞれ図９９，図１００であ
る。

【０３８２】図において、８７１はゲート配線及びゲー
ト電極、８７２はビットライン、８７３はメモリーセル
島、８７４はメモリーセル島８７３とビットライン８７
２とのコンタクトホールである。

【０３８３】本実施例でも、図９８に示されるように、
直方体の柱状半導体層上でコンタクトをとる場合は、島
と直交して穴をあけることによって、ビット線とのマー
ジンｘも充分とれ、コンタクトホールの面積も小さくて
すむことがわかる。たとえば図９８において、ビット線
幅０．３３μｍ，島の大きさが０．１×０．３μｍ、コ
ンタクトホールを０．１×０．２μｍとすると、ｘ＝
０．１μｍとなり、１００％の歩留りが得られた。

【０３８４】（実施例１（Ｆ））以下、本発明の実施例
を図面に基づき説明する。

【０３８５】図１０８は、半導体ウェハに形成した凸部
状の島（以下単に「島」と略す）１１１〜１１３上に電
極材料等である１１４（以下「電極材」とする）を成膜
し、その後エッチバックにより島の上面を露出させる場
合の工程図である。

【０３８６】図１０８（ａ）において島１１１，１１２
及び１１３を形成し、図１０８（ｂ）において全面に電
極材１１４を付与し、図１０８（ｃ）において電極材１
１４を膜厚方向に所望厚さ除去するエッチバックを行
う。

【０３８７】通常のエッチバックによると、図１０８
（ｃ）の島１１３のように電極材１１４は他の領域と分
離されてしまう。そこで、他の領域と接続させるために
は、レジスト等を用いたフォトリソグラフィー工程によ
り電極材１１４を所望形状にパターニングしなくてはな
らないが、電極材１１４の膜厚ｈが薄い場合には、パタ
ーニング精度（アライメント精度）が厳しく、図１０８
（ｄ）の島１１３について示されているようにレジスト
１１５の配置が少しずれても断線してしまう場合があ
る。

【０３８８】そこで、図１０８に示されている様に、素
子機能を発揮する島１１２の隣に適宜の間隔Ｌ₁ （≦２
ｈ）をへだてて、素子機能と無関係なダミー島１１１を
設ける。これにより、図１０８（ｄ）から分かる様に、
レジスト１１５のパターニングには厳しい精度が要求さ
れない。即ち、ダミー島１１１の横方向の長さをＬ₂と
すると、図１０９の平面図に示すようにアライメントを
（Ｌ₁ ＋Ｌ₂ ）の精度で行なえばよく、Ｌ₁ しかなかっ
たアライメントのマージンがＬ₂ 分だけ増加したことに
なり、断線の危険性等を著しく減少させることが可能と
なる。したがって、たとえばＳＧＴのゲート電極として
電極材１１４を用いた場合、このゲート電極材をそのま
まゲート配線として使用することが可能となる。さらに
は、複数のダミー島１１１を用いるか、長いダミー島１
１１を用いることにより、島１１２どうしの間をマスク
を用いないエッチバック法のみで接続することも可能で
あるし（図１１０，図１１１）、カギ型のダミー島１１
１を用いることにより角度のある配線を行うことも可能
である（図１１２）。この様に、ダミー島１１１の形は
限定されるものではない。尚、ここでいうダミー島１１
１は本発明の柱状層に該当するものであり、ここでいう
島１１２は本発明の柱状半導体層に該当するものであ
る。

【０３８９】図１１３は本発明によるＣＭＯＳインバー
タの平面図であり、図１１４はそのＡ−Ａ′断面図であ
る。

【０３９０】ここで９１１，９１２，９１３がダミー島
である。９１４は縦型ｎＭＯＳＦＥＴを構成する島であ
り、９１５は縦型ｐＭＯＳＦＥＴを構成する島である。
９１６，９２０はｎＭＯＳＦＥＴのソース領域、ドレイ
ン領域、９１７，９２１はｐＭＯＳＦＥＴのソース領
域、ドレイン領域、９１８，９１９はチャネルストップ
層、９２２，９２３がゲート酸化膜、９２４がゲート電
極を兼ねたゲート配線である。尚、９２９はコンタクト
部分を示す。

【０３９１】９２４をパターニングする時のマスクが９
２５，９２６であり、それぞれダミー島９１１とＦＥＴ
島９１４との間、及びダミー島９１２，９１３とＦＥＴ
島９１４，９１５との間でアライメントを行い、９２４
をゲート電極と同時にゲート配線として使用している。
ここで９２６のマスクあわせはダミー島９１２，９１３
を利用して行っている。即ち、ゲート電極であるポリシ
リコン９８０と低抵抗材料９２４の合計膜厚にかかわら
ず、ダミー島の大きさの範囲の精度でアライメントを行
うことが可能となる。図１１３，図１１４では、ダミー
島９１２の部分ではｎＭＯＳＦＥＴ９１４との中間にマ
スク端縁がきており且つダミー島９１３の部分ではダミ
ー島上にマスク端縁がきた状態をしめしている。

【０３９２】ところで、ダミー島をＭＯＳＦＥＴ島と同
様な工程で形成すると、ダミー島が寄生ＭＯＳＦＥＴと
なってしまう。たとえば図１１３，図１１４に示すダミ
ー島９１１〜９１３が仮に寄生ＭＯＳＦＥＴを形成して
いると、等価回路は図１１５のようになり、回路動作に
支障を生ずる。このようにダミー島に寄生ＭＯＳが派生
するのは好ましいことでない。そこで図１１６に示すよ
うに、図１０８と同様なプロセスにおいて、ＬＯＣＯＳ
工程時にダミー島１１１を全て酸化してしまい（図１１
６（ｂ））、その後図１と同様な工程をおこなうと、図
１１６（ｃ），（ｄ）のようになり、寄生ＭＯＳは形成
されず、ダミー島としての機能を保ちながら寄生ＭＯＳ
の形成を抑制することが可能となる。

【０３９３】ダミー島の周囲が少なくとも絶縁材料であ
ることが必要であるが、好ましくはダミー島全体が絶縁
材料であることが望ましい。図１１４にはダミー島全体
が絶縁材料からなる例が示されている。また、図１１７
にはダミー島の側面が絶縁材料からなる例を示す。この
図においては、図１１４におけると同様の部材には同一
の符号が付されている。

【０３９４】以下に上記半導体装置を作製するプロセス
フローの例を示す。

【０３９５】（作製例１）本例は、ダミー島全体が絶縁
材料からなる構造の作製例である。

【０３９６】図１１８〜図１２１はｐＭＯＳ部分の形成
工程を示すものであり、図１２２〜図１２５はｎＭＯＳ
部分の形成工程を示すものである。

【０３９７】まず、０．１〜１Ω・ｃｍのｎ型シリコン
基板に熱酸化を施こし、１０００〜１００００Å程度の
熱酸化膜を形成する。続いてｎＭＯＳを形成する場所を
酸化膜エッチングし再び酸化膜を１００〜５００Å程度
形成する（ｐウェルＰＷＬのパターニング）。次に１０
００〜１００００Åの酸化膜をマスクとして、ｎＭＯＳ
を形成する領域にＢＦ₂ ⁺等のｐ形不純物をイオン注入す
る。不純物濃度としては１Ｅ１３〜１Ｅ１４ｃｍ^-2であ
る。この後、１０００〜１１００℃程度の熱処理を施こ
すことにより、１．０〜１．５μｍ程度の拡散深さを得
ることができる。

【０３９８】次に酸化膜をＨＦ系の溶液で全面剥離し、
再び熱酸化膜を１００〜５００Å程度形成する。続いて
ＬＰ−ＣＶＤ法を用いてＳｉ₃ Ｎ₄ 膜を５００〜２００
０Å程度形成する。次に、素子部及びダミー島を形成す
るためパターニングを行い、Ｓｉ₃ Ｎ₄ 膜及びＳｉＯ₂
膜をエッチングする。続いてレジスト膜を剥離後、Ｓｉ
₃ Ｎ₄ 膜をマスクとしてＳｉ基板のエッチングを行う。
エッチングガス、圧力等によりＳｉ基板の断面形状は変
化し、一般的に形状を垂直にするためには低圧が有効で
あるが、選択比等とのトレードオフの関係にある。エッ
チングガスとしては、Ｃｌ₂ 系のガスを用い、１Ｐａ程
度の圧力でエッチングすることにより矩形の溝を形成す
ることができる（図１１８）。

【０３９９】続いてＮＨ₄ ＯＨの溶液でウエハを洗浄し
た後、熱酸化膜を約３００Å形成し、再びこの酸化膜を
ＨＦ系の溶液で剥離する。続いて５０〜３００Å熱酸化
膜を再び形成した後、Ｓｉ₃ Ｎ₄ 膜をＬＰ−ＣＶＤ法を
用いて約５００Å形成する。このＳｉ₃ Ｎ₄ 膜をエッチ
バックすることにより溝部のみのＳｉ₃ Ｎ₄ 膜が除去さ
れる。エッチバックは平行平板タイプのエッチング装置
を用い、１．８ＰａでＣＦ₄ 系のガスを用いて行うこと
ができる。さらに、ダミー島部のＳｉ₃ Ｎ₄ 膜を剥離す
るために、レジストパターニング後、ＨＦ系の溶液を用
いてライトエッチ後、Ｈ₃ ＰＯ₅ 系の溶液を用いてＳｉ
₃ Ｎ₄ を剥離する。続いてレジストパターンを用いて、
ＢＦ₂ ⁺系のｐ形不純物領域（素子分離領域）を形成す
る。不純物濃度としては、１Ｅ１４〜１Ｅ１５ｃｍ^-2程
度である。続いて熱酸化膜を溝部及びダミー島部のみに
形成する（図１１９）。

【０４００】次に、ＨＦ系の溶液を用いてライトエッチ
した後、Ｈ₃ ＰＯ₄ 系の溶液を用いてＳｉ₃ Ｎ₄ 膜を剥
離する。この後再びＳｉ₃ Ｎ₄ 膜下分の酸化膜のみをＨ
Ｆ系の溶液を用いてエッチングした後、約１００Åのゲ
ート酸化膜を形成する。さらに、多結晶シリコンをＬＰ
−ＣＶＤ法を用いて形成する。次にこれをエッチバック
することにより、側壁のみに多結晶シリコンを残すこと
が可能になる。続いて、レジストパターニングを行うこ
とにより、ｐ−ｐｏｌｙＳｉゲート電極をソース・ドレ
イン形成時に同時形成することが可能になる。続いて、
これに選択ＣＶＤ法を用いてゲート電極上にのみ低抵抗
材料を形成する（図１２０）。

【０４０１】次にエッチバック（全面エッチング）を施
す。次に、熱酸化を約５００Å程度施した後、ＴＥＯＳ
（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）
等の被覆性の良いＣＶＤを行い、層間絶縁膜とする。続
いて、この絶縁膜をエッチバックすることにより、柱状
ＭＯＳの上面のみを露出させる。その後、ゲート及び基
板からの電極窓あけを行い、配線を形成することにより
本セル構造が形成される。（図１２１）。

【０４０２】以上の説明においては、ｐＭＯＳＦＥＴに
関して説明したが、ｎＭＯＳＦＥＴに関しては、導電型
を考慮し同様の工程で作成可能なので説明は省略する。
尚、ｎＭＯＳ部分の形成工程は図１２２〜図１２５に示
されており、これらはｐＭＯＳ部分形成工程の図１１８
〜図１２１に対応している。

【０４０３】したがって、周辺回路はＣＭＯＳ構成によ
り作成できる。

【０４０４】（作製例２）本例は、ダミー島の側面のみ
が絶縁材料からなる構造の作製例である。

【０４０５】図１２６（ａ）〜（ｄ）にｐＭＯＳ部分に
おけるダミー島の形成工程を示す。この図は上記図１１
８〜図１２１のダミー島部分に相当する部分を抜粋した
ものである。本例においては、図１２６（ｂ）に示され
ている様に、ダミー島部のＳｉ₃ Ｎ₄ 膜を残した状態で
溝部にのみ熱酸化膜を形成し、しかる後にＳｉ₃ Ｎ₄膜
を除去することにより、ダミー島の表面のみに絶縁体層
を形成することができる。その他は作製例１と同様であ
る。

【０４０６】尚、ｎＭＯＳ部分におけるダミー島の形成
工程も同様である。

【０４０７】（作製例３）図１１４また図１１７のＣＭ
ＯＳインバータのＶ_inのとり出し部の作製において、ゲ
ート配線（ゲート電極と共通）のパターニングは９２５
のマスクをもって行なわれる。これは、９２５のマスク
あわせでｎＭＯＳ島９１４とダミー島９１１との中間に
マスク端縁がきている例である。その後、ダミー島側に
引きのばしたゲート配線９２４上で、Ｖ_inのコンタクト
を容易にとることができる。

【０４０８】上記作製例１，３を使用することにより、
信頼性のあるゲート配線を用いた、０．３３μｍ幅にす
べての回路構成を含んだＣＭＯＳインバータを形成でき
た。この時の柱状半導体層の大きさは０．１μｍ×０．
３μｍ、ダミー島の大きさは０．１μｍ×０．１μｍ、
ゲート電極の合計膜厚は１１５０Åであった。さらに
は、このダミー島は全て絶縁材料で形成されているため
に、回路動作に全く影響を及ぼさなかった。

【０４０９】（作製例４）図１２７は、本例で、大きく
離れたｐＭＯＳ，ｎＭＯＳのＶ_inを共通としてゲート電
極配線を形成して作製したＣＭＯＳの平面図である。９
８１はｐＭＯＳであり、９８２はｎＭＯＳであり、９８
３はダミー島であり、９８４はゲート電極配線であり、
９８５はコンタクト部分である。

【０４１０】作製は上記作製例１と同様なプロセスを用
いて行う。但し、ここではゲート電極材料９８４を堆積
した後に、マスクを用いずに全面をエッチバック法によ
りエッチングすることができる。

【０４１１】この方法で、５インチウェハを用いてＣＭ
ＯＳを作製し、ダミー島９８３にかけてコンタクトホー
ル９８５をあけてＡｌ電極を形成し、測定したところ、
断線は全くないことが５インチウェハーの全面で確認さ
れた。ＳＧＴの大きさは０．１μｍ×０．１μｍ，ゲー
ト電極膜厚０．１μｍであった。またＡｌのコンタクト
ホールの大きさは０．２５μｍ×０．２５μｍと大きく
とることが可能であった。

【０４１２】

【発明の効果】（効果Ａ）本発明によれば、メモリセル
のアドレス用トランジスタとして駆動能力の高いＳＧＴ
を用い、メモリセルのメモリ要素として電気的に破壊可
能な接合を用いることにより、確実な書き込み動作及び
確実な読み出し動作を高速で行うことができる。しか
も、ＳＧＴの主電極領域とメモリ要素の絶縁膜を積層す
ることにより極小型化されたメモリーセルとなる。更
に、このような構成を採用すれば、メモリーセルの素子
分離の為の離間部に配線を配置できるので、高集積化さ
れた半導体記憶装置となる。

【０４１３】

【０４１４】

【０４１５】

【０４１６】

【０４１７】（効果Ｄ）また、本発明によれば、縦形Ｍ
ＯＳトランジスタの製造において、以下のような効果が
得られる。 １．ソース−ゲート間の耐圧が向上する。…ソース電極
とゲート電極とを、ゲート酸化膜より充分厚い酸化膜に
より確実に分離することにより、ソース−ゲート間のブ
レークダウン耐圧が向上する。 ２．ドレイン−ゲート間のブレークダウン耐圧が向上す
る。…ドレイン電極とゲート電極とを、ゲート酸化膜よ
り充分厚い酸化膜により確実に分離することにより、ド
レイン−ゲート間のブレークダウン耐圧が向上する。 ３．ソース−ゲート間のリーク電流が逓減できる。…ソ
ース電極近傍のゲート酸化膜はソースのイオン注入時に
ダメージを受けやすい状態になっているが、ソース−ゲ
ート間の酸化膜を厚くすることにより、酸化膜を通して
生じるリーク電流を低減することができる。 ４．製造時のアライメントマージンを大きくすることが
できる。 ５．ソース−ゲート間の寄生容量を減らし、高速スイッ
チング動作ができる。

【０４１８】（効果Ｅ）更に、本発明によれば、長方形
もしくは長方形に準じる被コンタクト部材に対して、長
方形もしくは長方形に準じるコンタクトホールをその長
辺方向が実質的に直交するように開口することにより、
被コンタクト部材の短辺が微細になっても、容易に確実
なコンタクトをとることが可能となる。

【０４１９】そのため、歩留りが向上し、アライメント
ずれにより半導体装置が動作しなくなるようなトラブル
を防ぐ効果が得られる。

【０４２０】また、アライメントマージンも充分とれ、
コンタクトホールの面積も小さくてすむ。

【０４２１】すなわち本発明の構成により、微細な領域
でコンタクトを取る場合でも、マージンを確保しながら
容易にコンタクトを取ることができ、特に、縦横比が大
きく、幅の狭い微細な領域でコンタクトを取るときには
大きな効果が得られる。

【０４２２】（効果Ｆ）また、以上説明したように、本
発明によれば、回路を構成する少なくとも１つの柱状半
導体層に加えて、回路を構成しない少なくとも１つの柱
状層を前記柱状半導体層とは異なる適宜の位置に配置す
ることにより、前記柱状半導体層上に形成した層をエッ
チバック法によりエッチングする際の柱状半導体層周囲
の層からの引き出し配線が大幅に改善され、超微細化デ
バイスの作製が可能になる。これは、特にサラウンディ
ングゲート型ＭＯＳＦＥＴの作製時に有用である。

【０４２３】また、前記柱状層として少なくとも表面に
絶縁体からなる膜を有するものを使用することにより、
回路特性に対し好ましくない影響を与える寄生容量等の
寄生を低減させることができる。

【図面の簡単な説明】

【図１】本発明の実施例１（Ａ）によるメモリセルを示
す模式的断面図である。

【図２】本発明の実施例１（Ａ）によるメモリセルを示
す模式的上面図である。

【図３】本発明の実施例２（Ａ）によるメモリセルを示
す模式的断面図である。

【図４】本発明の実施例３（Ａ）によるメモリセルを示
す模式的断面図である。

【図５】本発明の実施例４（Ａ）によるメモリセルを示
す模式的断面図である。

【図６】本発明の実施例５（Ａ）によるメモリセルを示
す模式的断面図である。

【図７】本発明の実施例６（Ａ）によるメモリセルを示
す模式的断面図である。

【図８】本発明の実施例７（Ａ）による半導体メモリー
の回路構成図である。

【図９】実施例７（Ａ）の半導体メモリーの模式的上面
図である。

【図１０】図９におけるＡＡ′線による断面図である。

【図１１】図９におけるＢＢ′線による断面図である。

【図１２】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図１３】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図１４】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図１５】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図１６】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図１７】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図１８】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図１９】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図２０】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図２１】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図２２】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図２３】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図２４】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図２５】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図２６】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図２７】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図２８】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図２９】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図３０】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図３１】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図３２】本発明の実施例８（Ａ）によるメモリセルの
模式的断面図である。

【図３３】本発明の実施例８（Ａ）によるメモリセルの
模式的上面図である。

【図３４】本発明の実施例９（Ａ）によるメモリセルの
模式的断面図である。

【図３５】本発明の実施例１０（Ａ）によるメモリセル
の模式的断面図である。

【図３６】本発明の他の実施例によるメモリセルの模式
的断面図である。

【図３７】本発明の他の実施例によるメモリセルの模式
的断面図である。

【図３８】本発明の他の実施例によるメモリセルの模式
的断面図である。

【図３９】本発明による半導体メモリーの模式的上面図
である。

【図４０】本発明による半導体メモリーの模式的断面図
である。

【図４１】本発明による半導体メモリーの模式的断面図
である。

【図４２】本発明による半導体メモリーの周辺回路の模
式的上面及び模式的断面図である。

【図４３】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図４４】本発明による半導体メモリーの回路構成図で
ある。

【図４５】従来のメモリーを示す模式図である。

【図４６】従来のメモリーを示す模式図である。

【図４７】本発明の実施例１（Ｈ）によるメモリセルを
示す模式的断面図である。

【図４８】本発明の実施例１（Ｈ）によるメモリセルを
示す模式的上面図である。

【図４９】本発明の実施例２（Ｈ）によるメモリセルを
示す模式的断面図である。

【図５０】本発明の実施例３（Ｈ）によるメモリセルを
示す模式的断面図である。

【図５１】本発明の実施例４（Ｈ）によるメモリセルを
示す模式的断面図である。

【図５２】本発明の実施例５（Ｈ）によるメモリセルを
示す模式的断面図である。

【図５３】本発明の実施例６（Ｈ）によるメモリセルを
示す模式的断面図である。

【図５４】本発明の実施例７（Ｈ）によるメモリセルを
示す模式的断面図である。

【図５５】本発明の半導体メモリーの回路構成図であ
る。

【図５６】実施例７（Ｈ）半導体メモリの模式的上面図
である。

【図５７】図５６におけるＡＡ′線による断面図であ
る。

【図５８】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図５９】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図６０】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図６１】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図６２】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図６３】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図６４】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図６５】本発明による半導体メモリーの製造工程を説
明する為の模式図である。

【図６６】従来のサラウンディングゲート型トランジス
タ（ＳＧＴ）を示す模式的斜視図である。

【図６７】従来のサラウンディングゲート型トランジス
タ（ＳＧＴ）を示す模式的断面図である。

【図６８】本発明の第１（Ｂ）実施例を説明する為の模
式図である。

【図６９】本発明の第２（Ｂ）実施例を説明する為の模
式図である。

【図７０】本発明の第３（Ｂ）実施例を説明する為の模
式図である。

【図７１】本発明の第４（Ｂ）実施例を説明する為の模
式図である。

【図７２】本発明の第１（Ｃ）の実施例の構造を示す断
面図。

【図７３】本発明の第１（Ｃ）の実施例の製造工程を示
す断面図。

【図７４】本発明の第１（Ｃ）の実施例の製造工程を示
す断面図。

【図７５】本発明の第１（Ｃ）の実施例の製造工程を示
す断面図。

【図７６】本発明の第１（Ｃ）の実施例の製造工程を示
す断面図。

【図７７】本発明の第１（Ｃ）の実施例の製造工程を示
す断面図。

【図７８】本発明の第１（Ｃ）の実施例の製造工程を示
す断面図。

【図７９】本発明の第２（Ｃ）の実施例を示す断面図。

【図８０】本発明の第３（Ｃ）の実施例を示す断面図。

【図８１】本発明の第２（Ｃ）、３（Ｃ）の実施例の平
面図。

【図８２】従来例を示す断面図。

【図８３】本発明を適用した第１（Ｄ）の実施例におけ
る縦形ＮＭＯＳトランジスタの製造工程断面図である。

【図８４】本発明を適用した第２（Ｄ）の実施例におけ
る縦形ＮＭＯＳトランジスタの断面図である。

【図８５】本発明を適用した第３（Ｄ）の実施例におけ
る接合破壊型記憶素子の断面図である。

【図８６】従来製造方法による縦形ＮＭＯＳトランジス
タの断面図である。

【図８７】本発明の第１（Ｅ）実施例を表わすＣＭＯＳ
インバータの平面図。

【図８８】本発明の第１（Ｅ）実施例を表わすＣＭＯＳ
インバータの断面図。

【図８９】本発明の第１（Ｅ）実施例のＮＭＯＳＦＥＴ
の製造工程断面図。

【図９０】本発明の第１（Ｅ）実施例のＮＭＯＳＦＥＴ
の製造工程断面図。

【図９１】本発明の第１（Ｅ）実施例のＮＭＯＳＦＥＴ
の製造工程断面図。

【図９２】本発明の第１（Ｅ）実施例のＮＭＯＳＦＥＴ
の製造工程断面図。

【図９３】本発明の第１（Ｅ）実施例のＰＭＯＳＦＥＴ
の製造工程断面図。

【図９４】本発明の第１（Ｅ）実施例のＰＭＯＳＦＥＴ
の製造工程断面図。

【図９５】本発明の第１（Ｅ）実施例のＰＭＯＳＦＥＴ
の製造工程断面図。

【図９６】本発明の第１（Ｅ）実施例のＰＭＯＳＦＥＴ
の製造工程断面図。

【図９７】本発明の第２（Ｅ）実施例を表わす接合破壊
型記憶素子の回路図。

【図９８】本発明の第２（Ｅ）実施例を表わす接合破壊
型記憶素子のメモリー部の平面図。

【図９９】本発明第２（Ｅ）実施例を表わすを接合破壊
型記憶素子のメモリー部の断面図。

【図１００】本発明の第２（Ｅ）実施例を表わす接合破
壊型記憶素子のメモリー部の断面図。

【図１０１】代表的なＭＯＳＦＥＴとして、ＬＤＤ（Ｌ
ｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を示す模
式的断面図である。

【図１０２】チャネル長とドレイン電流との関係の一例
を示すグラフである。

【図１０３】垂直方向の電界強度（横軸）と移動度（縦
軸）との関係を示すもグラフである。

【図１０４】ＳＧＴを用いた従来のＣＭＯＳインバータ
の平面図。

【図１０５】ＳＧＴを用いた従来のＣＭＯＳインバータ
の断面図。

【図１０６】ＳＧＴを用いた従来のＣＭＯＳインバータ
の断面図。

【図１０７】ＳＧＴを用いた従来のＣＭＯＳインバータ
のコンタクトホール部分の拡大平面図。

【図１０８】本発明方法を説明するための工程図であ
る。

【図１０９】本発明装置の概略平面図である。

【図１１０】本発明装置の概略平面図である。

【図１１１】本発明装置の概略平面図である。

【図１１２】本発明装置の概略平面図である。

【図１１３】本発明によるＣＭＯＳインバータの平面図
である。

【図１１４】図１１３のＡ−Ａ′断面図である。

【図１１５】寄生ＭＯＳＦＥＴがある場合のＣＭＯＳの
等価回路図である。

【図１１６】本発明方法を説明するための工程図であ
る。

【図１１７】本発明によるＣＭＯＳインバータの断面図
である。

【図１１８】本発明によるｐＭＯＳ作製の一工程を示す
図である。

【図１１９】本発明によるｐＭＯＳ作製の一工程を示す
図である。

【図１２０】本発明によるｐＭＯＳ作製の一工程を示す
図である。

【図１２１】本発明によるｐＭＯＳ作製の一工程を示す
図である。

【図１２２】本発明によるｐＭＯＳ作製の一工程を示す
図である。

【図１２３】本発明によるｐＭＯＳ作製の一工程を示す
図である。

【図１２４】本発明によるｐＭＯＳ作製の一工程を示す
図である。

【図１２５】本発明によるｐＭＯＳ作製の一工程を示す
図である。

【図１２６】本発明方法におけるダミー島形成の一工程
を示す図である。

【図１２７】本発明装置の概略平面図である。

【符号の説明】

１ 半導体基板 ２ ゲート電極 ３ ドレイン領域 ４ ソース領域 ５ ゲート絶縁膜 ６ ソース電極 ９ ドレイン電極 １０ チャネルストッパ １１ フィールド絶縁膜 ７０ 絶縁膜 ４００２ 実効チャネル長 ６５１ Ｎ型Ｓｉ基板 ６５２ Ｐ^- 層 ６５３ ＮＭＯＳのドレインＮ⁺ 層 ６５５ Ｎ−ＭＯＳのソースＮ⁺ 層 ６５６ ゲート引き出し用Ａｌ電極 ６５７ ソース引き出し用のＡｌ電極 ６５８ ドレイン引き出し用のＡｌ電極 ６５９ ゲート酸化膜 ６６１ Ｐ^- Ｅｐｉ層 ６６４ フィールド酸化膜 ６６５ Ｎ⁺ ポリシリコンで形成されたゲート電極 ６６６ 選択ＣＶＤ金属膜（Ａｌ，Ｍｏ，Ｗ等） ６６７ 基板とのコンタクトを取り出すためのＰ⁺ 層 ６６８ ＣＶＤ絶縁膜 ６６９ 素子分離のためのＰ形不純物領域である。 ７１０ａ ｐ型シリコン基板 ７１０ｂ ｐ型柱状シリコン領域 ７１１ ゲート酸化膜 ７１２ ポリシリコンゲート電極 ７１３ ｎ⁺ 型ソース領域 ７１４ ｎ⁺ 型ドレイン領域 ７１５ Ａｌ電極 ７１６ ＣＶＤＳｉＯ₂ 膜 ７１７ ソースコンタクト孔 ７０１０ ｐ型シリコン基板 ７０１１ ｐ型柱状シリコン ７０１２ ゲート酸化膜 ７０１３ ポリシリコンゲート電極 ７０１４ ｎ⁺ 型ソース領域 ７０１５ ｎ⁺ 型ドレイン領域 ７０１６ 柱状シリコン上面近傍に形成された比較的厚
いゲート酸化膜領域 ７０１７ ｎ⁺ 上の酸化膜 ７０１８ ＣＶＤシリコン酸化膜 ７０１９ Ａｌ電極 ７０１０ ｐ型シリコン基板 ７０１２ ゲート酸化膜 ７０１３ ポリシリコンゲート電極 ７０１４ ｎ型ソース領域 ７０３０ ＣＶＤシリコン酸化膜 ７０３１ 柱状シリコン上面近傍に形成された比較的厚
いゲート酸化膜領域 ７０３２ Ａｌ電極 ７０３３ 酸化膜が除去されたｎ⁺ 型ドレインの上部 ７０４０ ｐ型シリコン基板 ７０４１ ｎ⁺ 型ドレイン領域 ７０４２ ｎ⁺ 型ドレイン上にある酸化膜 ７０４３ ゲート酸化膜 ７０４４ ＣＶＤシリコン酸化膜 ７０４５ ｎ⁺ 型ソース領域 ７０４６ ｎ⁺ 型領域 ７０４７ Ａｌ電極 ７０４８ コンタクト領域 ８１４，８１５，８７３ ＭＯＳＦＥＴ島 ８１６，８１７，８２０，８２１，８７５，８７８ ソ
ース、ドレイン領域 ８１８，８１９ チャネルストップ ８２２，８２３，８７６ ゲート酸化膜 ８２４，８３３，８８０，８８４，２２３ ゲート電極
（配線） ８２５，８２６ パターニング用マスク ８２７，８２８，８３０，８３１ Ａｌ配線 ８２９，８７４，８８５，２２４，２３０，２３１ コ
ンタクトホール ８７１ ゲート配線（ワードライン） ８７２ ビットライン ８７７ ダイオード部 ９１１，９１２，９１３ ダミー島 ９１４，９１５ ＭＯＳＦＥＴ島 ９１６，９１７，９２０，９２１ ソース領域、ドレイ
ン領域 ９２２，９２３ ゲート酸化膜 ９２４，９８０ ゲート電極配線 ９２５，９２６ パターニング用マスク ９３２ 酸化膜 ９８１，９８２ ＭＯＳＦＥＴ島 ９８３，１１１ ダミー島 ９８４ ゲート電極配線 １１２，１１３ ＭＯＳＦＥＴ島 １１４ 電極材 １１５ レジスト

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平3−184168 (32)優先日 平成３年６月28日(1991．6．28) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平3−184169 (32)優先日 平成３年６月28日(1991．6．28) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平3−184170 (32)優先日 平成３年６月28日(1991．6．28) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平3−184171 (32)優先日 平成３年６月28日(1991．6．28) (33)優先権主張国 日本（ＪＰ） (72)発明者 井上 俊輔 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 光地 哲伸 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 門間 玄三 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 池田 敦 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 宮脇 守 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 中村 佳夫 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 平３−25972（ＪＰ，Ａ) 特開 平２−156664（ＪＰ，Ａ) 特開 平２−188966（ＪＰ，Ａ) 特開 昭62−130525（ＪＰ，Ａ) 特開 平２−153566（ＪＰ，Ａ) 特開 平１−136351（ＪＰ，Ａ) 特開 平４−79369（ＪＰ，Ａ) 特開 昭58−74067（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8246 H01L 27/108 H01L 27/112

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基体の主面側に設けられた柱状半
   導体領域と、該柱状半導体領域の側面にゲート絶縁膜を
   介して設けられたゲート電極と、該柱状半導体領域の上
   部及び下部に設けられた主電極領域と、を有する絶縁ゲ
   ート型トランジスタと、該絶縁ゲート型トランジスタに
   接続されたメモリ要素を有し、該メモリ要素への所定の
   電圧の印加によりメモリ要素を破壊して導通させること
   により情報を記憶可能な半導体装置において、 前記メモリ要素は、所定の電圧の印加により破壊されて
   導通する絶縁体又は半導体の膜を備え、且つ、前記柱状
   半導体領域の上部に設けられた前記主電極領域上に形成
   されている ことを特徴とする半導体装置。
2. 【請求項２】 半導体基体の主面側に設けられた柱状半
   導体領域と、該柱状半導体領域の側面にゲート絶縁膜を
   介して設けられたゲート電極と、該柱状半導体領域の上
   部及び下部に設けられた主電極領域と、を有する絶縁ゲ
   ート型トランジスタを有する半導体装置において、 前記柱状半導体領域の上面が、長方形もしくは長方形に
   準じる形状の被コンタクト面となっており、前記被コン
   タクト面に接続するためのコンタクトホールが、その長
   辺方向が前記被コンタクト部材の長辺方向に対して実質
   的に直交するように、開口されていることを特徴とする
   半導体装置。
3. 【請求項３】 半導体基体の主面側に設けられた柱状半
   導体領域と、該柱状半導体領域の側面にゲート絶縁膜を
   介して設けられたゲート電極と、該柱状半導体領域の上
   部及び下部に設けられた主電極領域と、を有する絶縁ゲ
   ート型トランジスタを有する半導体装置において、 前記柱状半導体領域とは異なる位置に、絶縁ゲート型ト
   ランジスタが形成されない少なくとも１つの柱状のダミ
   ー領域を設け、前記柱状半導体領域と前記ダミー領域と
   の間隙を満たすように前記ゲート電極の配線材料が充填
   されていることを特徴とする半導体装置。
4. 【請求項４】 前記間隙が前記配線材料の堆積膜厚の２
   倍以下である請求項３に記載の半導体装置。
5. 【請求項５】 半導体基体の主面側に設けられた柱状半
   導体領域と、該柱状 半導体領域の側面にゲート絶縁膜を
   介して設けられたゲート電極と、該柱状半導体領域の上
   部及び下部に設けられた主電極領域と、を有する絶縁ゲ
   ート型トランジスタを有する半導体装置の製造方法にお
   いて、 前記柱状半導体領域とは異なる位置に、絶縁ゲート型ト
   ランジスタが形成されない少なくとも１つの柱状のダミ
   ー領域を設け、堆積させる前記ゲート電極の配線材料の
   膜厚が、前記柱状半導体領域と前記ダミー領域との間隙
   の１／２以上となるように堆積させ、その後に、 エッチ
   バック法により前記配線材料のエッチングを行うことを
   特徴とする半導体装置の製造方法。