JPH0883892A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0883892A JPH0883892A JP6216921A JP21692194A JPH0883892A JP H0883892 A JPH0883892 A JP H0883892A JP 6216921 A JP6216921 A JP 6216921A JP 21692194 A JP21692194 A JP 21692194A JP H0883892 A JPH0883892 A JP H0883892A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
-
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】
【目的】 本発明は、製造とチャネル構造の制御が容易
な平面チャネル型のトランジスタを用いて、トレンチキ
ャパシタセルの利点である平坦性を損なわず、面積の小
さなメモリセルを有する半導体装置及びその製造方法を
提供することを目的とする。 【構成】 ｐ型Ｓｉ基板１上の素子領域２の周囲すべて
には、容量電極となるｎ型拡散層３がメモリセルトラン
ジスタの容量拡散層にセルフアラインで接続されてい
る。素子領域の周囲すべてを容量電極として用いるた
め、ＨＴＯサイドウォールにより、ｎ型拡散層３がメモ
リセルトランジスタの容量側拡散層を除いて引き下げら
れている。素子領域の周囲の溝には、容量絶縁膜４、プ
レート電極５及び層間酸化膜８が埋め込まれている。溝
の底部には、ｎ型拡散層３は届いてはおらず、低部にｐ
+拡散層６が形成されて、隣接容量間分離を形成してい
る。
な平面チャネル型のトランジスタを用いて、トレンチキ
ャパシタセルの利点である平坦性を損なわず、面積の小
さなメモリセルを有する半導体装置及びその製造方法を
提供することを目的とする。 【構成】 ｐ型Ｓｉ基板１上の素子領域２の周囲すべて
には、容量電極となるｎ型拡散層３がメモリセルトラン
ジスタの容量拡散層にセルフアラインで接続されてい
る。素子領域の周囲すべてを容量電極として用いるた
め、ＨＴＯサイドウォールにより、ｎ型拡散層３がメモ
リセルトランジスタの容量側拡散層を除いて引き下げら
れている。素子領域の周囲の溝には、容量絶縁膜４、プ
レート電極５及び層間酸化膜８が埋め込まれている。溝
の底部には、ｎ型拡散層３は届いてはおらず、低部にｐ
+拡散層６が形成されて、隣接容量間分離を形成してい
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特にダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）のメモリセルのスイッチングトラン
ジスタ及びキャパシタの構造及びその製造方法に関す
る。
方法に係り、特にダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）のメモリセルのスイッチングトラン
ジスタ及びキャパシタの構造及びその製造方法に関す
る。
【０００２】
【従来の技術】近年、ＤＲＡＭは益々高集積化が要求さ
れるようになってきており、それに伴い小さなメモリセ
ル面積を実現する構造が種々提案されている。例えば、
従来より半導体基板の溝内部に拡散層容量電極を有する
ことでメモリセル面積を小さくした半導体装置が知られ
ている（特開昭６３−２４００６１号公報）。
れるようになってきており、それに伴い小さなメモリセ
ル面積を実現する構造が種々提案されている。例えば、
従来より半導体基板の溝内部に拡散層容量電極を有する
ことでメモリセル面積を小さくした半導体装置が知られ
ている（特開昭６３−２４００６１号公報）。
【０００３】図８はこの従来の半導体装置（ＤＲＡＭ）
のメモリセルの断面構造を示し、図９は平面図を示す。
両図において、ｐ型シリコン（Ｓｉ）基板２４に形成さ
れたｎ型拡散層２５、酸化膜２６及びプレート電極２３
によってセル容量が形成される。セル容量間は溝底に形
成された高濃度ｐ型拡散層３３により分離される。スイ
ッチングトランジスタは、ｎ型拡散層２５の基板露出部
にｎ型ソース層２９、ｐ型チャネル層３２、ｎ型ドレイ
ン層３１の順にＳｉ選択エピタキシャル成長をさせた縦
形のＭＯＳ型電界効果トランジスタ（ＦＥＴ）である。
すなわち、チャネル３０の方向が基板２４に垂直であ
る。
のメモリセルの断面構造を示し、図９は平面図を示す。
両図において、ｐ型シリコン（Ｓｉ）基板２４に形成さ
れたｎ型拡散層２５、酸化膜２６及びプレート電極２３
によってセル容量が形成される。セル容量間は溝底に形
成された高濃度ｐ型拡散層３３により分離される。スイ
ッチングトランジスタは、ｎ型拡散層２５の基板露出部
にｎ型ソース層２９、ｐ型チャネル層３２、ｎ型ドレイ
ン層３１の順にＳｉ選択エピタキシャル成長をさせた縦
形のＭＯＳ型電界効果トランジスタ（ＦＥＴ）である。
すなわち、チャネル３０の方向が基板２４に垂直であ
る。
【０００４】後述の図１１（ｂ）に示すように、ゲート
酸化膜３９はエピタキシャル層３６〜３８の側壁に形成
される。セルキャパシタへの電荷の書き込み及び読み出
しはスイッチングトランジスタのゲート電極２７に電圧
を印加することによって行う。ｎ型ドレイン層３１には
層間絶縁膜４１上のビット線２８が接続される。ビット
線２８上にはパシべーション膜３４が形成される。
酸化膜３９はエピタキシャル層３６〜３８の側壁に形成
される。セルキャパシタへの電荷の書き込み及び読み出
しはスイッチングトランジスタのゲート電極２７に電圧
を印加することによって行う。ｎ型ドレイン層３１には
層間絶縁膜４１上のビット線２８が接続される。ビット
線２８上にはパシべーション膜３４が形成される。
【０００５】図８及び図９に示した従来の半導体装置の
製造方法について図１０及び図１１と共に説明する。ま
ず、図１０（ａ）に示すように、ｐ型Ｓｉ基板２４に溝
を形成し、溝底面に高濃度ｐ型拡散領域であるチャネル
ストッパ３３を、また、溝側壁にｎ型拡散層２５を形成
し、更に酸化膜２６を形成した後、溝内部にポリシリコ
ンのプレート電極２３を蒸着により埋め込む。
製造方法について図１０及び図１１と共に説明する。ま
ず、図１０（ａ）に示すように、ｐ型Ｓｉ基板２４に溝
を形成し、溝底面に高濃度ｐ型拡散領域であるチャネル
ストッパ３３を、また、溝側壁にｎ型拡散層２５を形成
し、更に酸化膜２６を形成した後、溝内部にポリシリコ
ンのプレート電極２３を蒸着により埋め込む。
【０００６】次に、基板全面に酸化膜３５を形成後、図
１０（ｂ）に示すように、Ｓｉ選択エピタキシャル成長
領域のＳｉ表面のみをウェットエッチングにより露出さ
せ、洗浄等の前処理を行った後に分子線エピタキシャル
装置に導入し、基板温度７００〜８００℃で、ひ素（Ａ
ｓ）を含む層３６、ボロン（Ｂ）を含む層３７、Ａｓを
含む層３８の順にＳｉエピタキシャル成長を行う。
１０（ｂ）に示すように、Ｓｉ選択エピタキシャル成長
領域のＳｉ表面のみをウェットエッチングにより露出さ
せ、洗浄等の前処理を行った後に分子線エピタキシャル
装置に導入し、基板温度７００〜８００℃で、ひ素（Ａ
ｓ）を含む層３６、ボロン（Ｂ）を含む層３７、Ａｓを
含む層３８の順にＳｉエピタキシャル成長を行う。
【０００７】選択エピタキシャル成長したＳｉ層は基板
Ｓｉが露出している領域ではエピタキシャル層に、酸化
膜上ではポリシリコン層になるから、全面を沸硝酸液で
エッチングして、図１１（ａ）に示すように、エピタキ
シャル層のみを残す。次に図１１（ｂ）に示すように、
基板２４を酸化してゲート酸化膜３９をエピタキシャル
層の表面に形成し、電極形成材料の堆積及びパターニン
グを行い、ゲート電極４０を形成する。
Ｓｉが露出している領域ではエピタキシャル層に、酸化
膜上ではポリシリコン層になるから、全面を沸硝酸液で
エッチングして、図１１（ａ）に示すように、エピタキ
シャル層のみを残す。次に図１１（ｂ）に示すように、
基板２４を酸化してゲート酸化膜３９をエピタキシャル
層の表面に形成し、電極形成材料の堆積及びパターニン
グを行い、ゲート電極４０を形成する。
【０００８】次に、図１１（ｃ）に示すように、層間絶
縁膜４１、４２の形成と平坦化工程を経た後、エピタキ
シャル層のドレイン領域に接触するコンタクト窓を形成
し、ビット線２８を図８に示したように形成する。最後
に、パシべーション膜３４を形成して図８に示したよう
なメモリセル構造を得る。
縁膜４１、４２の形成と平坦化工程を経た後、エピタキ
シャル層のドレイン領域に接触するコンタクト窓を形成
し、ビット線２８を図８に示したように形成する。最後
に、パシべーション膜３４を形成して図８に示したよう
なメモリセル構造を得る。
【０００９】このように、この従来方法では、メモリセ
ルトランジスタが容量電極となるｎ型拡散層２５上に縦
に形成され、メモリセルトランジスタの容量部側拡散層
面積がなくなるため、半導体基板上の平坦度が劣化する
ものの、セル面積を縮小することができる。
ルトランジスタが容量電極となるｎ型拡散層２５上に縦
に形成され、メモリセルトランジスタの容量部側拡散層
面積がなくなるため、半導体基板上の平坦度が劣化する
ものの、セル面積を縮小することができる。
【００１０】
【発明が解決しようとする課題】しかるに、上記の従来
の半導体装置のメモリセル構造では以下の問題がある。
それらは構造上、製造技術上及び製造コスト上の問題に
分けられる。
の半導体装置のメモリセル構造では以下の問題がある。
それらは構造上、製造技術上及び製造コスト上の問題に
分けられる。
【００１１】構造上の問題の一つは、チャネル方向が半
導体基板に対して垂直になるようにスイッチングトラン
ジスタを半導体基板上に積み上げていることである。こ
れにより、メモリセル面積を縮小できる代わりに表面平
坦度が劣化する。その分だけ、後のリソグラフィー工程
と配線形成工程とが困難になる。その困難度は設計ルー
ルの縮小と共に急激に増大する。
導体基板に対して垂直になるようにスイッチングトラン
ジスタを半導体基板上に積み上げていることである。こ
れにより、メモリセル面積を縮小できる代わりに表面平
坦度が劣化する。その分だけ、後のリソグラフィー工程
と配線形成工程とが困難になる。その困難度は設計ルー
ルの縮小と共に急激に増大する。
【００１２】本来、トレンチキャパシタセルのスタック
トキャパシタセルに対する構造上の優位性は、キャパシ
タを積み上げず掘り下げる構造のため、平坦度が劣化し
ないという点にある。にもかかわらず、上記の従来装置
及び製造方法では、トレンチキャパシタセルの利点を減
少させてしまう。
トキャパシタセルに対する構造上の優位性は、キャパシ
タを積み上げず掘り下げる構造のため、平坦度が劣化し
ないという点にある。にもかかわらず、上記の従来装置
及び製造方法では、トレンチキャパシタセルの利点を減
少させてしまう。
【００１３】また、メモリセル面積について考えてみる
と、ビット線コンタクト、ワード線、素子分離ともに設
計ルール以下の寸法にはできないから、図９に示したよ
うなオープンビット線構造のレイアウトでも、設計ルー
ルをＦとしたとき、セル面積を６Ｆ2より小さくするこ
とはできない。製造工程数が増加するにも拘らず、この
値は平面型トランジスタでメモリセルを構成するときの
最小値と変わりがない。
と、ビット線コンタクト、ワード線、素子分離ともに設
計ルール以下の寸法にはできないから、図９に示したよ
うなオープンビット線構造のレイアウトでも、設計ルー
ルをＦとしたとき、セル面積を６Ｆ2より小さくするこ
とはできない。製造工程数が増加するにも拘らず、この
値は平面型トランジスタでメモリセルを構成するときの
最小値と変わりがない。
【００１４】更に、従来装置ではエピタキシャル層を上
から見て正確に長方形に加工できないと、エピタキシャ
ル層側面の結晶方位が場所によって異なるため、ゲート
酸化したときに得られるゲート酸化膜厚は不均一なもの
になる。従って、メモリセルトランジスタを駆動したと
き、ゲート酸化膜厚の薄い部分にチャネル電流が集中
し、ゲート酸化膜の信頼性（又は寿命）の低下を招く。
また、メモリセルトランジスタの基板がフローティング
状態にあり、基板電位を制御できないという問題もあ
る。
から見て正確に長方形に加工できないと、エピタキシャ
ル層側面の結晶方位が場所によって異なるため、ゲート
酸化したときに得られるゲート酸化膜厚は不均一なもの
になる。従って、メモリセルトランジスタを駆動したと
き、ゲート酸化膜厚の薄い部分にチャネル電流が集中
し、ゲート酸化膜の信頼性（又は寿命）の低下を招く。
また、メモリセルトランジスタの基板がフローティング
状態にあり、基板電位を制御できないという問題もあ
る。
【００１５】製造技術上の問題点は、図１０（ｂ）のＳ
ｉ選択成長用の窓を開口するリソグラフィー工程の目合
わせマージンが非常に厳しいことである。Ｓｉ選択成長
用の窓が容量部トレンチ側にずれると、メモリセルトラ
ンジスタのソース２９がプレート電極２３と短絡する。
すなわち、容量電極とプレート電極２３が短絡する。
ｉ選択成長用の窓を開口するリソグラフィー工程の目合
わせマージンが非常に厳しいことである。Ｓｉ選択成長
用の窓が容量部トレンチ側にずれると、メモリセルトラ
ンジスタのソース２９がプレート電極２３と短絡する。
すなわち、容量電極とプレート電極２３が短絡する。
【００１６】逆に、素子領域内側にＳｉ選択成長用の窓
がずれると、メモリセルトランジスタのソース２９がト
レンチ側壁のｎ型拡散層２５の基板表面露出部からはず
れてスイッチングトランジスタがセルキャパシタと切り
離される。つまり、このリソグラフィー工程の目合わせ
マージンは最大でもトレンチ側壁のｎ型拡散層２５の厚
さの半分しかない。拡散層の表面に目合わせをするので
はなく、断面に目合わせをするのであるから、マージン
が小さくなるのは当然である。
がずれると、メモリセルトランジスタのソース２９がト
レンチ側壁のｎ型拡散層２５の基板表面露出部からはず
れてスイッチングトランジスタがセルキャパシタと切り
離される。つまり、このリソグラフィー工程の目合わせ
マージンは最大でもトレンチ側壁のｎ型拡散層２５の厚
さの半分しかない。拡散層の表面に目合わせをするので
はなく、断面に目合わせをするのであるから、マージン
が小さくなるのは当然である。
【００１７】製造コストの問題点は分子線エピタキシー
による選択成長工程にある。分子線エピタキシーは低温
成長を特徴とし、結晶成長速度の制御性も比較的良いた
め、不純物導入濃度の精密さを要求しなければ、良く制
御されたエピタキシャル構造を得ることができる。しか
し、超高真空の装置を必要とするため、装置コストが高
く、またスループットが低い。また、当然ながら選択エ
ピタキシャル成長に関する工程が加わるため製造コスト
が上昇する。従って、大容量・低価格を要求されるＤＲ
ＡＭの製造工程に分子線エピタキシーを使用するのは不
利である。
による選択成長工程にある。分子線エピタキシーは低温
成長を特徴とし、結晶成長速度の制御性も比較的良いた
め、不純物導入濃度の精密さを要求しなければ、良く制
御されたエピタキシャル構造を得ることができる。しか
し、超高真空の装置を必要とするため、装置コストが高
く、またスループットが低い。また、当然ながら選択エ
ピタキシャル成長に関する工程が加わるため製造コスト
が上昇する。従って、大容量・低価格を要求されるＤＲ
ＡＭの製造工程に分子線エピタキシーを使用するのは不
利である。
【００１８】また、上記の製造技術の困難さは、歩留り
を低下させ、結果的にコスト上昇につながる。以上のこ
とから、平面型トランジスタを用いて同程度のセル面積
が実現できるならば、セルトランジスタのチャネル不純
物分布、ソース・ドレイン不純物分布、ゲート絶縁膜厚
などを容易に制御できる平面型トランジスタでメモリセ
ルを構成した方が有利である。
を低下させ、結果的にコスト上昇につながる。以上のこ
とから、平面型トランジスタを用いて同程度のセル面積
が実現できるならば、セルトランジスタのチャネル不純
物分布、ソース・ドレイン不純物分布、ゲート絶縁膜厚
などを容易に制御できる平面型トランジスタでメモリセ
ルを構成した方が有利である。
【００１９】本発明は以上の点に鑑みなされたもので、
製造とチャネル構造の制御が容易な平面チャネル型のト
ランジスタを用いて、トレンチキャパシタセルの利点で
ある平坦性を損なわず、面積の小さなメモリセルを有す
る半導体装置及びその製造方法を提供することを目的と
する。
製造とチャネル構造の制御が容易な平面チャネル型のト
ランジスタを用いて、トレンチキャパシタセルの利点で
ある平坦性を損なわず、面積の小さなメモリセルを有す
る半導体装置及びその製造方法を提供することを目的と
する。
【００２０】
【課題を解決するための手段】本発明の半導体装置は上
記の目的を達成するため、１導電型半導体基板上に形成
された溝の内部のプレート電極が溝側壁に形成された容
量絶縁膜及び溝側壁に沿って形成された反対導電型拡散
層とから容量が形成され、反対導電型拡散層の半導体基
板表面を含む領域上にゲート絶縁膜及びゲート電極を半
導体基板表面に対して垂直方向に順次に形成されている
構成としたものである。
記の目的を達成するため、１導電型半導体基板上に形成
された溝の内部のプレート電極が溝側壁に形成された容
量絶縁膜及び溝側壁に沿って形成された反対導電型拡散
層とから容量が形成され、反対導電型拡散層の半導体基
板表面を含む領域上にゲート絶縁膜及びゲート電極を半
導体基板表面に対して垂直方向に順次に形成されている
構成としたものである。
【００２１】また、本発明の製造方法では、上記の目的
を達成するため、半導体基板をエッチングマスクを使用
してエッチングして島状素子領域を形成する第１の工程
と、島状素子領域の周囲にエッチバックによりサイドウ
ォールを形成する第２の工程と、エッチングマスクとサ
イドウォールとを島状素子領域の一部において除去する
第３の工程と、第１乃至第３の工程により形成されたエ
ッチングマスクとサイドウォールとをマスクにして半導
体基板をエッチングして溝と素子領域を得る第４の工程
と、素子領域の周囲に斜めイオン注入により半導体基板
と反対導電型の拡散層を形成する第５の工程と、溝の底
に隣接容量間分離のための拡散層を形成した後に溝の側
壁に容量絶縁膜を形成する第６の工程と、反対導電型の
拡散層の半導体基板表面を含む領域上にゲート絶縁膜及
びゲート電極を半導体基板表面に対して垂直方向に順次
に形成する第７の工程とを含む構成としたものである。
を達成するため、半導体基板をエッチングマスクを使用
してエッチングして島状素子領域を形成する第１の工程
と、島状素子領域の周囲にエッチバックによりサイドウ
ォールを形成する第２の工程と、エッチングマスクとサ
イドウォールとを島状素子領域の一部において除去する
第３の工程と、第１乃至第３の工程により形成されたエ
ッチングマスクとサイドウォールとをマスクにして半導
体基板をエッチングして溝と素子領域を得る第４の工程
と、素子領域の周囲に斜めイオン注入により半導体基板
と反対導電型の拡散層を形成する第５の工程と、溝の底
に隣接容量間分離のための拡散層を形成した後に溝の側
壁に容量絶縁膜を形成する第６の工程と、反対導電型の
拡散層の半導体基板表面を含む領域上にゲート絶縁膜及
びゲート電極を半導体基板表面に対して垂直方向に順次
に形成する第７の工程とを含む構成としたものである。
【００２２】
【作用】本発明の半導体装置では、半導体基板に形成さ
れた溝側壁の容量の一部を構成する反対導電型拡散層の
半導体基板表面を含む領域上に、ゲート絶縁膜及びゲー
ト電極を半導体基板表面に対して垂直方向に順次に形成
されている構成としたため、容量電極である上記反対導
電型拡散層とスイッチングトランジスタとを接続する部
分（容量コンタクト）の面積が存在しないようにでき
る。
れた溝側壁の容量の一部を構成する反対導電型拡散層の
半導体基板表面を含む領域上に、ゲート絶縁膜及びゲー
ト電極を半導体基板表面に対して垂直方向に順次に形成
されている構成としたため、容量電極である上記反対導
電型拡散層とスイッチングトランジスタとを接続する部
分（容量コンタクト）の面積が存在しないようにでき
る。
【００２３】また、本発明の半導体装置では、上記の反
対導電型拡散層がそのままメモリセルトランジスタのソ
ースを兼ねているため、容量コンタクト窓を形成する必
要がない。また、素子分離領域をすべてセル容量として
使用できる。
対導電型拡散層がそのままメモリセルトランジスタのソ
ースを兼ねているため、容量コンタクト窓を形成する必
要がない。また、素子分離領域をすべてセル容量として
使用できる。
【００２４】更に、本発明の半導体装置では、容量電極
側の拡散層を縦形構造とするようにしたため、通常の平
面型トランジスタを用いるよりもしきい値電圧の基板−
ソース間電位差依存性を小さくすることができ、これに
よりゲート電圧を小さくできるためにゲート絶縁膜にか
かる電界を緩和できる。
側の拡散層を縦形構造とするようにしたため、通常の平
面型トランジスタを用いるよりもしきい値電圧の基板−
ソース間電位差依存性を小さくすることができ、これに
よりゲート電圧を小さくできるためにゲート絶縁膜にか
かる電界を緩和できる。
【００２５】また、本発明の製造方法においては、第１
乃至第４の工程で使用するエッチングマスクは、最下層
にゲート酸化膜を有するマスク酸化膜とゲート電極材料
の膜とが順次に積層された多層構造としたため、上記反
対導電型拡散層とメモリセルトランジスタの接続がセル
フアラインで行える。
乃至第４の工程で使用するエッチングマスクは、最下層
にゲート酸化膜を有するマスク酸化膜とゲート電極材料
の膜とが順次に積層された多層構造としたため、上記反
対導電型拡散層とメモリセルトランジスタの接続がセル
フアラインで行える。
【００２６】
【実施例】次に、本発明の実施例について説明する。図
１は本発明の一実施例におけるメモリセルアレイの断面
図、図２は本発明の一実施例におけるメモリセルアレイ
のビット線形成前の斜視図、図３は本発明の一実施例に
おけるメモリセルアレイの平面図を示す。本実施例は、
ＤＲＡＭメモリセルの１ビット当り１コンタクトのオー
プンビット線構造である。
１は本発明の一実施例におけるメモリセルアレイの断面
図、図２は本発明の一実施例におけるメモリセルアレイ
のビット線形成前の斜視図、図３は本発明の一実施例に
おけるメモリセルアレイの平面図を示す。本実施例は、
ＤＲＡＭメモリセルの１ビット当り１コンタクトのオー
プンビット線構造である。
【００２７】各図において、ｐ型Ｓｉ基板１上の素子領
域２の周囲すべてには、容量電極となるｎ型拡散層３が
メモリセルトランジスタの容量拡散層にセルフアライン
で接続されている。すなわち、厚さ８ｎｍ程度のゲート
酸化膜１３上の、厚さ２００ｎｍ程度のワード線（ゲー
ト電極）７が溝側壁の拡散層の基板面交差部分を覆うよ
うに設置されるため、容量コンタクトの形成は不要であ
る。また、素子領域２の周囲すべてを容量電極として用
いるために、ＨＴＯサイドウォールによって、ｎ型拡散
層３がメモリセルトランジスタの容量側拡散層を除いて
引き下げられている。
域２の周囲すべてには、容量電極となるｎ型拡散層３が
メモリセルトランジスタの容量拡散層にセルフアライン
で接続されている。すなわち、厚さ８ｎｍ程度のゲート
酸化膜１３上の、厚さ２００ｎｍ程度のワード線（ゲー
ト電極）７が溝側壁の拡散層の基板面交差部分を覆うよ
うに設置されるため、容量コンタクトの形成は不要であ
る。また、素子領域２の周囲すべてを容量電極として用
いるために、ＨＴＯサイドウォールによって、ｎ型拡散
層３がメモリセルトランジスタの容量側拡散層を除いて
引き下げられている。
【００２８】素子領域２の周囲の溝には、容量絶縁膜
４、プレート電極５及び酸化膜１９が埋め込まれてい
る。溝の底部には、ｎ型拡散層３は届いてはおらず、底
部にｐ+拡散層６が形成されて、隣接容量間分離を形成
している。底部のｐ+拡散層６は、ｐ-／ｐ+エピタキシ
ャル基板を用いることによって代用することもできる。
４、プレート電極５及び酸化膜１９が埋め込まれてい
る。溝の底部には、ｎ型拡散層３は届いてはおらず、底
部にｐ+拡散層６が形成されて、隣接容量間分離を形成
している。底部のｐ+拡散層６は、ｐ-／ｐ+エピタキシ
ャル基板を用いることによって代用することもできる。
【００２９】また、従来のメモリセルと同様に、本実施
例は層間酸化膜８、ビット線９及び表面保護膜としての
層間絶縁膜１０を有する。ビット線９とメモリセルトラ
ンジスタの拡散層とはコンタクトプラグ１１により接続
される。
例は層間酸化膜８、ビット線９及び表面保護膜としての
層間絶縁膜１０を有する。ビット線９とメモリセルトラ
ンジスタの拡散層とはコンタクトプラグ１１により接続
される。
【００３０】次に、本発明の製造方法の一実施例につい
て図４及び図５の素子構造断面図と共に説明する。ま
ず、図４（ａ）に示すように、厚さ８ｎｍ程度のゲート
酸化膜１３上に設けられた、再下層にゲート酸化膜を有
するマスク酸化膜１４／ゲートポリシリコン１５からな
るエッチングマスクにより、ｐ+領域上にあるｐ-領域の
厚さが２．５μｍ程度のｐ-／ｐ+エピタキシャルＳｉ基
板２２を０．３μｍ〜０．５μｍ程度ドライエッチング
し、形成された２ビット毎の島状のＳｉ領域の周囲に、
エッチバックにより厚さ３０〜５０ｎｍ程度のＨＴＯサ
イドウォール１２を形成する。上記の基板２２が図１に
示したｐ型Ｓｉ基板１に相当する。
て図４及び図５の素子構造断面図と共に説明する。ま
ず、図４（ａ）に示すように、厚さ８ｎｍ程度のゲート
酸化膜１３上に設けられた、再下層にゲート酸化膜を有
するマスク酸化膜１４／ゲートポリシリコン１５からな
るエッチングマスクにより、ｐ+領域上にあるｐ-領域の
厚さが２．５μｍ程度のｐ-／ｐ+エピタキシャルＳｉ基
板２２を０．３μｍ〜０．５μｍ程度ドライエッチング
し、形成された２ビット毎の島状のＳｉ領域の周囲に、
エッチバックにより厚さ３０〜５０ｎｍ程度のＨＴＯサ
イドウォール１２を形成する。上記の基板２２が図１に
示したｐ型Ｓｉ基板１に相当する。
【００３１】次に、図４（ｂ）に示すように、２ビット
分の島状Ｓｉ領域の真ん中の部分の、マスク酸化膜１４
／ゲートポリシリコン１５からなるエッチングマスクと
ＨＴＯサイドウォール１２とをドライエッチングにより
除去する。
分の島状Ｓｉ領域の真ん中の部分の、マスク酸化膜１４
／ゲートポリシリコン１５からなるエッチングマスクと
ＨＴＯサイドウォール１２とをドライエッチングにより
除去する。
【００３２】続いて、以上の工程により形成されたエッ
チングマスクパターンと、酸化膜サイドウォールをマス
クにして、Ｓｉ基板２２をドライエッチングし、図４
（ｃ）に示すように１ビット毎に形成された素子領域を
得た後、この素子領域の周囲にＡｓの斜めイオン注入に
よって、ｎ型拡散層３を形成する。
チングマスクパターンと、酸化膜サイドウォールをマス
クにして、Ｓｉ基板２２をドライエッチングし、図４
（ｃ）に示すように１ビット毎に形成された素子領域を
得た後、この素子領域の周囲にＡｓの斜めイオン注入に
よって、ｎ型拡散層３を形成する。
【００３３】また、図４（ｃ）に示すように、前記ｐ+
拡散層６を得るため、イオン注入後更にＳｉ基板２２を
そのｐ+領域が露出するまでドライエッチングした後、
酸化窒化膜等の容量絶縁膜４を形成する。
拡散層６を得るため、イオン注入後更にＳｉ基板２２を
そのｐ+領域が露出するまでドライエッチングした後、
酸化窒化膜等の容量絶縁膜４を形成する。
【００３４】次に、図５（ａ）に示すように、素子領域
の周囲をエッチバックによりプレートポリシリコン１６
と埋め込みＨＴＯ１７で順に埋め込み（マスク酸化膜は
ＨＴＯエッチバック時に同時に除去される）、ＷＳｉな
どの低抵抗ワード線材料を堆積してドライエッチングに
よりポリサイドワード線１８を２００ｎｍ程度の厚さに
形成する。上記のプレートポリシリコン１６は前記図１
乃至図３に示したプレート電極５に相当し、埋め込みＨ
ＴＯ１７は前記酸化膜１９に相当し、また、ポリサイド
ワード線１８が前記ワード線７に相当する。
の周囲をエッチバックによりプレートポリシリコン１６
と埋め込みＨＴＯ１７で順に埋め込み（マスク酸化膜は
ＨＴＯエッチバック時に同時に除去される）、ＷＳｉな
どの低抵抗ワード線材料を堆積してドライエッチングに
よりポリサイドワード線１８を２００ｎｍ程度の厚さに
形成する。上記のプレートポリシリコン１６は前記図１
乃至図３に示したプレート電極５に相当し、埋め込みＨ
ＴＯ１７は前記酸化膜１９に相当し、また、ポリサイド
ワード線１８が前記ワード線７に相当する。
【００３５】その後、図５（ｂ）に示すように、層間酸
化膜８の堆積と平坦化を行った後にビットコンタクト
（図３に４５で示す）を開口し、ポリシリコンコンタク
トプラグ２０及びシリサイドビット線２１の形成を行
う。ポリシリコンコンタクトプラグ２０は前記図１及び
図２に示したコンタクトプラグ１１に相当し、また、シ
リサイドビット線２１は前記ビット線９に相当する。
化膜８の堆積と平坦化を行った後にビットコンタクト
（図３に４５で示す）を開口し、ポリシリコンコンタク
トプラグ２０及びシリサイドビット線２１の形成を行
う。ポリシリコンコンタクトプラグ２０は前記図１及び
図２に示したコンタクトプラグ１１に相当し、また、シ
リサイドビット線２１は前記ビット線９に相当する。
【００３６】更に、層間絶縁膜１０をシリサイドビット
線２１上に図１に示したように表面保護膜として形成す
る。その後、通常のＤＲＡＭ製造プロセスと同様にメタ
ル配線形成プロセスを行う。
線２１上に図１に示したように表面保護膜として形成す
る。その後、通常のＤＲＡＭ製造プロセスと同様にメタ
ル配線形成プロセスを行う。
【００３７】本実施例によれば、ｐ型Ｓｉ基板１に形成
された溝側壁の拡散層容量電極であるｎ型拡散層３の基
板表面部分にゲート絶縁膜である層間酸化膜８とスイッ
チングトランジスタのゲート電極であるワード線７とが
基板表面に対して垂直方向に順次に形成されているた
め、スイッチングトランジスタとｎ型拡散層３とを接続
する部分（容量コンタクト）の面積が存在しない。
された溝側壁の拡散層容量電極であるｎ型拡散層３の基
板表面部分にゲート絶縁膜である層間酸化膜８とスイッ
チングトランジスタのゲート電極であるワード線７とが
基板表面に対して垂直方向に順次に形成されているた
め、スイッチングトランジスタとｎ型拡散層３とを接続
する部分（容量コンタクト）の面積が存在しない。
【００３８】従って、不純物分布及びゲート酸化膜厚分
布の制御が困難な縦形のトランジスタを用いなくとも、
少なくとも同程度に小さなメモリセル面積が得られる。
本実施例のセル面積の最小値は、設計ルールをＦとした
時、ビット線コンタクトであるコンタクトプラグ１１を
メモリセル１ビット毎に形成しているため６Ｆ２である
（なお、２ビット毎に形成する場合には４Ｆ２であ
る）。
布の制御が困難な縦形のトランジスタを用いなくとも、
少なくとも同程度に小さなメモリセル面積が得られる。
本実施例のセル面積の最小値は、設計ルールをＦとした
時、ビット線コンタクトであるコンタクトプラグ１１を
メモリセル１ビット毎に形成しているため６Ｆ２である
（なお、２ビット毎に形成する場合には４Ｆ２であ
る）。
【００３９】また、本実施例によれば、通常の平面型ト
ランジスタを用いるよりもゲート絶縁膜にかかる電界を
緩和することができる。その理由について図６及び図７
と共に説明する。図６は図１に示したメモリセルのトラ
ンジスタ部分のみを取り出してデバイスシミュレータに
よりサブスレショルド特性を求めた結果を示す。
ランジスタを用いるよりもゲート絶縁膜にかかる電界を
緩和することができる。その理由について図６及び図７
と共に説明する。図６は図１に示したメモリセルのトラ
ンジスタ部分のみを取り出してデバイスシミュレータに
よりサブスレショルド特性を求めた結果を示す。
【００４０】ただし、トランジスタ（Ｎチャネル）の構
造は以下のように仮定した。ゲート電極はゲート長０．
２５μｍ 、ゲート幅１μｍのリンドープポリシリコン
ゲート、ゲート酸化膜厚８ｎｍ、拡散層構造は容量電極
側が注入エネルギー７０ｋｅＶ、ドーズ量１×１０１５
ｃｍ−２、入射角６°（垂直方向に対して）の斜めＡｓ
注入シングルドレイン、ビットコンタクト側が３０ｎｍ
の酸化膜サイドウォールを介して、注入エネルギー７０
ｋｅＶ、ドーズ量５×１０１３ｃｍ−２のＡｓ注入ＬＤ
Ｄ（ＬＤＤサイドウォールは１００ｎｍ）である。
造は以下のように仮定した。ゲート電極はゲート長０．
２５μｍ 、ゲート幅１μｍのリンドープポリシリコン
ゲート、ゲート酸化膜厚８ｎｍ、拡散層構造は容量電極
側が注入エネルギー７０ｋｅＶ、ドーズ量１×１０１５
ｃｍ−２、入射角６°（垂直方向に対して）の斜めＡｓ
注入シングルドレイン、ビットコンタクト側が３０ｎｍ
の酸化膜サイドウォールを介して、注入エネルギー７０
ｋｅＶ、ドーズ量５×１０１３ｃｍ−２のＡｓ注入ＬＤ
Ｄ（ＬＤＤサイドウォールは１００ｎｍ）である。
【００４１】ｐ型基板濃度は１×１０１７ｃｍ−３、チ
ャネル注入条件は注入エネルギー２０ｋｅＶ、ドーズ量
３×１０１２ｃｍ−２のＢ注入である。プレート電極５
は基板表面から０．３μｍだけ下がった位置まで埋め込
まれているものとした。熱処理条件は８５０℃、３０分
である。
ャネル注入条件は注入エネルギー２０ｋｅＶ、ドーズ量
３×１０１２ｃｍ−２のＢ注入である。プレート電極５
は基板表面から０．３μｍだけ下がった位置まで埋め込
まれているものとした。熱処理条件は８５０℃、３０分
である。
【００４２】図６において、実線は容量電極側からビッ
トコンタクト側へ電流を流した場合、破線はビットコン
タクト側から容量電極側へ電流を流した場合の特性であ
る。縦軸はドレイン電流、横軸はゲート電圧である。ド
レイン・ソース間電圧は１．０Ｖとし、基板・ソース間
電位０Ｖ、−１Ｖ、−２Ｖについて示した。ただし、こ
こでは２つの拡散層のうち、基準電位に設定する方の端
子をソースと呼ぶことにする。なお、図中の記号Ｖ
ｓｕｂは基板・ソース間電位差、Ｖｄｓはドレイン・ソ
ース間電位差である。
トコンタクト側へ電流を流した場合、破線はビットコン
タクト側から容量電極側へ電流を流した場合の特性であ
る。縦軸はドレイン電流、横軸はゲート電圧である。ド
レイン・ソース間電圧は１．０Ｖとし、基板・ソース間
電位０Ｖ、−１Ｖ、−２Ｖについて示した。ただし、こ
こでは２つの拡散層のうち、基準電位に設定する方の端
子をソースと呼ぶことにする。なお、図中の記号Ｖ
ｓｕｂは基板・ソース間電位差、Ｖｄｓはドレイン・ソ
ース間電位差である。
【００４３】また、比較のために、ビットコンタクト側
の拡散層構造をゲートに対して折り返して対称な平面拡
散層構造とした場合（通常のＬＤＤ構造）のサブスレシ
ョルド特性を図７に示す。同図中、縦軸はドレイン電
流、横軸はゲート電圧である。ドレイン・ソース間電圧
Ｖｄｓは１．０Ｖとし、基板・ソース間電位差Ｖｓｕｂ
は０Ｖ、−１Ｖ、−２Ｖについて示した。ここでは２つ
の拡散層のうち、図６と同様に基準電位に設定する方の
端子をソースと呼ぶことにする。
の拡散層構造をゲートに対して折り返して対称な平面拡
散層構造とした場合（通常のＬＤＤ構造）のサブスレシ
ョルド特性を図７に示す。同図中、縦軸はドレイン電
流、横軸はゲート電圧である。ドレイン・ソース間電圧
Ｖｄｓは１．０Ｖとし、基板・ソース間電位差Ｖｓｕｂ
は０Ｖ、−１Ｖ、−２Ｖについて示した。ここでは２つ
の拡散層のうち、図６と同様に基準電位に設定する方の
端子をソースと呼ぶことにする。
【００４４】図６及び図７からわかるように、基板・ソ
ース間電位が０Ｖの場合、図６と図７のドレイン電流・
ゲート電圧曲線はほぼ一致し、しきい値電圧もほぼ等し
い。しかし、基板・ソース間電位差Ｖｓｕｂが負の側に
増加するに伴って、しきい値電圧の基板・ソース間電位
差依存性が図６では急激に小さくなる。
ース間電位が０Ｖの場合、図６と図７のドレイン電流・
ゲート電圧曲線はほぼ一致し、しきい値電圧もほぼ等し
い。しかし、基板・ソース間電位差Ｖｓｕｂが負の側に
増加するに伴って、しきい値電圧の基板・ソース間電位
差依存性が図６では急激に小さくなる。
【００４５】このような特性を示す原因は容量電極側の
縦型拡散層構造にある。基板・ソース間電位差Ｖｓｕｂ
を負の側に増加させて行くとき、最初ゲート電極下の容
量分割効果により、しきい値電圧が上昇する。縦型拡散
層近傍では電位分布が縦型拡散層に平行、すなわちトラ
ンジスタのチャネルに対して垂直であるため、基板電位
を負の側に増加させてゆくと、空乏層がチャネル方向に
伸びて実効チャネル長が減少し、ドレイン電流が増加す
る。すなわち、しきい値電圧としては低下する。従っ
て、基板・ソース間電位差Ｖｓｕｂ を負の側に増加さ
せてゆくと、上記２つの効果が相殺し合って、しきい値
電圧の基板・ソース間電位差依存性が、通常の平面型ト
ランジスタよりも急激に減少する。
縦型拡散層構造にある。基板・ソース間電位差Ｖｓｕｂ
を負の側に増加させて行くとき、最初ゲート電極下の容
量分割効果により、しきい値電圧が上昇する。縦型拡散
層近傍では電位分布が縦型拡散層に平行、すなわちトラ
ンジスタのチャネルに対して垂直であるため、基板電位
を負の側に増加させてゆくと、空乏層がチャネル方向に
伸びて実効チャネル長が減少し、ドレイン電流が増加す
る。すなわち、しきい値電圧としては低下する。従っ
て、基板・ソース間電位差Ｖｓｕｂ を負の側に増加さ
せてゆくと、上記２つの効果が相殺し合って、しきい値
電圧の基板・ソース間電位差依存性が、通常の平面型ト
ランジスタよりも急激に減少する。
【００４６】以上の理由によって、本実施例は例えば、
基板・ソース間電位差Ｖｓｕｂ を−１Ｖに設定して使
用する場合、通常の構造のトランジスタよりも、しきい
値電圧の基板電位依存性が図６及び図７に示す如くかな
り小さくなる。
基板・ソース間電位差Ｖｓｕｂ を−１Ｖに設定して使
用する場合、通常の構造のトランジスタよりも、しきい
値電圧の基板電位依存性が図６及び図７に示す如くかな
り小さくなる。
【００４７】ＤＲＡＭメモリセルにデータを書き込む際
には完全にデータを書き込むため、容量電極の電位上昇
（すなわち、メモリセルトランジスタの基板・ソース間
電圧の増加）による、しきい値電圧の上昇分を見込んで
ゲート電圧を設定するのが普通である。従って、しきい
値電圧の基板・ソース間電位差依存性が小さければ、そ
れだけゲート電圧を低くでき、ゲート絶縁膜にかかる電
界を低減することができる。本実施例のメモリセルトラ
ンジスタはこの要求を満たしていることから、ゲート酸
化膜の寿命や信頼性に対して従来のメモリセルよりも有
利である。
には完全にデータを書き込むため、容量電極の電位上昇
（すなわち、メモリセルトランジスタの基板・ソース間
電圧の増加）による、しきい値電圧の上昇分を見込んで
ゲート電圧を設定するのが普通である。従って、しきい
値電圧の基板・ソース間電位差依存性が小さければ、そ
れだけゲート電圧を低くでき、ゲート絶縁膜にかかる電
界を低減することができる。本実施例のメモリセルトラ
ンジスタはこの要求を満たしていることから、ゲート酸
化膜の寿命や信頼性に対して従来のメモリセルよりも有
利である。
【００４８】なお、本発明は上記の実施例に限定される
ものではなく、例えば、上記の実施例ではＳｉ基板１の
溝底の隣接容量間分離を形成するために、ｐ-／ｐ+エピ
タキシャル基板２２を用いたが、バルクｐ基板を用い
て、溝底にＢのイオン注入により前記ｐ+拡散層６を形
成するようにしてもよい。
ものではなく、例えば、上記の実施例ではＳｉ基板１の
溝底の隣接容量間分離を形成するために、ｐ-／ｐ+エピ
タキシャル基板２２を用いたが、バルクｐ基板を用い
て、溝底にＢのイオン注入により前記ｐ+拡散層６を形
成するようにしてもよい。
【００４９】また、上記の実施例ではメモリセル構造、
製造方法ともにｐ型Ｓｉ基板上にｎ型拡散層３を形成す
るようにしたが、ｎ型Ｓｉ基板上にｐ型拡散層を形成す
るようにしても、導電型が実施例と反対になるだけで本
発明を実現できることは勿論である。
製造方法ともにｐ型Ｓｉ基板上にｎ型拡散層３を形成す
るようにしたが、ｎ型Ｓｉ基板上にｐ型拡散層を形成す
るようにしても、導電型が実施例と反対になるだけで本
発明を実現できることは勿論である。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
容量電極である上記反対導電型拡散層とスイッチングト
ランジスタとを接続する部分（容量コンタクト）の面積
が存在しないようにしたため、不純物分布及びゲート酸
化膜厚分布の制御が困難な縦型のトランジスタを用いな
くとも、少なくとも同程度に小さなメモリセル面積が得
られる。
容量電極である上記反対導電型拡散層とスイッチングト
ランジスタとを接続する部分（容量コンタクト）の面積
が存在しないようにしたため、不純物分布及びゲート酸
化膜厚分布の制御が困難な縦型のトランジスタを用いな
くとも、少なくとも同程度に小さなメモリセル面積が得
られる。
【００５１】また、本発明の半導体装置によれば、反対
導電型拡散層がそのままメモリセルトランジスタのソー
スを兼ねており、容量コンタクト窓を形成する必要がな
いため、リソグラフィー工程の目合わせずれを考慮しな
くても良く、また、素子分離領域をすべてセル容量とし
て使用できる。このため、チャネル不純物分布やゲート
酸化膜厚の制御が容易になり、メモリセルトランジスタ
の基板電位も制御することができ、また、トレンチキャ
パシタセルの特長である平坦度を損なうことがなく、ゲ
ート酸化膜厚の不均一姓も生じにくくできる。
導電型拡散層がそのままメモリセルトランジスタのソー
スを兼ねており、容量コンタクト窓を形成する必要がな
いため、リソグラフィー工程の目合わせずれを考慮しな
くても良く、また、素子分離領域をすべてセル容量とし
て使用できる。このため、チャネル不純物分布やゲート
酸化膜厚の制御が容易になり、メモリセルトランジスタ
の基板電位も制御することができ、また、トレンチキャ
パシタセルの特長である平坦度を損なうことがなく、ゲ
ート酸化膜厚の不均一姓も生じにくくできる。
【００５２】更に、本発明の半導体装置によれば、容量
電極側の拡散層を縦形構造とすることにより、通常の平
面型トランジスタを用いるよりもゲート電圧を小さくで
きるためにゲート絶縁膜にかかる電界を緩和でき、よっ
て、ゲート酸化膜の寿命や信頼性を向上できる。
電極側の拡散層を縦形構造とすることにより、通常の平
面型トランジスタを用いるよりもゲート電圧を小さくで
きるためにゲート絶縁膜にかかる電界を緩和でき、よっ
て、ゲート酸化膜の寿命や信頼性を向上できる。
【００５３】また、本発明の製造方法においては、第１
乃至第４の工程で使用するエッチングマスクは、最下層
にゲート酸化膜を有するマスク酸化膜とゲート電極材料
の膜とが順次に積層された多層構造とすることにより、
反対導電型拡散層とメモリセルトランジスタの接続がセ
ルフアラインで行えるようにしたため、容量コンタクト
部の形成が必要でなく、かつ、面積の小さなＤＲＡＭメ
モリセルが得られる。
乃至第４の工程で使用するエッチングマスクは、最下層
にゲート酸化膜を有するマスク酸化膜とゲート電極材料
の膜とが順次に積層された多層構造とすることにより、
反対導電型拡散層とメモリセルトランジスタの接続がセ
ルフアラインで行えるようにしたため、容量コンタクト
部の形成が必要でなく、かつ、面積の小さなＤＲＡＭメ
モリセルが得られる。
【図１】本発明の一実施例におけるメモリセルアレイの
断面図である。
断面図である。
【図２】本発明の一実施例におけるメモリセルアレイの
ビット線形成前の斜視図である。
ビット線形成前の斜視図である。
【図３】本発明の一実施例におけるメモリセルアレイの
平面図である。
平面図である。
【図４】本発明製造方法の一実施例の各工程の素子構造
断面図（その１）である。
断面図（その１）である。
【図５】本発明製造方法の一実施例の各工程の素子構造
断面図（その２）である。
断面図（その２）である。
【図６】本発明の一実施例のサブスレショルド特性図で
ある。
ある。
【図７】通常のＬＬＤトランジスタのサブスレショルド
特性図である。
特性図である。
【図８】従来装置の一例の断面図である。
【図９】従来装置の一例の平面図である。
【図１０】従来製造方法の一例の各工程の素子構造断面
図（その１）である。
図（その１）である。
【図１１】従来製造方法の一例の各工程の素子構造断面
図（その２）である。
図（その２）である。
１ ｐ型Ｓｉ基板 ２ 素子領域 ３ ｎ型拡散層 ４ 容量絶縁膜 ５ プレート電極 ６ ｐ+拡散層 ７ ワード線 ８ 層間酸化膜 ９ ビット線 １０ 層間絶縁膜 １１ コンタクトプラグ １２ ＨＴＯサイドウォール １３ ゲート酸化膜 １４ マスク酸化膜 １５ ゲートポリシリコン １６ プレートポリシリコン １７ 埋め込みＨＴＯ １８ ポリサイドワード線 ２０ ポリシリコンコンタクトプラグ ２１ シリサイドビット線
Claims (3)
- 【請求項１】 １導電型半導体基板上に形成された溝の
内部のプレート電極が該溝側壁に形成された容量絶縁膜
及び該溝側壁に沿って形成された反対導電型拡散層とか
ら容量が形成され、該反対導電型拡散層の前記半導体基
板表面を含む領域上にゲート絶縁膜及びゲート電極を該
半導体基板表面に対して垂直方向に順次に形成されてい
ることを特徴とする半導体装置。 - 【請求項２】 半導体基板をエッチングマスクを使用し
てエッチングして島状素子領域を形成する第１の工程
と、 該島状素子領域の周囲にエッチバックによりサイドウォ
ールを形成する第２の工程と、 前記エッチングマスクと前記サイドウォールとを前記島
状素子領域の一部において除去する第３の工程と、 前記第１乃至第３の工程により形成された前記エッチン
グマスクとサイドウォールとをマスクにして前記半導体
基板をエッチングして溝と素子領域を得る第４の工程
と、 前記素子領域の周囲に斜めイオン注入により前記半導体
基板と反対導電型の拡散層を形成する第５の工程と、 前記溝の底に隣接容量間分離のための拡散層を形成した
後に前記溝の側壁に容量絶縁膜を形成する第６の工程
と、 前記反対導電型の拡散層の前記半導体基板表面を含む領
域上にゲート絶縁膜及びゲート電極を該半導体基板表面
に対して垂直方向に順次に形成する第７の工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記エッチングマスクは、最下層にゲー
ト酸化膜を有するマスク酸化膜とゲート電極材料の膜と
が順次に積層された多層構造であることを特徴とする請
求項２記載の半導体装置の製造方法。
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