JPS63240061A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置およびその製造方法に関し、特にそ
のうち、ダイナミック・ランダム・アクセス・メモリー
（以後、ＤＲＡＭと記す）に関し、よシ具体的には、メ
モリーセルのなかの、電荷転送のためのスイッチングト
ランジスタ構造およびその製造方法に関する。

従来の技術 従来のＤＲＡＭのセル構造を第４図に示す。電荷はセル
プレート１と呼ばれるゲートとＰ型シリコン基板２に形
成されたＮ型不純物拡散層３と、それらの電極に挾まれ
た酸化膜４よりなる容量に蓄えられる仕組み・になる。

スイッチングトランジスタＱのゲート６に印加された電
圧により、トランジスタが動作し、電荷がゲート５直下
を流れ情報の書き込み、読み出しが可能になる。書き込
まれる、又は、読み出される電荷は、ビット線６を流れ
る。［：　Ｍ、　Ｓａｋａｍｏｔｏ　ｅｔ、　ａｌ、　
：　＠ＢｕｒｉｅｄＳｔｏｒａｇｅ　Ｅｌｅｃｔｒｏｄ
ｅ（ＢＳＥ　）Ｃｅｌｌ　Ｆｏｒ　ＭｅｇａｂｉｔＤＲ
ＡＭＳ”、アイイーデーエム　ダイジェストオプ　テク
ニカルヘーパーズ（ＩＥＤＭ　Ｄｉｇ、　ｏｆＴｅｃｈ
、　Ｐａｐｅｒｓ　）（１９８５）　Ｐ、７１０　］と
ころで、ＤＲＡＭの高集積化に伴いメモリーセルの面積
は小さくなるが、容量に関しては、溝側壁に形成する事
から、溝の深さを大きくすれば、容量の減少は阻止し得
る。

スイッチングトランジスタＱの作製は、従来、ゲート６
を形成後、このゲート５をマスクにして、イオン注入法
により、ソース領域７、ドレイン領域９を形成する方法
によっていた。

発明が解決しようとする問題点 トランジスタＱに関して、キャリアの移動方向が、基板
表面に平行になる様に形成する事よシ、ソース７、チャ
ネル８、ドレイン９を配置する基板表面上領域を必要と
するため、メモリーセルの面積が小さくなると、トラン
ジスタ全体の寸法も小さくなシ、然るに、チャネル長が
短かくなる事から、しきい値電圧、ソースドレイン耐圧
の減少等の現象を生じる。その結果、ビット線に印加さ
れる電源電圧の規格変更という問題を生じた。

製造方法から考えると、イオン注入によりソース、ドレ
インを形成したために、トランジスタは、必然的に平面
配置した。

問題点を解決するための手段 そこで、本発明においては、半導体基板上に溝を有し、
溝内部に容量を形成し、容量の基板側電極となる、反対
導電型不純物拡散層（基板に含まれる不純物と逆の導電
性を有する不純物の拡散層）の基板表面に露出した部分
を含む、基板表面領域にのみ、半導体エピタキシャル層
を有し、かつ、エピタキシャル層の中に、トランジスタ
のソース領域、チャネルを含む領域、ドレイン領域をこ
の頭に、基板表面に垂直に配置する構造をとる。

本発明は、メモリーセルを作製するに際し、半導体基板
上に溝を形成して、この溝内に形成された容量の基板側
電極となる反対導電型の不純物拡散層の、基板表面に露
出した部分を含む基板表面領域に、分子線エピタキシャ
ル法により半導体エピタキシャル層を選択的に形成する
工程、エピタキシャル層の周囲に絶縁膜、更にその上に
金属電極を形成する工程を含む事を特徴とする製造方法
を用いる。

作　　用 従来の、トランジスタのソース、チャネル、ドレインを
基板表面上に並列配置する構造と比較して、本発明の、
ソース領域、チャネルを含む領域、ドレイン領域を基板
表面に垂直に配置する構造では、基板表面に必要とされ
るトランジスタ形成領域の面積は従来構造の約％になり
、小面積化が可能である。又、本発明の構造では、チャ
ネルを含む領域のチャネル方向の厚さは、基板表面上の
トランジスタ形成領域の面積に寄与しない為、ＤＲＡＭ
の高集積化に伴いメモリーセルの面積が小さくなっても
、チャネルを含む領域の厚さは薄くする必要がなく、短
チヤネル効果を回避して、良好なトランジスタ特性を得
る事ができる。

本発明のメモリーセルの製造方法をとる事により、ｓｉ
　エピタキシャル層を選択的に形成する過程で生じる、
溝内部に形成した不純物拡散層の再分布を無視できる程
度に抑える事ができる。又、トランジスタのＰ／Ｎ　接
合部において、不純物濃度分布の急峻プロファイルを得
る事ができる為、ソースドレインの厚さが大きくならな
い。即ち、本発明の製造方法は、ＤＲＡＭの高集積化に
適した方法と考えられる。

実施例 以下に本発明の実施例について説明する。第１図に本発
明の一実施例であるメモリーセルアレーの断面図、第２
図にメモリーセルアレーの平面図、第３図ａ−ｅは本発
明のメモリーセルの製造方法の断面図を示す。

本発明の構造は第１図に示す様に、Ｐ型Ｓｔ基板２、に
堀られた溝・の側壁に、セルプレート１、酸化膜４、Ｎ
型不純物拡散層３から成る容量が形成されており、容量
の基板側電極の、Ｓｔ衣表面露出した部分を含む領域に
Ｓｉ　エピタキシャル層が選択的に成長し、エピタキシ
ャル層の中にソース領域７、チャネル８を含む層１０．
　ドレイン領域９を基板表面に垂直方向に有する。溝底
面には、隣り合うセルのＮ型拡散領域３のリークを阻止
する為に高濃度のＰ型拡散領域１１を設けている。

トランジスタＱは溝によシ孤立したＳｔ　Ｏ島の表面に
形成する。トランジスタＱは、ゲート電極６（ワード線
を兼ねる）に印加される電圧により動作して、電荷のや
シとりを、Ｎ型拡散層３とビット線６の間で行なう。ビ
ット線６の上の層はパッシベーション膜１２でビット線
６、トランジスタＱ等を衝撃、汚染等から保護する。

本実施例においてもわかる様に、ＤＲＡＭ高集積化に伴
い、Ｓｔ　島の表面領域の寸法が短かくなっても、トラ
ンジスタＱの寸法を、島表面と垂直方向には短かくする
必要がなく、ゲート電圧、ソースドレイン耐圧の劣化等
の短チヤネル化に伴う効果は回避できる。

第２図において、４つの正方形が、Ｓｌ　島を示してお
り各々、メモリーセルに対応する。Ｓｌ　島の周囲の実
線と点線で挾まれた領域は、Ｎ型拡散領域３に相当して
おり、その周囲に酸化膜４、更にセルプレート１があり
容量を形成する。トランジスタのソース領域７、チャネ
ルを含む領域１ｏ、ドレイン領域９は点線斜線で示す。

ゲート電極６（ワード線に相当）ビット線６は、メモリ
ーセル上で交叉しており、ビット線６とドレイン９の接
触領域を一点鎖線で示す。

第２図において、Ｓｔ　島の面積を１μｔｒＩ（１μｍ
×１μｍ）、Ｓｌ島とＳｌ島の間かくを０．２μｍ、チ
ップ面積を８０−、メモリーセルアレーに必要とされる
領域を８０％と仮定すると、約４０メガピツトの集積度
を得る事ができる。

ここで、トランジスタの形成領域は、１μｍＸ０１６μ
ｍの大きさである。

又、溝深さを４μｍ、ゲート酸化膜の厚さを１００人と
すると・、容量の大きさは、６６フエムト７ブランドに
なり、充分な大きさである。

ワード線の寸法は、本方法では、０．２〜０．３μｍと
なり、又ビット線の寸法は０．８〜１．０／ｊｍである
０ 以下に本実施例の製造方法を説明する。第３図ａに示す
様に、Ｐ型半導体Ｓｉ基板２に、例えばリアクティブイ
オンエッチ（ＲＩＥ）法により、深さ４μｍの溝を形成
し、溝底面には、例えばイオン注入法により、Ｂ＋を注
入してチャネルストッパ１１を形成する。Ｂ＋濃度は、
１０１９〜１０２０ｃｒｒ１−５である。次に側壁部に
容量を形成する為、基板側電極となるＮ型拡散層３を、
例えば、八８　固体拡散源法により均一に作製する。Ａ
ｓ濃度は、約１ｏ　ｔＭ　、拡散層深さは０．１μｍで
ある。酸化膜４を１００人成長させた後、溝内部をポリ
シリコンにより蒸着して、プレート電極１を形成する。

全面に酸化膜を約２０ＯＡ形成後、第３図すに示す様に
、Ｓｔ　の選択エピタキシャル成長領域のＳｔ　ｐ面の
みを例えばウェットエツチングによシ露出させ、他の領
域の酸化膜１３は残す。

基板を、アンモニア過酸化水素水で洗浄後、分子線エピ
タキシャル成長装置に導入し、圧力１０Ｔｏｒｒ１　基
板温度７００〜８ｏｏ℃で、全面を非常に強度の弱いｓ
ｉビームにより、露出したｓｉ　表面の清浄化処理を行
った後、不純物を含むＳｔ層を基板温度６００℃〜７０
０℃で成長させる。Ｓｉ層は、基板Ｓｔ　が露出してい
る領域ではエピタキシャル層に、ＳｉＯ３上ではポリシ
リコン層になる。

Ｓｉ　層は、Ａ８　を含む層１４、Ｂを含む層１６、八
８　を含む層１６からできており、八８　濃度は１０１
９〜１０２０Ｊ−３、Ｂ濃度は１０１６ｆｆｉ−３であ
る。又、各々の層の厚さは、Ａｓ　　を含む層が０．３
μｍ、Ｂを含む層が０．８μｍとなる。全面を濃硝酸液
によシエッラングを行ない、ポリシリコン領域を除去し
て、第３図Ｃに示す様に、エピタキシャル層のみを残す
。

分子線成長法を用いた利点は、第１にエピタキシャル層
を、基板温度６００’Ｃ〜７００’Ｃの低温で形成でき
る事である。なぜなら、この程度の基板温度では成長中
札進行する、既に基板に形成されている容量のＮ型拡散
層の再分布が無視できる程度である為である。

第２に、Ｐ／Ｎ接合部において、急峻なプロファイルを
得る事ができる為、ソース領域７、ドレイン領域９の厚
さが大きくならない事である。

エピタキシャル層の選択成長に、分子線法を用いる事は
、本製造方法の特徴である。

次に、基板を酸化して約１００人の酸化膜１７（第３図
ｄ）をエピタキシャル層の表面に成長させる。更に全面
に、例えばポリシリコンの様な、電極形成用金属を堆積
する。写真食刻法により、ワード線形成領域のみを残し
て、他の領域の金属部分を除去する。レジスト除去後、
全面をＲＩＨによりエッチバックを行ない、第３図ｄに
示す様な形のゲート電極１８を形成する。

第３図ｅに示す様に基板全面に、層間絶縁膜１９を堆積
後、平坦化の為に、例えば、レジスト塗布、又は、５Ｏ
ａ（スピン・オン・グラス）等のＳｉＯ２を含む溶剤塗
布を行ない、平坦な層２０を形成する。眉間膜１９は例
えば、プラズマＣＶＤ法により、３００’Ｃ程度の温度
で８１０２を堆積する。

基板全面をＲＩＥによりエツチングして、第１図に示す
様な平坦な層間絶縁膜２１を形成後、エピタキシャル層
のドレイン領域に接触するコンタクト窓を開孔する。全
面に、配線用金属例えば、Ａｌをスパッタ蒸着して、ビ
ット線形成領域６のみを残して、他の領域のＡｌを除去
する。

最後に、ビット線６、トランジスタＱの保護の為に、パ
ッシベーション膜１２を形成する。パッシベーション膜
としては、例えば、プラズマＣＶＤ法によυ、３００℃
程度の温度で、ＳｉＮを堆積する０ 発明の効果 本発明のメモリーセル構造をとる事により、トランジス
タの形成に必要とされる面積は従来構造の約％まで低減
できる。その結果、メモリーセル面積も、大巾に減少し
、かつ、短チヤネル効果を生じない、良好なトランジス
タ特性を得る事が可能になる。

例えば、テッグ面積を８０−と仮定しても、約４０メガ
ビツトの集積度を有するＤＲＡＭを形成する事が可能に
なる。

本発明のメモリーセル構造をとる事によシ、メモリーセ
ル面積が小さくなっても、短チヤネル効果を生じない良
好なトランジスタの作製が可能になる。

本発明のメモリーセルの製造方法をとる事により、トラ
ンジスタ領域を形成する過程で生じる、容量の基板側電
極であるＮ型拡散層の再分布を無視できる程度に抑える
ことができる。又、トランジスタのＰ／Ｎ接合部におい
て、急峻なプロファイルを得る事ができる為、ソースド
レインの厚さが大きくならず、平坦性を悪化させない。

【図面の簡単な説明】

第１図は本発明の一実施例におけるメモリーセルアレー
の断面図、第２図は第１図のメモリーセルアレー〇要部
平面図、第３図ａ−ｅは同アレーの製造方法を示す断面
図、第４図は従来のメモリーセルの断面図である。 １・・・・・・セルプレート、２・・・・・・Ｐ型Ｓｔ
基板、３・・・・・・Ｎ型不純物拡散層、４・・・・・
・酸化膜、６・・・・・・ゲート電極、６・・・・・・
ビット線、７・・・・・・ソース領域、８・・・・・・
チャネル、９・・・・・・ドレイン領域、１０・山・・
チャネルを含む層、１１・・・・・・高濃度Ｐ型拡散領
域（チャネルストッパ）、１２・・・・・・パッシベー
ション膜、１３・・・・・・酸化膜、１４．１６・・・
・・・Ａｓ　を含むｓｉ層、１６・・出・Ｂを含むＳｉ
層、１７・・・・・・酸化膜、１８・・・・・・ゲート
電極、１９・・・・・・層間絶縁膜、２ｏ・・・・・・
平坦な層。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名１−
−−セルプレート ２−Ｐ監Ｓｉ差昧叉 第２図 璃３図 第３図

Claims (3)

【特許請求の範囲】
1. （１）１導電型半導体基板上に形成された溝の内部に、
   ゲート電極、絶縁膜、反対導電型拡散層から成る容量を
   有し、前記反対導電型拡散層の前記基板表面に露出した
   部分を含む前記基板表面領域に、半導体エピタキシャル
   層を選択的に形成し、前記エピタキシャル層の中に、Ｍ
   ＯＳトランジスタの、ソース領域、チャネルを含む領域
   、ドレイン領域をこの順序で、前記基板表面に垂直方向
   に有してなる半導体装置。
2. （２）半導体エピタキシャル層の周囲には絶縁膜が設け
   られ、前記絶縁膜の周囲にはゲート電極が設けられてい
   る特許請求の範囲第１項記載の半導体装置。
3. （３）１導電型半導体基板上に溝を形成する工程と、前
   記溝内に、ゲート電極、絶縁膜、反対導電型拡散層から
   構成される容量を形成し、前記反対導電型拡散層の、前
   記基板表面に露出した部分を含む表面領域に、分子線エ
   ピタキシャル法により、半導体エピタキシャル層を選択
   的に形成する工程と、前記エピタキシャル層の周囲に絶
   縁膜、更に、前記絶縁膜の上に金属電極層を形成する工
   程を含んでなる半導体装置の製造方法。