JPH02156665A - ダイナミツク・ランダム・アクセス・メモリ及びその製造方法 - Google Patents
ダイナミツク・ランダム・アクセス・メモリ及びその製造方法Info
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- JPH02156665A JPH02156665A JP1263137A JP26313789A JPH02156665A JP H02156665 A JPH02156665 A JP H02156665A JP 1263137 A JP1263137 A JP 1263137A JP 26313789 A JP26313789 A JP 26313789A JP H02156665 A JPH02156665 A JP H02156665A
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Classifications
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、ダイナミック・ランダム・アクセス半導体メ
モリ・アレイに関するもので、特に、超高密度ダイナミ
ック・ランダム・アクセス・メモリ・アレイに関するも
のである。本発明はまた、複数のエツチング及び再充填
ステップを使用して上記のアレイを製造する方法にも関
するものである。
モリ・アレイに関するもので、特に、超高密度ダイナミ
ック・ランダム・アクセス・メモリ・アレイに関するも
のである。本発明はまた、複数のエツチング及び再充填
ステップを使用して上記のアレイを製造する方法にも関
するものである。
Ｂ、従来の技術
各種のマスキング及びエツチング技術を使用してトレン
チを形成す、ることは、従来技術で周知である。同様に
、分離及びデバイス形成のためのトレンチの再充填につ
いても周知である。「自己整合長深度トレンチ（Ｓｅｌ
ｆ−Ａｌｉｇｎｉｎｇ Ｍｕｌｔｉ−ＤｅｐｔｈＴｒｅ
ｎｃｈｅｓ ） Ｊ、ＩＢＭテクニカル・ディスクロー
ジ＋’プルテン（ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ
ｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ） 、Ｖ ｏ ｌ 、
２８、Ｎｏ、３ （１９８５年８月）、ｐ、１２３５
には、適当な材料で再充填できる、直交する深いトレン
チと浅いトレンチの形成について記載されている。上記
論文では、深い分離と浅い分離を得るためにトレンチを
使用している。分離されたエピタキシャル区域は、後で
バイポーラ・デバイスを形成するために利用される。
チを形成す、ることは、従来技術で周知である。同様に
、分離及びデバイス形成のためのトレンチの再充填につ
いても周知である。「自己整合長深度トレンチ（Ｓｅｌ
ｆ−Ａｌｉｇｎｉｎｇ Ｍｕｌｔｉ−ＤｅｐｔｈＴｒｅ
ｎｃｈｅｓ ） Ｊ、ＩＢＭテクニカル・ディスクロー
ジ＋’プルテン（ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ
ｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ） 、Ｖ ｏ ｌ 、
２８、Ｎｏ、３ （１９８５年８月）、ｐ、１２３５
には、適当な材料で再充填できる、直交する深いトレン
チと浅いトレンチの形成について記載されている。上記
論文では、深い分離と浅い分離を得るためにトレンチを
使用している。分離されたエピタキシャル区域は、後で
バイポーラ・デバイスを形成するために利用される。
米国特許第４５２０５５３号明細書には、Ｕ字形の溝を
形成したシリコン基板の表面を介してアクセスできる、
深いグリッドを有する半導体デバイスが開示されている
。溝の側壁の上部はシリコン層で絶縁され、溝の下部は
高度にドーピングした区域と接続している。多結晶シリ
コンが、トランジスタの上面とグリッド層の選択した位
置の間でオーム接触を行なう。上記文献は基本的に、溝
の形成、多結晶シリコンによる再充填、及び外部拡散に
より、溝の底部にドーパント領域を設けることを開示し
ている。この方法では、デバイスの列の間の相互接続は
行なわれるが、直交するデバイス間では接続が行なわれ
ない。この文献の方法では、差別エツチングは考えられ
ていない。
形成したシリコン基板の表面を介してアクセスできる、
深いグリッドを有する半導体デバイスが開示されている
。溝の側壁の上部はシリコン層で絶縁され、溝の下部は
高度にドーピングした区域と接続している。多結晶シリ
コンが、トランジスタの上面とグリッド層の選択した位
置の間でオーム接触を行なう。上記文献は基本的に、溝
の形成、多結晶シリコンによる再充填、及び外部拡散に
より、溝の底部にドーパント領域を設けることを開示し
ている。この方法では、デバイスの列の間の相互接続は
行なわれるが、直交するデバイス間では接続が行なわれ
ない。この文献の方法では、差別エツチングは考えられ
ていない。
米国特許第４５１００１８号明細書には、Ｕ字形の溝の
側壁の酸化と剥離の繰り返しによって細くした複数のフ
ィンガを含むサブミクロン構造が開示されている。この
文献では、各デバイスの一部は、半導体内に溝をエツチ
ングして形成する。
側壁の酸化と剥離の繰り返しによって細くした複数のフ
ィンガを含むサブミクロン構造が開示されている。この
文献では、各デバイスの一部は、半導体内に溝をエツチ
ングして形成する。
溝と溝の間の領域は、後のメタライゼーシ１ン工程で、
エミッタと自己整合シロットキー・バリア接点が形成で
きるように、開放したままとする。
エミッタと自己整合シロットキー・バリア接点が形成で
きるように、開放したままとする。
デバイスとデバイスの間のスペースは一方向のみである
。
。
特開昭５９−１９３８８号明細書には、半導体基板の対
向電極中に自己形成される分離領域に設けた縦形電界効
果トランジスタ・メモリ・セルを開示している。この装
置では、半導体基板中に溝を形成し、それを多結晶シリ
コンで再充填する。
向電極中に自己形成される分離領域に設けた縦形電界効
果トランジスタ・メモリ・セルを開示している。この装
置では、半導体基板中に溝を形成し、それを多結晶シリ
コンで再充填する。
平坦化した後、研摩した多結晶上にＦＥＴデバイスのチ
ャネル領域及びソースを形成すべき半導体層を設ける。
ャネル領域及びソースを形成すべき半導体層を設ける。
多結晶半導体上に形成した層がそれ自体多結晶性である
限り、これらの層を、レーザ再結晶と称する技術により
、単結晶にしなければならない。さらにマスキング及び
エツチングを行なって、これらの層のペデスタルを形成
し、次いでそれらの層を、メサ中の多結晶のレベルまで
絶縁材料で囲む。次に多結晶シリコン・ゲートを、チャ
ネル領域とは絶縁し分離した位置に設ける。
限り、これらの層を、レーザ再結晶と称する技術により
、単結晶にしなければならない。さらにマスキング及び
エツチングを行なって、これらの層のペデスタルを形成
し、次いでそれらの層を、メサ中の多結晶のレベルまで
絶縁材料で囲む。次に多結晶シリコン・ゲートを、チャ
ネル領域とは絶縁し分離した位置に設ける。
次に、ゲートを電気的に絶縁し、単結晶半導体ソース領
域にメタライゼーシーンを施して、同様のメモリ・セル
の列用のワード線となる多結晶ゲートに直交するビット
線を形成する。このようにして、縦型のデバイスが形成
されるが、その構造と製法は、レーザ再結晶などの技術
を使用する必要があり、各メモリ・セルの伝達デバイス
に対してせいぜい品質に疑問のあるエピタキシャル領域
をもたらすだけである。上記の技術では、単純なエツチ
ング及び再充填技術を使用し、本発明の差別エツチング
技術は使用していない。
域にメタライゼーシーンを施して、同様のメモリ・セル
の列用のワード線となる多結晶ゲートに直交するビット
線を形成する。このようにして、縦型のデバイスが形成
されるが、その構造と製法は、レーザ再結晶などの技術
を使用する必要があり、各メモリ・セルの伝達デバイス
に対してせいぜい品質に疑問のあるエピタキシャル領域
をもたらすだけである。上記の技術では、単純なエツチ
ング及び再充填技術を使用し、本発明の差別エツチング
技術は使用していない。
Ｃ０発明が解決しようとする課題
本発明の目的は、各メモリ・セルが縦型単結晶デバイス
領域から構成され、単結晶材料を形成するのにエピタキ
シャル付着とエツチング以外の特別の技術を必要としな
い、超高密度のＤＲＡＭメモリ・アレイを縄供すること
にある。
領域から構成され、単結晶材料を形成するのにエピタキ
シャル付着とエツチング以外の特別の技術を必要としな
い、超高密度のＤＲＡＭメモリ・アレイを縄供すること
にある。
本発明の他の目的は、トランジスタ・デバイス領域が形
成され、その後形成する絶縁コンジットを所定の高さに
するために、差別エツチングを用いて２つの異なる材料
を異なる速度で同時にエツチングする、超高密度ＤＲＡ
Ｍメモリ・アレイを形成する方法を提供することにある
。
成され、その後形成する絶縁コンジットを所定の高さに
するために、差別エツチングを用いて２つの異なる材料
を異なる速度で同時にエツチングする、超高密度ＤＲＡ
Ｍメモリ・アレイを形成する方法を提供することにある
。
本発明の他の目的は、能動デバイス領域の幅が、リング
ラフィの限度より小さいスペーサによって画定される、
超高密度ＤＲＡＭメモリ・アレイを提供することにある
。
ラフィの限度より小さいスペーサによって画定される、
超高密度ＤＲＡＭメモリ・アレイを提供することにある
。
本発明の他の目的は、一部分が高さの低い絶縁領域から
形成され、他の部分は共通の導電性対向電極の酸化され
た部分から形成された絶縁コンジット中に、１対のワー
ド線が形成された、超高密度メモリ・アレイを提供する
ことにある。
形成され、他の部分は共通の導電性対向電極の酸化され
た部分から形成された絶縁コンジット中に、１対のワー
ド線が形成された、超高密度メモリ・アレイを提供する
ことにある。
０６課題を解決するための手段
本発明は、複数の垂直に配列したメモリ・セルを含む集
積回路メモリ・アレイと、これを製造する方法に関する
ものである。このメモリ・アレイは、電界効果トランジ
スタを垂直に配列した複数のダイナミック・ランダム・
アクセス書メモリＣＤＲＡＭ）セルを含んでいる。ワー
ド線（ゲート電極）はゲート酸化物によって、関連する
トランジスタのチャネル領域と分離され、行方向に沿っ
て設けられる。データ線またはビット線は列方向に沿っ
て設けられ、電界効果トランジスタの一方の拡散領域（
ソース領域）に接続される。
積回路メモリ・アレイと、これを製造する方法に関する
ものである。このメモリ・アレイは、電界効果トランジ
スタを垂直に配列した複数のダイナミック・ランダム・
アクセス書メモリＣＤＲＡＭ）セルを含んでいる。ワー
ド線（ゲート電極）はゲート酸化物によって、関連する
トランジスタのチャネル領域と分離され、行方向に沿っ
て設けられる。データ線またはビット線は列方向に沿っ
て設けられ、電界効果トランジスタの一方の拡散領域（
ソース領域）に接続される。
上記の構造を形成するには、ま−ず基板領域中に複数の
平行な第１トレンチを形成する。この第１トレンチを、
絶縁材料で充填する。次に、得られた構造をマスキング
し、第１トレンチと交差して延びる第２トレンチを形成
する。第２トレンチは基板領域に深いトレンチ部分を有
し、第１トレンチの領域に浅いトレンチ部分を有する。
平行な第１トレンチを形成する。この第１トレンチを、
絶縁材料で充填する。次に、得られた構造をマスキング
し、第１トレンチと交差して延びる第２トレンチを形成
する。第２トレンチは基板領域に深いトレンチ部分を有
し、第１トレンチの領域に浅いトレンチ部分を有する。
この深いトレンチ部分及び浅いトレンチ部分は差別エツ
チングによって同時に形成することができる。次のステ
ップでは、トレンチの壁面を絶縁物で被覆し、第２トレ
ンチを半導体材料のような導電材で再充填する。次に、
選択された第２トレンチの導電材を所定の深さまで除去
する。次のステップでは、導電材を除去した第２トレン
チの領域に沿ってゲート電極を形成する。
チングによって同時に形成することができる。次のステ
ップでは、トレンチの壁面を絶縁物で被覆し、第２トレ
ンチを半導体材料のような導電材で再充填する。次に、
選択された第２トレンチの導電材を所定の深さまで除去
する。次のステップでは、導電材を除去した第２トレン
チの領域に沿ってゲート電極を形成する。
Ｅ、実施例
第１図は、本発明の教示による複数の垂直に配列したメ
モリ・セルを含む集積回路メモリ・アレイの断面斜視図
である。メモリ・アレイ１は、電界効果トランジスタを
垂直に配列した複数のダイナミック・ランダム・アクセ
ス・メモリＣＤＲＡＭ）セル２を含んでいる。各セル２
は、ｎ導電型のソース領域３、ｐ導電型のチャネル領域
４、及びｎ導電型の延長ドレイン領域５を含む。第１図
には、各セル２について、ゲート酸化物７によって、関
連するチャネル領域４と分離して絶縁した、多結晶シリ
コンのゲート電極６が示されている。延長ドレイン領域
５も、酸化物ＦＩ９によりｎ＋＋電型のシリコン基板８
と分離して絶縁されている。第１図には、絶縁酸化物領
域１０の上に設け、それによってｎ＋型の多結晶シリコ
ン領域１１から分離されたゲート６が示されている。ｎ
＋型型詰結晶シリコン領域１１、ｎ＋型型詰結晶シリコ
ン半導体基板８直接接触し、基板８はすべてのｎ＋型型
詰結晶シリコン領域１１連絡している。
モリ・セルを含む集積回路メモリ・アレイの断面斜視図
である。メモリ・アレイ１は、電界効果トランジスタを
垂直に配列した複数のダイナミック・ランダム・アクセ
ス・メモリＣＤＲＡＭ）セル２を含んでいる。各セル２
は、ｎ導電型のソース領域３、ｐ導電型のチャネル領域
４、及びｎ導電型の延長ドレイン領域５を含む。第１図
には、各セル２について、ゲート酸化物７によって、関
連するチャネル領域４と分離して絶縁した、多結晶シリ
コンのゲート電極６が示されている。延長ドレイン領域
５も、酸化物ＦＩ９によりｎ＋＋電型のシリコン基板８
と分離して絶縁されている。第１図には、絶縁酸化物領
域１０の上に設け、それによってｎ＋型の多結晶シリコ
ン領域１１から分離されたゲート６が示されている。ｎ
＋型型詰結晶シリコン領域１１、ｎ＋型型詰結晶シリコ
ン半導体基板８直接接触し、基板８はすべてのｎ＋型型
詰結晶シリコン領域１１連絡している。
第１図には、セル２の間に、複合窒化物／酸化物絶縁エ
レメント１３でセル２と分離された他のｎ＋型型詰結晶
シリコン領域１２示されている。同様のエレメント１３
が、セル２を、絶縁酸化物領域１０及びｎ＋型型詰結晶
シリコン領域１１分離している。多結晶シリコン領域１
２は酸化物層１４でキャップされ、多結晶シリコン・ゲ
ート８の間及び上の領域は、上面が平坦な化学蒸着酸化
物領域１５で充填されている。導電性ビット線１６が、
ゲート６に直交し、メモリ・アレイ１の１端から他端へ
延びている。第１図で、ビット線１６はＤＲＡＭセル２
のソース領域３に接続されている。
レメント１３でセル２と分離された他のｎ＋型型詰結晶
シリコン領域１２示されている。同様のエレメント１３
が、セル２を、絶縁酸化物領域１０及びｎ＋型型詰結晶
シリコン領域１１分離している。多結晶シリコン領域１
２は酸化物層１４でキャップされ、多結晶シリコン・ゲ
ート８の間及び上の領域は、上面が平坦な化学蒸着酸化
物領域１５で充填されている。導電性ビット線１６が、
ゲート６に直交し、メモリ・アレイ１の１端から他端へ
延びている。第１図で、ビット線１６はＤＲＡＭセル２
のソース領域３に接続されている。
このようにして、ビット線１６はメモリ・セル２の列に
接続され、記憶キャパシタの一方の電極も兼ねるセル２
の延長ドレイン領域５に情報を記憶するのに必要な電位
の１つを、印加する。第１図の装置で、ｎ＋型型詰結晶
領域１１１２は記憶キャパシタの他方や電極として機能
する。第１因で、メモリ・セル２の列は、メモリ・アレ
イ１を横切ってビット線１６に平行でゲート６に垂直な
方向に延びる酸化物分離領域１７によって、互いに分離
されている。上面が平坦な化学蒸着酸化物領域１５は、
分離領域１７’の平坦な上面の上に延び、ソース領域３
に接触する部分を除いて互いに分離されて絶縁されたビ
ット線１θを酸化物層１４と共に支持する。後述するよ
うに、分ｍ領域１７はビット線１Ｂに垂直な方向でソー
ス領域３相互間に位置する高さの高い分離領域部分と、
ビット線１８に平行な方向でこれらの高い分離領域部分
相互間に位置する高さの低い分離領域部分１７°とを有
する。この種のすべてのメモリ・セルと同様に、ワード
線６が選択されると適当な電位が供給され、それによっ
て、選択されたメモリ・セル２がディジタル″１″また
はＯ″を記憶するように切り換わる。選択したビット線
１θは、必要な電位を、選択した列のメモリ・セル２の
すべてのソース領域３に供給し、その電位が選択したゲ
ート６とあいまって、周知のようにして利用できるすべ
てのメモリ・セル中から１つのメモリーセルを選択する
。
接続され、記憶キャパシタの一方の電極も兼ねるセル２
の延長ドレイン領域５に情報を記憶するのに必要な電位
の１つを、印加する。第１図の装置で、ｎ＋型型詰結晶
領域１１１２は記憶キャパシタの他方や電極として機能
する。第１因で、メモリ・セル２の列は、メモリ・アレ
イ１を横切ってビット線１６に平行でゲート６に垂直な
方向に延びる酸化物分離領域１７によって、互いに分離
されている。上面が平坦な化学蒸着酸化物領域１５は、
分離領域１７’の平坦な上面の上に延び、ソース領域３
に接触する部分を除いて互いに分離されて絶縁されたビ
ット線１θを酸化物層１４と共に支持する。後述するよ
うに、分ｍ領域１７はビット線１Ｂに垂直な方向でソー
ス領域３相互間に位置する高さの高い分離領域部分と、
ビット線１８に平行な方向でこれらの高い分離領域部分
相互間に位置する高さの低い分離領域部分１７°とを有
する。この種のすべてのメモリ・セルと同様に、ワード
線６が選択されると適当な電位が供給され、それによっ
て、選択されたメモリ・セル２がディジタル″１″また
はＯ″を記憶するように切り換わる。選択したビット線
１θは、必要な電位を、選択した列のメモリ・セル２の
すべてのソース領域３に供給し、その電位が選択したゲ
ート６とあいまって、周知のようにして利用できるすべ
てのメモリ・セル中から１つのメモリーセルを選択する
。
次に第２図には、ＤＲＡＭセル２と、それに関連する多
結晶シリコン・ゲート６及びビット線１６の配置を示す
メモリ・アレイ１の上面図を示す。
結晶シリコン・ゲート６及びビット線１６の配置を示す
メモリ・アレイ１の上面図を示す。
アレイ１の片面から他面に延びる酸化物分離領域１７．
１７’も示されている。第８図及び第９図を参照すれば
、酸化物層ｍ領域１７．１７°の関係がよく理解されよ
う。
１７’も示されている。第８図及び第９図を参照すれば
、酸化物層ｍ領域１７．１７°の関係がよく理解されよ
う。
第１図及び第２図に示すメモリ・セルの集積回路アレイ
は、メモリ・セル２が垂直に配置されるため、有害な短
チヤネル効果を受けないので、高密度のアレイに製作す
ることができる。
は、メモリ・セル２が垂直に配置されるため、有害な短
チヤネル効果を受けないので、高密度のアレイに製作す
ることができる。
第３図は、製造工程の中間段階でのメモリ・アレイ１の
断面図を示す。初期のいくつかのステップで、ｎ＋導電
型のシリコン基板８を、酸化物層２０で被覆する。酸化
物層２０は、一部が最終構造で酸化物層９として残る。
断面図を示す。初期のいくつかのステップで、ｎ＋導電
型のシリコン基板８を、酸化物層２０で被覆する。酸化
物層２０は、一部が最終構造で酸化物層９として残る。
ｐ−領域２２を含む他のｎ＋基板２１を、半導体製造の
当業者に周知の方法で酸化物層２０と接着する。このよ
うな接着を行なう方法の１つが、Ｊ、ラスキ（Ｊ、 Ｌ
ａ５ｋｙ）等の論文「ボンディング及びエッチバックに
よるシリコン・オン・インシユレータ（ＳＯＩ）（Ｓｉ
ｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ （ＳＯＩ）
Ｂｙ Ｂｏｎｄｉｎｇ ａｎｄＥｔｃｈ−Ｂａｃｋ）
Ｊ 、Ｉ ＥＤＭ８５、ｐ、θ８４に示されている。窒
化シリコン層２３と、化学蒸着した二酸化シリコン層２
４を、前もってエピタキシャル付着、イオン注入または
拡散によりｐ−導電型にした層２２の表面に付着させる
。
当業者に周知の方法で酸化物層２０と接着する。このよ
うな接着を行なう方法の１つが、Ｊ、ラスキ（Ｊ、 Ｌ
ａ５ｋｙ）等の論文「ボンディング及びエッチバックに
よるシリコン・オン・インシユレータ（ＳＯＩ）（Ｓｉ
ｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ （ＳＯＩ）
Ｂｙ Ｂｏｎｄｉｎｇ ａｎｄＥｔｃｈ−Ｂａｃｋ）
Ｊ 、Ｉ ＥＤＭ８５、ｐ、θ８４に示されている。窒
化シリコン層２３と、化学蒸着した二酸化シリコン層２
４を、前もってエピタキシャル付着、イオン注入または
拡散によりｐ−導電型にした層２２の表面に付着させる
。
第４図は、フォトリングラフィ、エツチング及び酸化ス
テップを施して、ｐ−領域２２を通ってｎ＋基板２１に
達する酸化物で被覆されたトレンチを形成した後の第３
図の構造の断面図である。
テップを施して、ｐ−領域２２を通ってｎ＋基板２１に
達する酸化物で被覆されたトレンチを形成した後の第３
図の構造の断面図である。
第４図で、トレンチ２５を形成するには、まずフォトレ
ジストを付着させ、パターン付けし現像する。
ジストを付着させ、パターン付けし現像する。
酸化物層２４及び窒化物層２３の露出部分は、エッチャ
ント・ガスとしてＣＦ ４ ＋ Ｈ２を使った反応性イ
オン・エツチング（ＲＩＥ）によって除去する。
ント・ガスとしてＣＦ ４ ＋ Ｈ２を使った反応性イ
オン・エツチング（ＲＩＥ）によって除去する。
残ったフォトレジストを除去した後、メモリ・アレイ１
に反応性イオン・エツチングを施して、ｐ−層２２のマ
スクしていない部分を通ってｎ子基板２１までエツチン
グを行なう。次に、得られたトレンチ２５を熱酸化して
、トレンチ２５の壁ニ熱酸化物層２６を形成する。半導
体基板２１及びｐ−領域２２を、周知の方法で、エッチ
ャント・ガスとしてＣＪ１２＋Ｏ□を使って反応性イオ
ン・エツチングを行なう。
に反応性イオン・エツチングを施して、ｐ−層２２のマ
スクしていない部分を通ってｎ子基板２１までエツチン
グを行なう。次に、得られたトレンチ２５を熱酸化して
、トレンチ２５の壁ニ熱酸化物層２６を形成する。半導
体基板２１及びｐ−領域２２を、周知の方法で、エッチ
ャント・ガスとしてＣＪ１２＋Ｏ□を使って反応性イオ
ン・エツチングを行なう。
第５図は、第４図の構造をさらに反応性イオン・エツチ
ングした後の構造を示す。第５図で、トレンチ２５の底
部に付着させた熱酸化物層２６の部分を、まずＣＦ、＋
Ｈ２を用いた反応性イオン・エツチングにより、周知の
方法で酸化物をエツチングして除去する。トレンチ２５
の底部の酸化物を除去した後、ＣＪ１２＋ ０２を用い
た反応性イオン・エツチングを続け、ｎ＋基板２１の半
導体を酸化物層２０までエツチングする。この時点でエ
ッチャント・ガスをＣＦ４＋Ｈ２に変え、酸化物層２ｏ
の反応性イオン・エツチングを行なう。層２ｏが貫通す
ると、エッチャント・ガスをＣＱ２＋０２に変えて、後
の工程で形成されるトレンチ・キャパシタの深さとほぼ
同じ深さまで、基板８を貫通させる。
ングした後の構造を示す。第５図で、トレンチ２５の底
部に付着させた熱酸化物層２６の部分を、まずＣＦ、＋
Ｈ２を用いた反応性イオン・エツチングにより、周知の
方法で酸化物をエツチングして除去する。トレンチ２５
の底部の酸化物を除去した後、ＣＪ１２＋ ０２を用い
た反応性イオン・エツチングを続け、ｎ＋基板２１の半
導体を酸化物層２０までエツチングする。この時点でエ
ッチャント・ガスをＣＦ４＋Ｈ２に変え、酸化物層２ｏ
の反応性イオン・エツチングを行なう。層２ｏが貫通す
ると、エッチャント・ガスをＣＱ２＋０２に変えて、後
の工程で形成されるトレンチ・キャパシタの深さとほぼ
同じ深さまで、基板８を貫通させる。
次に第８図を参照すると、第５図の構造に、トレンチの
再充填、平坦化、及び研摩ステップを施した後の斜視図
が示されている。トレンチ２５を必要な深さまで反応性
イオン・エツチングを行なった後、熱酸化物（図示せず
）を、トレンーチ側壁の酸化されていない部分の上に成
長させる。この後、トレンチ２５をＴＥ０１その他周知
の化学蒸着技術により化学蒸着させた酸化物で再充填す
る。次に、窒化物層２３の残りの部分をエッチ・ストッ
プとして使用して、トレンチ２５中の化学蒸着した酸化
物を化学的、機械的に研摩して、第６図の平坦化した構
造を得る。第６図で、化学蒸着した酸化物は、ビット線
１６に平行する方向にメモリ・アレイ１を横切って延び
る酸化物分離となり、その一部分は、さらに処理を行な
った後、第２図に示す酸化物分離領域１７”となる。後
の処理工程で第６図の酸化物分離領域１７の特性が変化
せず、高さが減少するだけである限り、高さが減少した
部分を１７゛で示す。
再充填、平坦化、及び研摩ステップを施した後の斜視図
が示されている。トレンチ２５を必要な深さまで反応性
イオン・エツチングを行なった後、熱酸化物（図示せず
）を、トレンーチ側壁の酸化されていない部分の上に成
長させる。この後、トレンチ２５をＴＥ０１その他周知
の化学蒸着技術により化学蒸着させた酸化物で再充填す
る。次に、窒化物層２３の残りの部分をエッチ・ストッ
プとして使用して、トレンチ２５中の化学蒸着した酸化
物を化学的、機械的に研摩して、第６図の平坦化した構
造を得る。第６図で、化学蒸着した酸化物は、ビット線
１６に平行する方向にメモリ・アレイ１を横切って延び
る酸化物分離となり、その一部分は、さらに処理を行な
った後、第２図に示す酸化物分離領域１７”となる。後
の処理工程で第６図の酸化物分離領域１７の特性が変化
せず、高さが減少するだけである限り、高さが減少した
部分を１７゛で示す。
製造工程のこの時点で、メモリ・アレイ１は、複数のマ
スキング及びエツチング・ステップにより、酸化物層２
０を通って下層のシリコン基板８に達する複数の酸化物
充填分離トレンチ１７を含む構造に変換されている。ア
レイ１の高さはこの時点ではほとんど変化していないが
、方向付けのため、酸化物分離領域１７は、第１図に示
すように、ピット線１６に平行な方向にアレイ１を横切
って延びることが望ましい。
スキング及びエツチング・ステップにより、酸化物層２
０を通って下層のシリコン基板８に達する複数の酸化物
充填分離トレンチ１７を含む構造に変換されている。ア
レイ１の高さはこの時点ではほとんど変化していないが
、方向付けのため、酸化物分離領域１７は、第１図に示
すように、ピット線１６に平行な方向にアレイ１を横切
って延びることが望ましい。
次に第７図を参照すると、メモリ・アレイ１の研摩した
表面をさらに加工した後のアレイ１の一部分の断面斜視
図を示す。第７図の斜視図は、第６図の方向と直交して
いる。第６図に関して説明した研摩ステップの後、窒化
シリコン層２７、化学蒸着酸化物２８、及び窒化物２９
を順次周知の方法で付着させる。第７図に、周知のフォ
トリングラフィ及びエツチング技術を用いてパターン付
けした後の窒化物層２９を示す。窒化物層２９は、得ら
れた窒化物領域の幅及びピッチが最小配線幅、たとえば
０．５μｍより大きくなるようにパターン付けする。好
ましくはエッチャントとしてＣＨ３Ｆ＋ＣＯｚを用いた
反応性イオン・エツチングにより窒化物層２９をパター
ン付けした後、化学蒸着した多結晶シリコン層３０を形
成する。第７図には、反応性イオン・エツチング工程前
の層３０の形状を一点鎖線で示しである。反応性イオン
・エツチングを行なった後、複数の多結晶側壁スペーサ
３１を、パターン付は後に残った窒化物層２９の部分と
一緒に形成させる。スペーサ３１は、リン酸等の適当な
エッチャントを使用して窒化物層２９の残った部分を除
去した後、酸化物層２８と窒化物層２７をパターン付け
するのに使用する。層２７．２８は、周知のエツチング
技術によってパターン付けする。好ましい方法は、ＣＦ
４＋Ｈ２による反応性イオン・エツチングを用いるもの
である。この時点で、メモリ・アレイ１のシリコン表面
及び絶縁物充填トレンチ１７の上面を露出させる。次に
これらの露出したシリコン及び絶縁領域に、エッチャン
ト・ガスとしてＣＱ２＋０□を使用した反応性エツチン
グを施して、第８図に示すように、トレンチ３２と高さ
の減少した絶縁領域１７°を得る。
表面をさらに加工した後のアレイ１の一部分の断面斜視
図を示す。第７図の斜視図は、第６図の方向と直交して
いる。第６図に関して説明した研摩ステップの後、窒化
シリコン層２７、化学蒸着酸化物２８、及び窒化物２９
を順次周知の方法で付着させる。第７図に、周知のフォ
トリングラフィ及びエツチング技術を用いてパターン付
けした後の窒化物層２９を示す。窒化物層２９は、得ら
れた窒化物領域の幅及びピッチが最小配線幅、たとえば
０．５μｍより大きくなるようにパターン付けする。好
ましくはエッチャントとしてＣＨ３Ｆ＋ＣＯｚを用いた
反応性イオン・エツチングにより窒化物層２９をパター
ン付けした後、化学蒸着した多結晶シリコン層３０を形
成する。第７図には、反応性イオン・エツチング工程前
の層３０の形状を一点鎖線で示しである。反応性イオン
・エツチングを行なった後、複数の多結晶側壁スペーサ
３１を、パターン付は後に残った窒化物層２９の部分と
一緒に形成させる。スペーサ３１は、リン酸等の適当な
エッチャントを使用して窒化物層２９の残った部分を除
去した後、酸化物層２８と窒化物層２７をパターン付け
するのに使用する。層２７．２８は、周知のエツチング
技術によってパターン付けする。好ましい方法は、ＣＦ
４＋Ｈ２による反応性イオン・エツチングを用いるもの
である。この時点で、メモリ・アレイ１のシリコン表面
及び絶縁物充填トレンチ１７の上面を露出させる。次に
これらの露出したシリコン及び絶縁領域に、エッチャン
ト・ガスとしてＣＱ２＋０□を使用した反応性エツチン
グを施して、第８図に示すように、トレンチ３２と高さ
の減少した絶縁領域１７°を得る。
シリコンと二酸化シリコンのエツチング速度差をつける
のに使用できる他の混合ガスを第工表に示ｔ。反応性イ
オン・エツチングで異なる混合ガスを使用することによ
り、第工表から分るように、２つの材料のエツチング速
度が異なり、最終のトレンチ３２の深さと、絶縁領域１
７”の高さを非常に正確に制御することができる。
のに使用できる他の混合ガスを第工表に示ｔ。反応性イ
オン・エツチングで異なる混合ガスを使用することによ
り、第工表から分るように、２つの材料のエツチング速
度が異なり、最終のトレンチ３２の深さと、絶縁領域１
７”の高さを非常に正確に制御することができる。
第１表
反応性イオン・
エツチング速度比
盈± ５」仄ｈ
１．２ １
２〜５１
５〜１０ １
〉１０ １
使用する混合ガス
Ｆ４
ＣＦ４＋Ｈ２、ＣＦ４＋Ｈ２
ＣＨＦ ａ
Ｃｆｉ２＋ＢＣＱａ＋Ｈｅ＋０２
またはＳｉ０誌４＋ＣＱ２＋
ＢＣＱａ＋Ｈｅ＋０２
第８図は、
第７図の構造に、
層２７．
２８の−
部をマスクとして使って反応性イオン・エツチングを施
した後の構造をわずかに横方向に拡大した断面斜視図で
ある。得られたトレンチ３２はアレイ１の表面から、ｐ
−領域２２、ｎ＋＋板２１、酸化物領域９を通ってｎ＋
＋板８に達する。反応性イオン・エツチングの結果、複
数の直立した単結晶半導体領域が、トレンチ３２のエツ
チング前には層２０の一部を形成していた酸化物領域９
の上に形成される。基板２１とｐ−領域２２は、ＤＲＡ
Ｍセル２の一部を形成するためのもので、第１図にｐ導
電型チャネル領域４と、ｎ導電型延長ドレイン領域５と
して示されている。
した後の構造をわずかに横方向に拡大した断面斜視図で
ある。得られたトレンチ３２はアレイ１の表面から、ｐ
−領域２２、ｎ＋＋板２１、酸化物領域９を通ってｎ＋
＋板８に達する。反応性イオン・エツチングの結果、複
数の直立した単結晶半導体領域が、トレンチ３２のエツ
チング前には層２０の一部を形成していた酸化物領域９
の上に形成される。基板２１とｐ−領域２２は、ＤＲＡ
Ｍセル２の一部を形成するためのもので、第１図にｐ導
電型チャネル領域４と、ｎ導電型延長ドレイン領域５と
して示されている。
この時点で、第６図を参照すると、トレンチ２５中に分
離酸化物１７を形成した後のアレイ１が示されている。
離酸化物１７を形成した後のアレイ１が示されている。
分離酸化物領域１７を形成したステップの後は、アレイ
１の高さは最初の高さとほどんど変わっていないことを
想起されたい。第８図は、第６図に示したものより高さ
が減少した部分１７°を有する分離酸化物領域１７を示
す。これは、分離酸化物領域１７の保護されていない部
分の高さを必要なレベルまで減少させるために、トレン
チ３２を形成するための反応性イオン・エツチングの間
に、分離酸化物領域１７の上面の一部を故意に保護しな
いままにしておいたためである。
１の高さは最初の高さとほどんど変わっていないことを
想起されたい。第８図は、第６図に示したものより高さ
が減少した部分１７°を有する分離酸化物領域１７を示
す。これは、分離酸化物領域１７の保護されていない部
分の高さを必要なレベルまで減少させるために、トレン
チ３２を形成するための反応性イオン・エツチングの間
に、分離酸化物領域１７の上面の一部を故意に保護しな
いままにしておいたためである。
第９１及び第１０図を見るとわかるように、分離酸化物
領域１７の高さは、層２７．２８で保護されたところで
は同じままであり、メモリ・アレイ１の下の部分が層２
７．２８で保護されていない領域では減少している。
領域１７の高さは、層２７．２８で保護されたところで
は同じままであり、メモリ・アレイ１の下の部分が層２
７．２８で保護されていない領域では減少している。
次に第９図を参照すると、第８図の線９−９に関する断
面図が示されている。第９図から明らかなように、メモ
リ・アレイ１と分離酸化物領域１７の、層２７．２８で
被覆された領域は、トレンチ３２を形成するための反応
性イオン・エツチングの間、保護される。このようにし
て、直立した領域４．５は、第１図及び第２図に示すよ
うに、ビット線１６の方向に垂直な方向に、分離酸化物
領域１７で互いに分離されている。上記の説明から明ら
かなように、適当なマスキングと、単一の反応性イオン
・エツチング・ステップの使用により、分離酸化物領域
１７の高さを、必要な場所でたとえば酸化物領域１７°
の高さまで調整することができ、同時にトレンチ３２の
深さが制御される。
面図が示されている。第９図から明らかなように、メモ
リ・アレイ１と分離酸化物領域１７の、層２７．２８で
被覆された領域は、トレンチ３２を形成するための反応
性イオン・エツチングの間、保護される。このようにし
て、直立した領域４．５は、第１図及び第２図に示すよ
うに、ビット線１６の方向に垂直な方向に、分離酸化物
領域１７で互いに分離されている。上記の説明から明ら
かなように、適当なマスキングと、単一の反応性イオン
・エツチング・ステップの使用により、分離酸化物領域
１７の高さを、必要な場所でたとえば酸化物領域１７°
の高さまで調整することができ、同時にトレンチ３２の
深さが制御される。
第１０図は、製造のその後の中間段階における第８図の
構造の断面図である。第１０図は、トレンチ３２の側壁
に形成した複合酸化物／窒化物層１３を示す。薄いｎ＋
型多結晶シリコン層３３が層１３の上面に付着され、後
の反応性イオン・エツチング・ステップの間、複合誘電
体層１３を保護する。
構造の断面図である。第１０図は、トレンチ３２の側壁
に形成した複合酸化物／窒化物層１３を示す。薄いｎ＋
型多結晶シリコン層３３が層１３の上面に付着され、後
の反応性イオン・エツチング・ステップの間、複合誘電
体層１３を保護する。
第１１図は、第１０図の構造のさらに後の製造中間段階
の構造を示す。第１１図では、アレイ１にもう一度反応
性イオン・エツチングを施して、トレンチ３２の底部及
び側壁から多結晶層３３を除去し、トレンチ３２の底部
に付着させた複合層１３の部分を除去する。トレンチ３
２の底部を露出させた後、ｎ＋型型詰結晶シリコン１１
１２を付着させて、トレンチ３２を充填する。第１１図
は、化学的機械的研摩ステップを用いてアレイ１の表面
を平坦化した後に得られる構造を示す。この研摩ステッ
プで、窒化物層２７はエッチ・スト。
の構造を示す。第１１図では、アレイ１にもう一度反応
性イオン・エツチングを施して、トレンチ３２の底部及
び側壁から多結晶層３３を除去し、トレンチ３２の底部
に付着させた複合層１３の部分を除去する。トレンチ３
２の底部を露出させた後、ｎ＋型型詰結晶シリコン１１
１２を付着させて、トレンチ３２を充填する。第１１図
は、化学的機械的研摩ステップを用いてアレイ１の表面
を平坦化した後に得られる構造を示す。この研摩ステッ
プで、窒化物層２７はエッチ・スト。
プとして機能する。第１１図からは明らかではないが、
多結晶シリコン１１．１２を化学的にトレンチ３２中に
付着させるとき、前の分離酸化物領域１７の反応性イオ
ン・エツチングによって高さが減少した分離酸化物領域
１７’の上面にも多結晶シリコンが付着することが認め
られる。
多結晶シリコン１１．１２を化学的にトレンチ３２中に
付着させるとき、前の分離酸化物領域１７の反応性イオ
ン・エツチングによって高さが減少した分離酸化物領域
１７’の上面にも多結晶シリコンが付着することが認め
られる。
第１２図は第１１図の線１２−１２に関する断面図で、
多結晶シリコン１１に囲まれた分離酸化物領域１７１を
示す。前に示したように、分離酸化物領域１７の高さが
高さの低い分離領域１７′まで減少することは、そのた
めに最終的にすべてが１つのレベルで接続された多結晶
シリコン・ゲートを形成し、メモリ・アレイのワード線
を形成することが可能になるので、この製造工程の最重
要部分である。
多結晶シリコン１１に囲まれた分離酸化物領域１７１を
示す。前に示したように、分離酸化物領域１７の高さが
高さの低い分離領域１７′まで減少することは、そのた
めに最終的にすべてが１つのレベルで接続された多結晶
シリコン・ゲートを形成し、メモリ・アレイのワード線
を形成することが可能になるので、この製造工程の最重
要部分である。
次に第１３図を参照すると、メモリ・アレイ１の製造の
さらに後の中間段階における第１１図の構造の断面図が
示されている。第１３図は、ｎ＋型多結晶領域１１の上
に設けた１対の絶縁酸化物領域１０を示す。酸化物層１
４が、多結晶領域１１と同時に形成されたｎ＋型型詰結
晶領域１２上に設けられている。最後に、第１３図は、
後の製造ステップの後に、第１図に示す多結晶シリコン
・ゲート６としてその一部分が残るｎ＋型多結晶シリコ
ン層３４を示す。
さらに後の中間段階における第１１図の構造の断面図が
示されている。第１３図は、ｎ＋型多結晶領域１１の上
に設けた１対の絶縁酸化物領域１０を示す。酸化物層１
４が、多結晶領域１１と同時に形成されたｎ＋型型詰結
晶領域１２上に設けられている。最後に、第１３図は、
後の製造ステップの後に、第１図に示す多結晶シリコン
・ゲート６としてその一部分が残るｎ＋型多結晶シリコ
ン層３４を示す。
第１３図の構造は、まず、多結晶領域１２のエツチング
を防止するため、レジスト・マスク（図示せず）を設け
るリソグラフィを行なうことによって得られる。次にマ
スクされていないｎ＋型型詰結晶領域１１、高さが減少
した酸化物分離領域１７°のレベルに達するまで、反応
性イオン・エツチングを施す。反応性イオン・エツチン
グ・ステップにより、領域１１上に拡がる複合窒化物／
酸化物エレメント１３上に多結晶シリコン残渣が残る。
を防止するため、レジスト・マスク（図示せず）を設け
るリソグラフィを行なうことによって得られる。次にマ
スクされていないｎ＋型型詰結晶領域１１、高さが減少
した酸化物分離領域１７°のレベルに達するまで、反応
性イオン・エツチングを施す。反応性イオン・エツチン
グ・ステップにより、領域１１上に拡がる複合窒化物／
酸化物エレメント１３上に多結晶シリコン残渣が残る。
マスク用フォトレジストをすべて除去した後、多結晶シ
リコンの残渣と、これとほぼ同量の多結晶領域１２上の
多結晶シリコンをエツチングによって除去する。次に、
多結晶領域ｌＬ１２の上面を酸化して、領域１１上に絶
縁酸化物領域１０を、領域１２上に酸化物層１４を形成
させる。この酸化ステップの間に、複合酸化物／窒化物
層１３の窒化物の表面がそれ以上の酸化を防止するため
、多結晶シリコン領域ｌＬ１２だけが酸化される。
リコンの残渣と、これとほぼ同量の多結晶領域１２上の
多結晶シリコンをエツチングによって除去する。次に、
多結晶領域ｌＬ１２の上面を酸化して、領域１１上に絶
縁酸化物領域１０を、領域１２上に酸化物層１４を形成
させる。この酸化ステップの間に、複合酸化物／窒化物
層１３の窒化物の表面がそれ以上の酸化を防止するため
、多結晶シリコン領域ｌＬ１２だけが酸化される。
この時点で、酸化物領域１０の上に広がった複合エレメ
ント１３の部分を周知の酸化物及び窒化物エッチャント
を用いて除去し、薄いゲート酸化物７を熱成長させる。
ント１３の部分を周知の酸化物及び窒化物エッチャント
を用いて除去し、薄いゲート酸化物７を熱成長させる。
最後に、ｎ＋型多結晶シリコン層３４を、酸化物領域１
０１酸化物層１４及びｐ導電型チャネル領域４の上に残
った窒化物層２７の上に周知の方法で化学蒸着させる。
０１酸化物層１４及びｐ導電型チャネル領域４の上に残
った窒化物層２７の上に周知の方法で化学蒸着させる。
第１４図は、第１３図の構造の多結晶シリコン層３４に
反応性イオン・エツチングを施して第１図に示す多結晶
ゲート６である多結晶シリコン・スペーサを形成した後
の構造の断面図を示す。この時点で、ｎ＋型型詰結晶層
３４すべてに付着し、したがって、絶縁酸化物領域１０
上と、多結晶シリコン領域１１と高さがほぼ等しい高さ
が減少した酸化物絶縁領域１７°上にも形成されること
に留意されたい。多結晶シリコン層３４に反応性イオン
・エツチング・ステップを施すと、残った多結晶シリコ
ン側壁が、第１図に示すように絶縁酸化物領域１０と高
さが低くなった酸化物絶縁領域１７“の表面を横切って
拡がり、メモリ・アレイ１のワード線を形成する。上面
が平坦な酸化物領域１０は、領域１７°とあいまって、
複数のゲート・コンジットを形成する。各コンジット内
には、基板８のどの部分からも完全に絶縁された１対の
ゲート６が形成されている。
反応性イオン・エツチングを施して第１図に示す多結晶
ゲート６である多結晶シリコン・スペーサを形成した後
の構造の断面図を示す。この時点で、ｎ＋型型詰結晶層
３４すべてに付着し、したがって、絶縁酸化物領域１０
上と、多結晶シリコン領域１１と高さがほぼ等しい高さ
が減少した酸化物絶縁領域１７°上にも形成されること
に留意されたい。多結晶シリコン層３４に反応性イオン
・エツチング・ステップを施すと、残った多結晶シリコ
ン側壁が、第１図に示すように絶縁酸化物領域１０と高
さが低くなった酸化物絶縁領域１７“の表面を横切って
拡がり、メモリ・アレイ１のワード線を形成する。上面
が平坦な酸化物領域１０は、領域１７°とあいまって、
複数のゲート・コンジットを形成する。各コンジット内
には、基板８のどの部分からも完全に絶縁された１対の
ゲート６が形成されている。
次に第１５図を参照すると、アレイ１の表面を平坦化し
、ソース領域３にイオン注入を行ない、ビット線のメタ
ライゼーシロンを付着させ、パターン付けした後の第１
４図の構造の断面図が示されている。
、ソース領域３にイオン注入を行ない、ビット線のメタ
ライゼーシロンを付着させ、パターン付けした後の第１
４図の構造の断面図が示されている。
シリコン・ゲート６を形成した後、アレイ１の表面上に
、二酸化シリコンを周知の方法で化学蒸着して、酸化物
領域１５に多結晶ゲート６を埋め込む。次に、得られた
表面を窒化物領域２７をエッチ・ストップとして使って
、周知の方法で化学的機械的研摩により平坦化する。次
に、窒化物領域２７をリン酸等による選択性エツチング
を用いて除去し、ｐ導電型領域４の表面を露出させる。
、二酸化シリコンを周知の方法で化学蒸着して、酸化物
領域１５に多結晶ゲート６を埋め込む。次に、得られた
表面を窒化物領域２７をエッチ・ストップとして使って
、周知の方法で化学的機械的研摩により平坦化する。次
に、窒化物領域２７をリン酸等による選択性エツチング
を用いて除去し、ｐ導電型領域４の表面を露出させる。
次にヒ素をイオン注入してｎ導電型のソース領域３を形
成する。最後に、ソース領域３を露出させて、アルミニ
ウム等のメタライゼーシーン、ケイ化物形成金属、また
は高度にドーピングした多結晶シリコンをアレイ１の表
面上に付着させる。パターン付は後、すべてのソース領
域３を相互接続するビット線１６を自己整合により形成
する。得られた構造を第１図に示す。セル２のパターン
は、第１図に示すように、多結晶領域１１の後に別のメ
モリ・セル２が形成され、その後に別の多結晶領域１２
が形成され、さらにその後に別のメモリ・セル２が形成
されるように、セルの左右に繰り返される。
成する。最後に、ソース領域３を露出させて、アルミニ
ウム等のメタライゼーシーン、ケイ化物形成金属、また
は高度にドーピングした多結晶シリコンをアレイ１の表
面上に付着させる。パターン付は後、すべてのソース領
域３を相互接続するビット線１６を自己整合により形成
する。得られた構造を第１図に示す。セル２のパターン
は、第１図に示すように、多結晶領域１１の後に別のメ
モリ・セル２が形成され、その後に別の多結晶領域１２
が形成され、さらにその後に別のメモリ・セル２が形成
されるように、セルの左右に繰り返される。
第１図の構造を実施して、超高密度のメモリ・セル２の
アレイを実現することができる。ここで使用した工程は
、ワード線６の幅が０．１μｍ。
アレイを実現することができる。ここで使用した工程は
、ワード線６の幅が０．１μｍ。
ビット線の幅が０．３ないし０．５μｍの範囲のデバイ
スを製造するためのものである。分離領域１７１とメモ
リ・セル２の幅も同じ範囲である。
スを製造するためのものである。分離領域１７１とメモ
リ・セル２の幅も同じ範囲である。
各メモリ・セル２のチャネル領域４の幅も０．３ないし
０．５μｍの範囲であり、ワード線６が領域４と重なる
ため、領域４は垂直方向の寸法がわずかに大きくなって
いる。
０．５μｍの範囲であり、ワード線６が領域４と重なる
ため、領域４は垂直方向の寸法がわずかに大きくなって
いる。
アレイ１のどの半導体領域も特定の導電型を有すること
を特徴とする限り、本発明の原理から逸脱することなく
、これらの同じ領域を反対の導電型に変えることができ
る。すなわち、メモリ・アレイ１のデバイス２は上記で
はｎｐｎ型電界効果トランジスタであるとしたが、デバ
イス２はｐｎｐ型デバイスであってもよく、その動作は
半導体製造技術の当業者には周知である。
を特徴とする限り、本発明の原理から逸脱することなく
、これらの同じ領域を反対の導電型に変えることができ
る。すなわち、メモリ・アレイ１のデバイス２は上記で
はｎｐｎ型電界効果トランジスタであるとしたが、デバ
イス２はｐｎｐ型デバイスであってもよく、その動作は
半導体製造技術の当業者には周知である。
Ｆ８発明の効果
本発明によれば、高密度のＤＲＡＭメモリを実現するこ
とができる。
とができる。
第１図は、複数の垂直に配列したメモリ・セルを含む集
積回路メモリ・アレイの断面斜視図である。 第２図は、ダイナミック・ランダム・アクセス・メモリ
ＣＤＲＡＭ）セルと、それに関連する多結晶シリコン・
ゲート及びビット線を示す、第１図のメモリ・アレイの
上面図である。 第３図は、製造の中間段階における断面図である。 第４図は、フォトリソグラフィ、エツチング及び酸化を
行なった後の第３図の構造の断面図である。 第５図は、さらに反応性イオン・エツチングを行なった
後の第４図の構造を示す図である。 第６図は、トレンチの再充填、平坦化及び研摩ステップ
を行なった後の第５図の構造の斜視図である。 第７図は、研摩した表面をさらに加工した後の一部の断
面斜視図である。 第８図は、第７図の構造に反応性イオン・エツチングを
行なった後の、わずかに横方向に拡大した断面斜視図で
ある。 第９図は、第８図の線９−９に関する断面図である。 第１０図は、その後の製造段階における第８図の構造の
断面図である。 第１１図は、半導体トレンチと高さが減少した絶縁領域
を多結晶シリコンで再充填した後の段階における第１０
図の構造を示す図である。 第１２図は、多結晶シリコンに囲まれた高さの減少した
分離酸化物領域を示す、第１１図の線１２−１２に関す
る断面図である。 第１３図は、第１１図の構造のその後の製造段階におけ
る断面図である。 第１４図は、多結晶シリコン・デバイス・ゲート形成後
の第１３図の構造の断面図である。 第１５図は、メモリ・アレイの表面を平坦化し、ソース
領域にイオン注入を行ない、ビット線のメタライゼーシ
ョンを付着し、パターン付けを行なった後の、第１４図
の構造の断面図である。 １・・・・メモリ・アレイ、２・・・・ＤＲＡＭセル、
３・・・・ソース領域、４・・・・チャネル領域、５・
・・・ドレイン領域、６・・・・多結晶シリコン・ゲー
ト、７・・・・ゲート酸化物、８・・・・シリコン基板
。
積回路メモリ・アレイの断面斜視図である。 第２図は、ダイナミック・ランダム・アクセス・メモリ
ＣＤＲＡＭ）セルと、それに関連する多結晶シリコン・
ゲート及びビット線を示す、第１図のメモリ・アレイの
上面図である。 第３図は、製造の中間段階における断面図である。 第４図は、フォトリソグラフィ、エツチング及び酸化を
行なった後の第３図の構造の断面図である。 第５図は、さらに反応性イオン・エツチングを行なった
後の第４図の構造を示す図である。 第６図は、トレンチの再充填、平坦化及び研摩ステップ
を行なった後の第５図の構造の斜視図である。 第７図は、研摩した表面をさらに加工した後の一部の断
面斜視図である。 第８図は、第７図の構造に反応性イオン・エツチングを
行なった後の、わずかに横方向に拡大した断面斜視図で
ある。 第９図は、第８図の線９−９に関する断面図である。 第１０図は、その後の製造段階における第８図の構造の
断面図である。 第１１図は、半導体トレンチと高さが減少した絶縁領域
を多結晶シリコンで再充填した後の段階における第１０
図の構造を示す図である。 第１２図は、多結晶シリコンに囲まれた高さの減少した
分離酸化物領域を示す、第１１図の線１２−１２に関す
る断面図である。 第１３図は、第１１図の構造のその後の製造段階におけ
る断面図である。 第１４図は、多結晶シリコン・デバイス・ゲート形成後
の第１３図の構造の断面図である。 第１５図は、メモリ・アレイの表面を平坦化し、ソース
領域にイオン注入を行ない、ビット線のメタライゼーシ
ョンを付着し、パターン付けを行なった後の、第１４図
の構造の断面図である。 １・・・・メモリ・アレイ、２・・・・ＤＲＡＭセル、
３・・・・ソース領域、４・・・・チャネル領域、５・
・・・ドレイン領域、６・・・・多結晶シリコン・ゲー
ト、７・・・・ゲート酸化物、８・・・・シリコン基板
。
Claims (3)
- （１）半導体基板に深さ方向に形成された第１導電型の
第１領域、チャネル領域となる第２導電型の第２領域及
び第１導電型の第３領域を有し且つ互いに分離して行列
状に設けられた電界効果トランジスタと、 列方向の上記電界効果トランジスタの上記第１領域に接
続されたデータ線と、 行方向の上記電界効果トランジスタの上記チャネル領域
に沿って設けられたゲート電極と を有することを特徴とするダイナミック・ランダム・ア
クセス・メモリ。 - （２）請求項１において、上記電界効果トランジスタは
列方向において対をなしており、電界効果トランジスタ
対相互間に１対のゲート電極を有することを特徴とする
ダイナミック・ランダム・アクセス・メモリ。 - （３）半導体基板に複数の平行な第１トレンチを形成す
る工程と、 上記第１トレンチを絶縁材で充填する工程と、上記第１
トレンチと交差する方向に延び、上記基板の領域に深い
トレンチ部分を有し上記第１トレンチの領域に浅いトレ
ンチ部分を有する第２トレンチを形成する工程と、 上記第２トレンチ間の所定の基板領域から絶縁して上記
第２トレンチを導電材で充填する工程と、選択された上
記第２トレンチの上記導電材を所定の深さまで除去する
工程と、 上記導電材が除去された上記第２トレンチの領域に沿っ
てゲート電極を形成する工程と を有することを特徴とするダイナミック・ランダム・ア
クセス・メモリの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/264,418 US4894697A (en) | 1988-10-31 | 1988-10-31 | Ultra dense dram cell and its method of fabrication |
| US264418 | 1988-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02156665A true JPH02156665A (ja) | 1990-06-15 |
Family
ID=23005996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1263137A Pending JPH02156665A (ja) | 1988-10-31 | 1989-10-11 | ダイナミツク・ランダム・アクセス・メモリ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4894697A (ja) |
| EP (1) | EP0366882B1 (ja) |
| JP (1) | JPH02156665A (ja) |
| DE (1) | DE68922819T2 (ja) |
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1989
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- 1989-08-02 DE DE68922819T patent/DE68922819T2/de not_active Expired - Fee Related
- 1989-10-11 JP JP1263137A patent/JPH02156665A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62268158A (ja) * | 1986-05-16 | 1987-11-20 | Toshiba Corp | 半導体記憶装置 |
| JPS6329571A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014530501A (ja) * | 2011-09-22 | 2014-11-17 | インテル・コーポレーション | フラッシュメモリ装置におけるデータ保持を改善するワード線規定後のエッチングプロセスの使用 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68922819T2 (de) | 1995-12-14 |
| EP0366882B1 (en) | 1995-05-24 |
| DE68922819D1 (de) | 1995-06-29 |
| EP0366882A2 (en) | 1990-05-09 |
| EP0366882A3 (en) | 1991-03-27 |
| US4894697A (en) | 1990-01-16 |
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