JPS63157463A - 縦型半導体メモリ・セルとその製造方法 - Google Patents

縦型半導体メモリ・セルとその製造方法

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JPS63157463A
JPS63157463A JP62259877A JP25987787A JPS63157463A JP S63157463 A JPS63157463 A JP S63157463A JP 62259877 A JP62259877 A JP 62259877A JP 25987787 A JP25987787 A JP 25987787A JP S63157463 A JPS63157463 A JP S63157463A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はダイ・ナミック・ランダム・アクセス半導体メ
モリ記憶セルに関し、さらに具体的には、トレンチ・キ
ャパシタを含む縦構造ＭＯＳメモリーセル・デバイスに
関するものである。
Ｂ、従来技術 本発明は、ＶＭＯ８ＦＥＴをトレンチ・キャパシタと縦
２層に組み合わせて配置してメモリ・セルを作成する、
独自の新規な構造である。
従来技術では、ｖＭＯＳデバイスおよびトレンチ・キャ
パシタの別の構成が知られている。
米国特許第４１５８２８９号では、トレンチと記憶キャ
パシタを含む少なくとも１つのＶＭＯＳトランジスタを
存する半導体メモリが開示されている。半導体基板が第
１の導電型の濃度中心でドープされ、かつ、第１の導電
型と反対の第２の導電型の濃度中心でドープされた埋込
み層を育する。
少なくとも２つの追加層がトレンチで分離され、かつ交
互に異なる導電型を有し、２つの追加層および埋込み層
は拡散または注入あるいはその両方によって形成される
。
米国特許第４２２５８７９号は、単一トランジスタ拳ダ
イナミック・メモリ・セルをもたらすようにソース書キ
ャパシタンスが高められたＶ−ＭＯ８電界効果トランジ
スタに関連する。ソース領域は、シリコン基板をマスク
し、マスクに開口を開け、次に、マスクがアンダーカッ
トされるようにシリコン基板をエツチングしてマスクが
ソース領域の後続のイオン注入に対するシールドとなる
ようにすることにより形成される。Ｐ型およびＮ型の両
方のドーパントを異なるエネルギー・レベルで別々に注
入して、デバイスのＰＮ接合キャパシタンスを高める。
米国特許第４２２２０８３号は、半導体の電気的にプロ
グラミング可能な読取り専用メモリ・デバイスについて
記載している。このメモリ・デバイスは、容量結合型の
しきい値論理を用いて通常のＡＮＤｉ能（データ・ワー
ド会アドレス）を実現する単−Ｖ型ＭＯ８ＦＥＴの形を
それぞれがとるメモリ・セルのアレイを使用する。各Ｍ
Ｏ８ＦＥＴは、各ビット線と、（トランジスタのドレイ
ンとして曇＜）拡散ビット線を横切って（デバイスのソ
ースおよび接地平面として出＜）基板へ延びるワード線
との交点におけるＶ字型のくぼみによって形成される。
米国特許第４３８４０７４号は、高密度ＶＭＯ８ＦＥＴ
デバイス、特に単一トランジスタのメモリーセルが、単
純化された一連の自己整合式加工ステップによってもた
らされることを教示している。ゲート電極、ソース／ド
レイン領域およびソース／ドレイン接点が最初のマスク
なしフォトレジスト除去工程によってもたらされる。こ
の工程では、７字溝の°くぼみ内でゲート電極の一部分
を画定するために、自己平準化フォトレジストの比較的
厚い層を均一に除去する。ゲート電極は次に自己整合マ
スクとして働いて、やはり７字溝内で注入ソース／ドレ
イン領域を画定し、７字溝の側壁に沿って第２レベルの
相互接続メタラージ接点が形成できるようにする。
米国特許第４３２６３３２号は、高密度ダイナミックΦ
メモリ崇セルをもたらすための方法について記載してい
る。この方法は、複数の平行な厚い領域と薄い領域を有
するデバイス画定用マスク層を使用することにより、Ｖ
−ＭＯ８ＦＥＴデバイス素子およびそれらの相互接続の
自己整合をもたらす。マスク層の領域に対して垂直に整
合された複数の平行領域を画定するエツチングのマスク
を使用して、薄い領域の複数部分にホールをエツチング
する。自己整合ゲート１！極を有するＶ−ＭＯＳＦＥＴ
デバイスをホール内に形成し、薄い領域の残りの部分の
下側にデバイス相互接続線を形成する。異方性エツチン
グと、反応イオンφエツチング等の方向依存性エツチン
グを併用して７字溝の深さを増す。
米国特許第４３Ｅ！９５８４号では、基板上に形成され
た集積セル中アレイと平行な隔置されたビット線および
これらビット線に垂直な導電性ワード線から成る半導体
メモリ・デバイスが提供される。
隣接する平行ビット線の間に複数のＶ字形のくぼみが配
置され、これらのビット線に垂直に延びている。２つの
セルが各々のくぼみを共存し、各セルは、くぼみの一端
部と、隣接するビット線の下にある絶縁された埋込みソ
ース領域とによって形成されたＶＭＯ８）ランジスタを
含んでいる。チャネル・ストップ領域が、ＶＭＯＳトラ
ンジスタと各くぼみの反対端にあるそれらのトランジス
タのそれぞれの埋込みソース領域との間に配置され、そ
れらを絶縁している。
米国特許第４４５５７４０号には、半導体基板の所定部
分に溝を形成するステップと、溝を含む基板の表面全体
を覆うためゲート絶縁膜を形成するステップと、溝の開
口の幅の１／２よりも大きい厚さにゲート電極材料を付
着させて溝をゲート電極材料で充填するステップと、溝
内のゲート絶縁膜以外のゲート絶縁膜が露出するまでゲ
ート電極材料をエラ・チップ除去することにより、溝内
にゲート電極を形成するステップから成る、ＭｏＳ半導
体デバイスを製造する方法が開示されている。
米国特許第４３５３０８６号は、アクセス・トランジス
タおよび記憶コンデンサを含む個々のセルが、シリコン
・チップ上にメサ形に形成されている、ダイナミックΦ
ランダム・アクセス・メモリについて記載している。メ
サの頂部表面上にセルのアクセス−トランジスタが形成
され、記憶キャパシタの一方の極板はメサの側壁によっ
て形成され、もう一方の極板は、メサを取り巻き二酸化
シリコン層によってメサから絶縁された溝を埋めるドー
プされた多結晶シリコンによって形成される。
この形状により、チップの表面領域を使用せずに、大き
な記憶表面、したがってキャパシタの大きなキャパシタ
ンスが得られる。他の実施例では、メサは他の形態の回
路素子を含むことができる。
特開昭５５−１１３８５号公報は、絶縁膜の媒体を介し
てソース・ドレイン領域およびソース領域と接触するく
ぼみを半導体基板内に設けることにより、セル表面の寸
法を増大させずにキャパシタの容量断面を増大させる手
法について記載している。
その他の自形ＤＲＡＭ構造もあるが、それらの構造は、
１段のポリシリコンしか必要でなく、かつコンタクトを
持たないデバイス・アレイという本発明の利点をもたら
さない。
Ｃ０発明が解決しようとする問題点 本発明の一目的は、アレイが１段のポリシリコンしか必
要でなく、接点を持たないという、ＶＭＯＳトランジス
タおよびトレンチΦキャパシタを用いた縦型ＤＲＡＭと
その製造方法を提供することである。
本発明のもう１つの目的は、アクセス・トランジスタが
７字溝内にあり、キャパシタの一方の電極がトレンチ内
にあり、もう一方の電極は基板であるという、ｖＭｏＳ
トランジスタおよびトレンチ・キャパシタの組合せから
成る縦型ＤＲＡＭ構造を提供することである。
Ｄ０問題点を解決するための手段 本発明により提供されるのは、ＶＭｏＳトランジスタお
よびトレンチ・キャパシタを用いた縦型ＤＲＡＭセルと
、その製造方法である。すなわち、アクセス・トランジ
スタがＶ溝にあり、キャパシタが２つの垂直な溝内にあ
るようなりＭＯＳトランジスタおよびトレンチ・キャパ
シタを有する縦型ＤＲＡＭ構造が与えられる。この構造
は、単一レベルのポリシリコンしか有さず、接点をもた
ない。メモリΦセル回路は、ゲートをワード線に、ドレ
インをビット線に、ソースを記憶用キャパシタに接続さ
れてなる単一アクセス０トランジスタをもつワン・デバ
イスφメモリ・セルである。
より詳しく述べると、記憶キャパシタΦノードは導電ブ
リッジを介してＶ溝アクセスΦデバイスのソースに接続
されている。■溝アクセス・デバイスのゲートは、ポリ
シリコン・ワード線に接続され、そのドレインは、セル
のビット線としても働く拡散領域である。エピタキシャ
ル層が単結晶材料と酸化物の結合体上に成長される。シ
リコン基板中の多結晶領域は酸化物被覆をもつ。別の態
様においては、単結晶エピタキシャル層が、単結晶およ
び多結晶シリコンからなる領域上に付着され、あるいは
、単結晶材料上の多結晶材料が単結晶材料に変換される
。
Ｅ、実施例 第１図に、ＶＭｏＳトランジスタおよびトレンチ・キャ
パシタを使用した縦型ＤＲＡＭセルを示す。この縦型Ｄ
ＲＡＭセルは１段のポリシリコンしか必要とせず、かつ
接点を必要としない。このメモリ・セル回路は、通常の
ワンデバイス・メモリ・セルのそれであり、ゲートがワ
ード線に接続され、ドレインがビット線に接続され、ソ
ースが記憶キャパシタに接続された単一のアクセス・ト
ランジスタを存する。−例として、ｎ型デバイスを有す
るアレイを示す。
第１図の実施例では、記憶キャパシタ・ノード１６が導
電性ブリッジ１８を介してＶ字溝アクセス・デバイスの
ソース２２に接続されている。Ｖ字溝アクセスφデバイ
スのゲートはポリシリコン番ワード線４０に接続され、
ドレインは拡散領域３０であり、セルのビット線として
も働く。Ｖ字溝デバイスの基板領域２６はエピタキシャ
ル成長層である。単結晶エピタキシャル層２６が、単結
晶材料と酸化物の上に成長される。シリコン基板１０の
多結晶領域は酸化物被覆を有する。別の態様では、単結
晶および多結晶シリコンの両方から成る領域の上に単結
晶エピタキシャル層を成長させることが可能である、ま
たは、単結晶材料頂部の表面上の多結晶材料を単結晶材
料に変換することが可能であると仮定する。
この構造はＶ字溝の２つの側面を使用して、別々の２個
のセル用のアクセス−デバイスを形成する。
Ｖ字溝が上方のｎ＋領域３０を２つのドレイン領域（各
アクセス・デバイスごとに１つずつ）に分割し、下方の
ｎ＋領域２２もそれぞれのキャパシタ・ノード１６に接
続された２つのソース領域に分割スる。２つのアクセス
・デバイスに対するチャネルは、Ｖ字溝の側面に沿って
いる。その結果、ビット線がトレンチ記憶キャパシタの
上に積層され、セル・トランジスタが垂直に向いている
ので、高密度メモリ・セルがもたらされる。セルは拡散
ビット線およびポリシリコンまたはポリサイドのワード
線を宵する。接点および金属が必要なのは、ワード線が
縫合される場合だけである。
第２図ないし第８図に関連して、本発明にもとづく第１
図のデバイスの製造工程ステップについて説明する。
ステップ１では、半導体基板１０、たとえば、ｐ＋シリ
コンを通常の方法でマスクし、エツチングして、第２図
に示すトレンチ１２を形成する。
第３図を参照すると、記憶キャパシタの酸化物絶縁層１
４を基板およびトレンチの表面に成長させる。トレンチ
をｎ＋ポリシリコン１６で充填し、通常の方法で酸化物
１４および余分なポリシリコンを基板１０の表面から除
去して構造を平坦化する。除去された材料を第３図に破
線で示す。
次に、基板１０の表面にポリシリコンの薄い層１８を形
成す°る。ポリシリコン層１８の上に酸化物層２０を成
長または付着させ、第２のマスクおヨヒ通常のエツチン
グ技術を用いて、ポリシリコン１８および酸化物２０を
、第４図に示すようにパターン付けする。やはり第４図
に示すように、基板１０の隣接していないトレンチ同志
の間にｎ４’拡散層２２を形成する。領域１８と２２が
重なり合っているため、それらの間に導電性接続がもた
らされる。
第３のマスクおよびエツチング工程を用いて、ポリシリ
コン１８および隣接するトレンチ間の酸化物を除去する
と、第５図に示す構造がもたらされる。
次に、基板表面の上に酸化物層を成長または共形的に付
着させ、当技術で周知のように、垂直方向にのみ異方性
反応性イオン・エツチングを施して、酸化物２４がポリ
シリコンを覆い、単結晶シリコン基板１０の表面が、第
６図に示すように露出されるようにする。第６図の酸化
物をエツチングするステップは、最も重要な工程ステッ
プの１つである。エツチングは、ＲＩＥエツチングのよ
うに方向性であり、垂直方向でのみ材料を除去する。こ
のステップの目的は、多結晶シリコン１８上の５ｉ０２
の層２４を保持しながら、単結晶シリコンの上の酸化物
を除去することである。このことが可能なのは、ポリシ
リコン１８の表面上に厚いＳｉ０３層２４があり、かつ
、単結晶シリコン基板表面の上の酸化物をＲＩＥ除去し
た後、ポリシリコン１８の側壁上に酸化物２４が残るた
めである。続いて基板の露出した単結晶領域から５ｉ０
２領域の上に単結晶エピタキシャル成長のシーディング
を行なうと、単結晶エピタキシャル層がもたらされる。
第７図は、幾つかの後続ステップの結果を示すものであ
る。それらのステップには、上述の単結晶エピタキシャ
ル層２６の成長、第４のマスクを用いた通常の工程によ
る埋込み酸化領域２８の画定および成長、酸化によって
形成されるもう１つの層３２であるｎ＋領域３０の形成
、第５のマスクおよび通常のＶ字溝エツチングを用いた
Ｖ字溝３４の開通が含まれる。
第７図において、埋込み酸化領域の形成後で、かつｎ＋
拡散が行なわれる前のこの時点で、通常の技術および追
加のマスクを用いて通常の表面ＦＥＴが作成できること
に注目されたい。
第７図のＶ字１３４を使用して、７字溝の表面に沿って
配向した２つのアクセス・デバイスを形成し、かつ、別
々の２個の記憶キャパシタ（Ｖ字′ｍ３４の画側の領域
２２および１８）と別々の２本のビット線（Ｖ字溝３４
０両側の領域３０）が形成されるように、隣接していな
いトレンチと上方のｎ＋層３０とを接続するｎ＋領域２
２を分割する。
第８図に、ゲート酸化物用の酸化物層３８を成長させる
ステップ、ならびに、デバイスΦワード線を形成するポ
リシリコン層４ｏの付着およびパターン付けの結果を示
す。ポリシリコンは、導電性を向上させるため、任意選
択としてポリサイド層を有することができる。ワード線
をステイフナしなければならない場合だけ、セル・アレ
イにとって接点と金属が必要となり、それらは、通常の
方法を用いて形成される。ワード線をパターン付けした
後で、ｐ＋注入を用いて７字溝に沿ったセルの間に絶縁
をもたらすか、酸化物絶縁またはトレンチ絶縁をもたら
すことができる。
ビット線がトレンチ記憶キャパシタの上に積層され、セ
ルφトランジスタが垂直に向いているので、高密度メモ
リが得られる。セルは、拡散されたビット線とポリシリ
コンまたはポリサイドのワード線を有する。
トレンチを埋めるために使用されるｎ＋ポリシリコン１
θに対するポリシリコンの「ブリッジ」１８の被覆裕度
が、セルの密度に直接影響を及ぼす。本方法の１つのバ
リエージジンでは、第９図に示すような多結晶シリコン
層４２が、第３図のステップの後でもたらされる。層４
２を急速な熱アニール等の工程により単結晶材料に変換
する。
次に、マスクを用いてｎ１ドープ領域（第７図の領域２
２）を形成することができる。注入の結果として生じる
注入領域の範囲を、第１０図に破線で示す。第７図以降
で説明したのと同じ工程を用いて製造を完了することが
できる。同様に多結晶領域および単結晶シリコン領域の
上に単結晶シリコンのエピタキシャル層を成長させるこ
とができる場合は、ポリシリコン・「ブリッジ」の被覆
裕度の領域はもはや必要でなく、もっと高密度のセルが
可能である。ポリシリコンのパターン付は後でかつ単結
晶エピタキシャル成長前の構造を第１１図に示す。
以上、縦型ＤＲＡＭセルと、トランジスタおよびトレン
チ記憶キャパシタを用いたその製造工程について説明し
た。この比較的簡単なセル構造は、非常に高密度の可能
性をもたらす。このアレイは１段のポリシリコンのみを
有し、接点をもたない。
トレンチを埋めるために使うｎ＋ポリシリコンを５ｉ０
２層で覆うという実施例について説明した。単結晶領域
が露出しているため、構造の露出した単結晶領域から、
ｓｉｏ□領域の上に単結晶エピタキシャル成長のシーデ
ィングを行なうことができる。多結晶シリコンを急速な
熱アニール等何らかの方法で単結晶材料に変換するか、
または、多結晶シリコン領域および単結晶シリコン領域
の上に単結晶シリコンのエピタキシャル層を成長させる
ことが必要な、デバイスの他の実施例についても説明し
た。
次に、単結晶シリコン、Ｓ　ｔ　０２の層および非常に
小さな多結晶シリコン領域の上にエピタキシャル層を成
長させるという、上記セルのもう１つの製造方法につい
て説明する。露出した多結晶シリコンの面積は単結晶基
板材料の面積に比べて非常に小さいので、単結晶エピタ
キシャル層を成長させることが可能なはずである。
この構造を得るために必要な単純化した工程手順を第１
２図に示す。
ｐ＋半導体基板１０内に、窒化物／酸化物の第１のマス
キング層５０を用いてトレンチをエツチングする。記憶
酸化物工４を成長させ、トレンチをｎ＋ポリシリコン１
６で充填する。第１３図を参照すると、トレンチ・ポリ
シリコン１６の上に５ｉＯｚ５２を成長させ、第１４図
に示すように、次に窒化物／酸化物層５０を除去し、通
常のパターン付けおよびマスキングによってｎ＋砒素拡
散領域５４を作成し、第１４図に示すように、ウェハ全
体を覆ってｐ−エピタキシャル層５θを成長させる。ｎ
＋ポリシリコン１６およびｎ＋領域５４からの外方拡散
５８により、ポリシリコン領域１６と拡散領域５４の間
に導電性ブリッジを形成する。
エピタキシャル成長の後、第７図以降に関連して説明し
、図示したように工程を続行する。
第１２図、第１３図および第１４図に示す工程で重要な
ステップは、トレンチを充填するｎ＋ポリシリコン１６
の表面に自己整合された５ｉ０２層を設けることである
。トレンチを画定するために使用した窒化物／酸化物層
を除去すると、非常に狭いポリシリコン・ストリップが
露出する。ｐ−エピタキシャル層５６および後続の熱サ
イクルの間、ｎ＋ポリシリコンおよびｎ＋拡散からの外
方拡散によって、素子５８（第１４図）として示すよう
に、記憶酸化物ギャップが「橋渡しされる」ことになる
（この「ブリッジ」の抵抗は２０にΩ以上の高さになり
得る）。
エピタキシャル層５６の成長の間、比較的小さいポリシ
リコン領域しか露出しないことが、単結晶材料を得るた
めの手がかりである。すぐにわかるように、エピタキシ
ャル層５６のシーディングに必要な単結晶シリコン基板
は面積がはるかに大きい。ｎ！−拡散５４との接続を形
成するために必要な露出したポリシリコンの狭い領域は
非常に小さい。
これらの面積の推定値は、酸化物／窒化物層を除去した
とき、トレンチを埋めるポリシリコン１６が周囲のシリ
コンの上にあり、したがってトレンチの４面全てでポリ
シリコンが露出していると仮定したものである。別の工
程手順では、非常に厚い自己整合酸化物５２をトレンチ
の上部に成長させた後、ポリ７リコンの表面が周囲のシ
リコンより下にくる。次に単結晶シリコンを１橋渡しが
必要とされるトレンチ側部でのみエッチ拳バックする・
領域５４を拡散または注入によって作成し、ポリシリコ
ン１６からの外方拡散によって１つの側にのみブリッジ
５８を作成する。こうすると１露出したポリシリコンの
面積が減少し、溝の１つの側で外方拡散が行なわれる。
Ｆ０発明の効果 上述のように、本発明によれば、アレイが１段のポリシ
リコンしか必要とせず、接点を全く持たないという、Ｖ
ＭＯＳトランジスタおよびトレンチ・キャパシタを用い
た縦型ＤＲＡＭセルとその製造方法が提供される。
【図面の簡単な説明】
第１図は、本発明の原理によるＶＭＯ８ＦＥＴメモリ・
セルの一実施例の概略断面図である。 第２図ないし第８図は、第１図に示すデバイス構造の製
造工程の種々のステップを示す。 第９図、第１０図および第１１図は、第１図のデバイス
を製造するための別の工程ステップを示す。 第１２図、第１３図および第１４図は、本発明の別の実
施例の製造工程のステップを示す。 １０・・・・シリコン基板、１２−・−トレンチ、１４
・・・・酸化物絶縁層、１６・・・・記憶キャパシタ・
ノード、１８・・・・導電性ブリッジ、２０・・・・酸
化物層、２２・・・・ソース領域、２６・・・・単結晶
エピタキシャル層、３０・・・・ドレイン領域、４０・
・・・ポリシリコン・ワード線。 出願人　　インターナショナル拳ビジネス書マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） ３０−　　ビ゛・ｙト線 ４０・・・ワード線、 トーセＩし　（ｎ）−→寸÷　セ】しくｎ＋４１−ｉ本
発明に係み情−芝 ＦＩＧ、１ ＦＩＧ、２ １ｔ＋　　　　　　　　　　　　　　　　　　　　　１
ｑＦＩＧ、４ ＦＩＧ、５ ＦＩＧ、６ ＦＩＧ、７ １４　　　　　　　　　　　　　　　　　　　　】ｌ−
＋ＦＩＧ、８ １’）　　　　　　　　　　　　　　　　　　　　　　
Ｉ’）ＦＩＧ、９ ＦＩＧ、１０ ＦＩＧ、１１ ＦＩＧ、１４

Claims (2)

    【特許請求の範囲】
  1. （１）トランジスタ手段とキャパシタ手段を有する縦型
    半導体メモリ・セルを製造するための方法において、 （ａ）半導体基板中に横方向に離隔した少なくとも２つ
    の縦型トレンチを形成し、 （ｂ）上記トレンチの表面上に記憶酸化物絶縁層を成長
    させ、 （ｃ）上記トレンチをドープド・ポリシリコンで充填し
    、 （ｄ）上記横方向に離隔したトレンチの間の上記基板表
    面に導電性のドープされた拡散領域を形成し、上記横方
    向に離隔した各トレンチ中の上記ドープド・ポリシリコ
    ンと上記拡散領域の間に導電性材料を形成することによ
    り、上記横方向に離隔したトレンチに充填された上記ド
    ープド・ポリシリコンの間に導電性の通路を形成し、 （ｅ）上記基板上に、少なくとも上記拡散領域を覆うエ
    ピタキシャル層を成長させ、 （ｆ）上記エピタキシャル層の表面にドープされた層を
    形成して核ドープされた層上に酸化物層を形成し、 （ｇ）上記トレンチの間の構造に、上記工程（ｆ）で形
    成された酸化物層と、上記工程（ｆ）で形成された上記
    エピタキシャル層と、上記工程（ｄ）で形成された上記
    拡散層を貫通し、以て上記ポリシリコンで充填したトレ
    ンチと上記基板上の上記ドープされた拡散領域を分離す
    るＶ字形の溝をエッチングし、該Ｖ字形の溝の両側に個
    別の記憶用キャパシタが形成されるとともに該Ｖ字形の
    溝が上記工程（ｆ）で上記エピタキシャル層の表面上に
    形成された上記ドープされた層領域を２つの離隔するビ
    ット線手段に分割するようにし、 （ｈ）上記Ｖ字形溝の側面に、ゲート酸化物を与えるよ
    うに酸化物層を形成し、 （ｉ）上記工程（ｆ）の酸化物で覆われたドープされた
    層及び上記酸化物で覆われたＶ字形溝上にポリシリコン
    層を付着してパターニングし、以てワード線手段を与え
    る工程を具備する、 縦型半導体メモリ・セルの製造方法。
  2. （２）半導体基板をもつ半導体メモリ・セルであって、 （ａ）上記基板中に横方向に離隔して形成され、ドープ
    ド・ポリシリコンで充填された縦型の少なくとも２つの
    トレンチと、 （ｂ）上記各トレンチ中に充填された上記ドープド・ポ
    リシリコンの間に導電性の通路を形成するように、上記
    横方向に離隔したトレンチの間に配置された導電性材料
    と、 （ｃ）上記トレンチの間の上記導電性材料を少なくとも
    覆うように上記基板上に配置されたエピタキシャル層と
    、 （ｄ）上記エピタキシャル層の表面に形成されたドープ
    された層領域と、 （ｅ）上記ドープされた層領域と上記エピタキシル層と
    上記トレンチ間の上記導電性材料を貫通するように、上
    記トレンチ間の上記エピタキシャル層に形成されたＶ字
    形溝と、 （ｆ）上記Ｖ字形溝の側面と上記エピタキシャル層上に
    付着された絶縁材料層とを具備し、 以て上記絶縁材料で覆われたＶ字形溝が、上記トレンチ
    の間の上記導電材料と上記ポリシリコンで充填されたト
    レンチを個別の記憶キャパシタに分離するとともに上記
    エピタキシャル層の表面上の上記ドープされた層領域を
    個別のビット線に分離するゲート酸化物を与えるように
    した、 縦型半導体メモリ・セル。
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