JPH088357B2 - 縦型ｍｏｓトランジスタ - Google Patents

縦型ｍｏｓトランジスタ

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JPH088357B2
JPH088357B2 JP61287322A JP28732286A JPH088357B2 JP H088357 B2 JPH088357 B2 JP H088357B2 JP 61287322 A JP61287322 A JP 61287322A JP 28732286 A JP28732286 A JP 28732286A JP H088357 B2 JPH088357 B2 JP H088357B2
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高密度化に適した微細な縦型MOSトランジ
スタの基本構造に関するものである。
〔従来の技術〕
従来、半導体素子すなわちVLSIの高集積化への要求は
主として半導体素子の微細技術によって満たされてき
た。しかし近年、平面的な微細化には、ほぼ限界が見え
始めており、リソグラフィー技術に突破（ブレークスル
ー）を期待するだけではなく、半導体素子の構造上の工
夫によって高密度化を押し進める動きが活発である。
第５図および第６図は、このような高集積化の旗手で
あるダイナミックRAMの基本セルとして言わばその究極
の姿として提案されたクロスポイントセルを示す平面図
および断面図（第５図のVI−VI線断面図）であり、その
中で、スイッチング用トランジスタとしてシリコン基板
に掘りつけた穴の壁面をチャネル領域として用いる縦形
トランジスタが描かれている。
なお、上記クロスポイントセルとしては、「シャー
（A.H.Shah）他，アイ・エス・エス・シー・シー（ISSC
C）86 講演番号FAM19.5,1986年２月」に記載されたも
のがある。
第５図および第６図において、１はドレインおよびビ
ット線としてのn+拡散層、２はワード線としての多結晶
シリコン、３は溝、４は分離酸化膜、５はスイッチング
トランジスタのチャネル部、６はゲート酸化膜、７はソ
ースとしての埋込みコンタクト、８は多結晶シリコン記
憶電極、９はキャパシタ酸化膜、10はゲート電極、11は
p+基板である。また、寸法W1＝2.6μm,W2＝3.4μｍであ
る。
次に、このように構成された半導体記憶装置の問題点
を抽出するためにその製造工程について説明する。第７
図（ａ）において、11は高濃度ｐ形（100）基板、12は
低濃度ｐ形（100）エピタキシャル成長層、13はイオン
注入による高濃度ｎ形拡散層、14はフィールド分離酸化
膜、15はリアクティブイオンエッチングによって掘られ
た溝、16は厚さ15nmの薄いゲート酸化膜（SiO2）であ
る。
第７図（ｂ）は、溝15がn+多結晶シリコン17で中途ま
で埋め込まれたことを示す。この後、上部から酸化膜を
エッチングすると、多結晶シリコン17の表面より若干深
くエッチングされた隙間18が形成される。
次に第７図（ｃ）に示すように、上記隙間18を有する
多結晶シリコン17に薄い多結晶シリコンが堆積され、多
結晶シリコン17と壁との隙間18が埋まる。その他の領域
に付着した上記薄い多結晶シリコンは等方性エッチング
で除去される。
最後に、第７図（ｄ）に示すように、ゲート酸化膜19
およびゲート電極20が形成されることにより、縦形MOS
トランジスタと縦形キャパシタとの半導体記憶装置が形
成される。
〔発明が解決しようとする問題点〕
次に、上記半導体記憶装置の構造上および製造工程上
の問題点を説明する。上記半導体記憶装置においては、
埋め込まれた多結晶シリコン17の表面と主表面との差が
縦形MOSトランジスタのチャネル長となり、多結晶シリ
コン17のエッチングをきわめて精密に制御しなければな
らない。また、そのチャネル領域のドーピングは、エピ
タキシャル成長時の下層からのオートドーピングと後熱
処理時の下層からの拡散に著しく影響され、MOSトラン
ジスタ特性の均一性，再現性に重大な影響を与えてい
る。
さらに、面方位の異なる壁面をチャネル領域とするた
め、しきい値電圧の不均一の原因となっており、さらに
薄い多結晶シリコンを堆積し、n+多結晶シリコン17と壁
面を埋めた後、これをCF4でプラズマエッチングするた
め、チャネルとなる半導体面に結晶欠陥が発生し、トラ
ンジスタ特性全体が劣化されることになる。
さらに、構造的に見て、この半導体記憶装置において
更に素子間隔を縮めると、一方のトランジスタからこの
トランジスタに隣接する他方の記憶用のキャパシタへの
チャージングが生じることがあり、誤動作の原因となっ
てしまう。
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、上記構造上および製造工程上
の問題がすべて解決された縦型MOSトランジスタを提供
することにある。
〔問題点を解決するための手段〕
単結晶シリコンからなる半導体基板と、この半導体基
板の表面に形成されたソース・ドレイン領域としての高
濃度第１導電形の第１の領域と、半導体基板上に形成さ
れた絶縁層と、絶縁層と第１の領域の少なくとも一部と
をエッチングして形成された穴部の側面および底面に沿
って形成された単結晶シリコンからなる第２導電形の第
２の領域と、この第２の領域から連続して絶縁層上に形
成された単結晶シリコンおよび多結晶シリコンからなる
高濃度第１導電形の第３の領域と、第２の領域および第
３の領域の表面に形成されたゲート絶縁膜と、このゲー
ト絶縁膜上の第２の領域の部分に導電物質を埋め込むこ
とにより形成されたゲート電極とをトランジスタに有す
るようにしたものである。
〔作用〕
本発明においては、均一性と再現性に優れ且つ高密度
な縦型MOSトランジスタを得ることができる。
〔実施例〕
本発明に係わる縦型MOSトランジスタの一実施例を第
１図に示す。第１図において、21は単結晶の（100）面
を主面とするシリコン基板、22は砒素を高濃度にドープ
した第１の領域としての拡散層、23は厚さ１μｍの絶縁
層としてのSiO2層であり、SiO2層23は反応性イオンエッ
チングによってほぼ垂直な壁面を有する穴状に加工され
ている。この穴の加工はシリコン基板21にまで及び、拡
散層22が壁面として露出している。
また、24はこの壁面に沿って堆積されたアモルファス
シリコン層が600℃程度のアニールによって拡散層22に
接した領域から結晶性をひろってエピタキシャルに再結
晶成長させられた第２の領域としての単結晶シリコン層
である。25は後述するゲート電極27をマスクにイオン注
入された高濃度砒素によってｎ型にドープされた第３の
領域であり、この活性化の熱処理時に拡散層22から不純
物が単結晶シリコン層24へ拡散し、同じくｎ型領域28が
形成されている。26はゲート絶縁膜としてのゲート酸化
膜、27は多結晶シリコン又はシリサイド材料によるゲー
ト電極である。
次に、本装置の構造の利点について述べるために、基
本的な製作工程について第２図を用いて説明する。ま
ず、写真製版によって選択された領域に砒素が50keVで
２×1015/cm2イオン注入され、活性化のための熱処理が
ほどこされ、拡散層22が形成される（第２図（ａ））。
次に、減圧CVD法で厚さ１μｍのSiO2層23が形成され
る（第２図（ｂ））。
次に、SiO2層23と下地砒素ドーピング層である拡散層
22とが同時にエッチングされ、ほぼ垂直な壁面が形成さ
れる（第２図（ｃ））。
次に、減圧CVD法で多結晶シリコン層が2000Åの厚み
にウェハ全面に堆積され、それに続く斜めからのSiイオ
ン注入（50keV,5×1015/cm2）でアモルファス化された
アモルファスシリコン層29となる。この状態から600℃
で８時間の熱処理を行なうと、アモルファスシリコン層
29は下地の砒素拡散層22で単結晶シリコンの結晶性をひ
ろって壁面を上方へエピタキシャル成長し、SiO2層23の
壁面近傍では単結晶シリコン層24となる（第２図
（ｄ））。
次に、1000℃，ドライO2中で酸化し、厚さ200Åゲー
ト酸化膜26を形成する（第２図（ｅ））。
最後に、燐をドープした多結晶シリコンを堆積し、パ
ターニングあるいはエッチバックによって形状を成形し
てゲート電極27とした後、矢印30で示すように砒素イオ
ンを注入して表面層をｎ型領域25とする。適当な熱処理
によって、砒素は、SiO2層23の壁面上で単結晶化された
シリコン層28の両側へ拡散し、拡散部分はソース・ドレ
イン領域となる。
上記製作工程で明らかなように、この縦型MOSトラン
ジスタでは、チャネル長がSiO2層23の厚みで決定され、
穴のエッチングの不均一は特性に影響しない。例えば、
第１図と第２図（ｆ）を比較した場合、穴の深さは異な
るが、SiO2層23の厚みを同一にすればチャネル長は同一
であり、特性には穴の深さは影響しない。
また、この縦型MOSトランジスタは、下面をSiO2層23
の壁面とするSOI（Silicon on Insulator）デバイスで
あり、隣接するMOSトランジスタとの分離に関しては一
切の問題を生じないという特徴を有している。従って、
スイッチングトランジスタとしてダイナミックRAMのメ
モリセルに応用すれば、均一性の良さと再現性の良さに
加えて、高密度化が達成できる。
第３図は、この縦型MOSトランジスタをダイナミックR
AMのメモリセルに応用した場合の一例を示す。また、第
４図は穴の片面だけを用いて縦型MOSトランジスタとし
た場合を示す。なお第３図，第４図において第１図と同
一部分又は相当部分には同一符号が付してある。
なお、上記実施例では穴形状の場合について示した
が、溝形状であっても本発明は適用でき、同様の効果を
奏する。この穴形状又は溝形状の壁面の角度は主面に対
して60〜90度あればよい。また、ゲート電極27は多結晶
シリコンから成るとしたが、シリサイド材料により形成
してもよい。
〔発明の効果〕
以上説明したように本発明は、絶縁層と第１の領域の
少なくとも一部とをエッチングして形成された穴部の壁
面および底面に沿って第１導電形の第２の領域を形成し
たことにより、チャネル長が絶縁層の厚みのみで決定さ
れるようになり、特性の均一性および再現性が良いとい
う効果がある。また、チャネルの下面が絶縁層であるこ
とにより、隣接するトランジスタとは完全に分離される
ので、高密度にできるという効果もある。
【図面の簡単な説明】
第１図は本発明に係わる縦型MOSトランジスタの一実施
例を示す断面図、第２図は第１図のトランジスタと同様
の構造のものの製作工程を示す断面図、第３図は第１図
の縦型MOSトランジスタをダイナミックRAMのメモリセル
に応用した場合を示す断面図、第４図は穴又は溝の片面
だけを用いた縦型MOSトランジスタを示す断面図、第５
図および第６図は従来の縦型MOSトランジスタを示す平
面図および断面図、第７図は従来の縦型MOSトランジス
タの製作工程を示す断面図である。 21……シリコン基板、22……拡散層、23……SiO2層、24
……単結晶シリコン層、25,28……ｎ型領域、26……ゲ
ート酸化膜、27……ゲート電極。
フロントページの続き (72)発明者 大崎 明彦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭59−35463（ＪＰ，Ａ) 特開 昭59−138367（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】単結晶シリコンからなる半導体基板と、こ
    の半導体基板の表面に形成されたソース・ドレイン領域
    としての高濃度第１導電形の第１の領域と、前記半導体
    基板上に形成された絶縁層と、前記絶縁層と前記第１の
    領域の少なくとも一部とをエッチングして形成された穴
    部の壁面および底面に沿って形成された単結晶シリコン
    からなる第２導電形の第２の領域と、この第２の領域か
    ら連続して前記絶縁層上に形成された単結晶シリコンお
    よび多結晶シリコンからなる高濃度第１導電形の第３の
    領域と、前記第２の領域および第３の領域の表面に形成
    されたゲート絶縁膜と、このゲート絶縁膜上の第２の領
    域の部分に導電物質を埋め込むことにより形成されたゲ
    ート電極とを有することを特徴とする縦型MOSトランジ
    スタ。
  2. 【請求項２】導電物質は多結晶半導体又はシリサイド材
    料であることを特徴とする特許請求の範囲第１項記載の
    縦型MOSトランジスタ。
  3. 【請求項３】穴部の側面の角度は主面に対して60度〜90
    度であることを特徴とする特許請求の範囲第１項記載の
    縦型MOSトランジスタ。
JP61287322A 1986-12-01 1986-12-01 縦型ｍｏｓトランジスタ Expired - Lifetime JPH088357B2 (ja)

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