JPH0834302B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置に係わり、特にメモリセル
に配線されるビット線を、半導体基板上に、この基板と
は逆導電型の拡散層にて形成したメモリセルを具備する
ダイナミック型RAMに関する。

（従来の技術） 第19図は従来のダイナミック型RAMのメモリセルの４
セル分を示す略的な平面図、第20図は第19図中の20−20
線に沿う断面図および第21図は第19図中の21−21線に沿
う断面図である。

第19図乃至第21図に示すように、従来のメモリセルに
配線されるビット線は、例えばｐ型シリコン基板100上
に形成され、かつフィールド酸化膜103にてビット線形
成方向にそれぞれ電気的に分離されるｎ型拡散層102に
よって構成されている。ｎ型拡散層102上の所々には、
ｐ型基板100と導通するｐ型シリコン柱状領域104が形成
されている。ｐ型柱状領域104の周囲にはシリコン酸化
膜106（ゲート絶縁膜）が形成され、この酸化膜106上に
は、ワード線を構成するポイシリコン層108が形成され
ている。ポリシリコン層108は、ワード線形成方向に分
離されるようにパターニングされており、全面に形成さ
れる層間絶縁膜110によってそれぞれ電気的に絶縁され
る。ｐ型柱状領域の先端部にはｎ型拡散層112が形成さ
れ、このｎ型拡散層112には層間絶縁膜110上に露出する
ｎ型ポリシリコン層114が形成され、ともに導通するこ
とによりキャパシタのストレージノード電極を構成す
る。ｎ型ポリシリコン層114上には、キャパシタの誘電
体となる誘電体膜116を介し、ｎ型ポリシリコンからな
るセルプレート電極118が形成されている。

上述のような構成のメモリセルでは、ワード線とビッ
ト線との交点にキャパシタが形成され、しかもスイッチ
ングトランジスタを、チャネルを柱状領域104の側面に
沿い、基板に対し垂直な方向に形成する縦形トランジス
タとするので高集積化に適した構造をもつ。さらにセル
プレート電極118にあっては、基板上全面に形成してお
り、平面的にみて最大のキャパシタ容量を稼ぐことを可
能としている。

（発明が解決しようとする課題） しかしながら、上述のような構成のメモリセルを具備
する従来のダイナミック型RAMは、特にｐ型基板上に形
成されたｎ型拡散層によってビット線を構成するため、
以下のような問題が生じている。

（１） ビット線と基板との分離がpn接合分離であ
り、したがってビット線容量が大きい。すなわち、pn接
合容量が大きい。このため、特にビット線を流れる電気
的信号の速度緩慢化が生じ、動作速度が遅い。しかもビ
ット線容量が大きいためにビット線を流れる微小な電気
的信号の電位の低下を生じ、今後進展する大容量集積化
（16M,64M,256M,1G…）に不適当である。

（２） 同様にビット線と基板との分離がpn接合分離
であるためにビット線から基板へのリーク電流が大き
い。すなわち、pn接合逆電流が大きい。このため、ビッ
ト線を流れる微小な電気的信号の電位が変動しやすく信
頼性が低下するとともに、やはり今後進展する大容量集
積化に不適当である。

（３） 同様にビット線と基板との分離がpn接合分離
であるためにソフトエラー耐性が悪い。特にビット線に
おいて、α線等が入射する確率、あるいはα線等により
電離したキャリアを捕捉してしまう確率が高く、ビット
線にノイズが乗りやすい。しかも、キャリアがビット線
内に流入することによって起こる誤動作（ソフトエラ
ー）が発生しやすく信頼性が低い。

この発明は上述したような点に鑑みて為されたもので
あり、その目的は、高集積化に適した構造を持ち、信頼
性が高く、かつ動作が高速であり、しかもいっそうの大
容量集積化が可能であるメモリセルを具備する半導体記
憶装置を提供することにある。

［発明の構成］ （課題を解決するたの手段） 上記目的を達成するために、この発明では、第１導電
型の半導体基板と、この基板上に形成され、行列状に配
列された開孔部を有する第１の絶縁膜と、この第１の絶
縁膜上に形成され、列方向に並ぶ前記開孔部を介して前
記基板に接続されて延在された複数の第１導電型の縞状
半導体層と、この縞状半導体層上に前記開孔部に応じて
形成された、複数の第１導電型の柱状半導体層と、前記
縞状半導体層に、前記柱状半導体層と前記基板とを接続
する第１導電型の部分を残して形成された第２導電型の
第１の半導体領域からなるビット線と、前記柱状半導体
層の先端に形成された第２導電型の第２の半導体領域
と、前記柱状導体層の側壁上にゲート絶縁膜を介して形
成され、行方向に並び前記柱状半導体層に容量結合され
て延在されたワード線と、前記柱状半導体層間を埋め込
むとともに、前記第２の半導体領域の上面を露出させる
第２の絶縁膜と、この第２の絶縁膜の上に拡がって形成
され、前記第２の半導体領域ごとに設けられる、この第
２の半導体領域の露出した面に接続されるストレージノ
ード電極と、前記基板の上方に形成され、前記ストレー
ジノード電極それぞれに容量結合するセルプレート電極
とを具備することを特徴としている。

（作用） 上記構成を有する半導体記憶装置によれば、ビット線
が、第１の絶縁膜により基板から分離されるので、 （１）ビット線容量が低下し、ビット線を流れる電気
的信号の速度が向上するとともに、ビット線を流れる電
気的信号の電位も向上する。

（２）ビット線から基板へのリーク電流が少なくな
り、ビット線を違れる微小ま電気的信号の電位変動が少
なくなる。

（３）ビット線へのα線等の入射確率および電離した
キャリアの捕捉確率が低下し、ソフトエラー耐性が強化
される。

さらに、ストレージノード電極を、第２の絶縁膜の上
に拡げて形成することで、 （４）ストレージノード電極とセルプレート電極との
対向面積が増加され、キャパシタに、充分に大きい容量
を持たせることができる。

（５）対向面積の増加は、ストレージノード電極を、
第２の絶縁膜の上に拡げて達成することで、装置の上部
に良好な平坦性を持たせたまま、達成できる。この平坦
性は、例えばストレージノード電極の上に、さらにセル
プレート電極を重ねるとき、重ね易いなどの利点を得
る。

さらに、ストレージノード電極を、柱状半導体層間を
埋め込む第２の絶縁膜から第２の半導体領域の上面を露
出させ、この露出した面にストレージノード電極を接触
させることで、 （６）ストレージノード電極を、第２の半導体領域
に、コンタクト孔を形成せずに、接続できる。

（実施例） 以下、図面を参照してこの発明の実施例について説明
する。

第１図はこの発明の第１の実施例に係わるダイナミッ
ク型RAMが具備するメモリセルのセル分を示す略的な平
面図、第２図は第１図中の２−２線に沿う断面図および
第３図は第１図中の３−３線に沿う断面図である。

第１図乃至第３図に示すように、本発明に係わるメモ
リセルに配線されるビット線は、例えばｐ型シリコン基
板10上に、例えばシリコン酸化膜からなる絶縁膜11を介
して形成され、ビット線形成方向にそれぞれ分離される
ように形成されたｎ型拡散層12によって構成される。絶
縁膜11の所々にはｐ型基板10が露出する開孔部13が形成
されており、この開孔部13内部を介してｐ型基板10と導
通するｐ型シリコンエピタキシャル層14が前記絶縁膜11
上に形成されている。ビット線を構成する上述したｎ型
拡散層12は、このｐ型エピタキシャル層14内に形成され
る。開孔部13に対応したｐ型エピタキシャル層14上に
は、ｐ型基板10と導通するｐ型シリコン柱状領域16が形
成されている。ｐ型柱状領域16の周囲には、例えばシリ
コン酸化膜等からなるゲート絶縁膜18が形成され、この
ゲート絶縁膜18上には、ワード線を構成する。例えばｎ
型ポリシリコン層20が形成されている。ポリシリコン層
20は、ワード線形成方向に分離されるように形成されて
おり、全面に形成される層間絶縁膜22によってそれぞれ
電気的に絶縁される。この層間絶縁膜22は、図示されな
い箇所でそれぞれビット線（ｎ型拡散層12）も電気的に
分離する。ｐ型柱状領域16の先端部にはｎ型拡散層24が
形成され、このｎ型拡散層24には層間絶縁膜22上に露出
するｎ型ポリシリコン層26が形成され、ともに導出する
ことによりキャパシタのストレージノード電極を構成す
る。ｎ型ポリシリコン層26上には、キャパシタの誘電体
となる誘電体膜28を介して、例えばｎ型ポリシリコン等
からなるセルプレート電極30が形成されている。

なお、第４図に上述のような構成のメモリセルの等価
回路図を示す。第４図において、第１図乃至第３図と同
一の部分には参照符号を付して説明は省略する。

上述のような構成のメモリセルによれば、ワード線
（ｎ型ポリシリコン層20）とビット線（図中ｎ型拡散層
12）との交点にキャパシタが形成され、しかもスイッチ
ングトランジスタを、柱状領域16の側面に沿い、基板10
に対し垂直な方向にチャネルを形成する縦形トランジス
タとするので、高集積化に適した構造をもつ。さらにセ
ルプレート電極30にあっては、基板10上全面に形成して
おり、平面的にみて最大のキャパシタ容量を稼ぐことが
できる。

本発明に係わるメモリセルでは、ビット線を構成する
ｎ型拡散層12とｐ型基板10との間に絶縁膜11をさらに形
成している。これにより、ビット線容量を低下できると
ともに、ビット線から基板へのリーク電流を少なくする
ことができる。また、ｎ型拡散層12、すなわちビット線
の周囲が絶縁膜11および層間絶縁膜22等で略囲まれるの
で、ビット線へのα線等の入射確率、あるいはα線等に
より電離したキャリアの捕捉確率を低下できる。

次に、第１の実施例に係わるメモリセルの製造方法に
ついて、第５図（ａ）乃至第５図（ｌ）を参照して説明
する。第５図において第１図乃至第３図と同一の部分に
ついては同一の参照符号を付す。

まず、同図（ａ）に示すように、例えば（100）面を
主表面とするｐ型シリコン基板10上に、例えばLOCOS法
により熱酸化膜11を約500nmの厚みに形成する。

なお、熱酸化膜11はこれに限らず、CVD法を用いて堆
積したCVDシリコン酸化膜、あるいはシリコン窒化膜等
であっても良いし、また、LPD法を用いて堆積したシリ
コン酸化膜であっても良い（あるいはそれらの複合膜で
も良い）。

次いで、同図（ｂ）に示すように、例えば異方性エッ
チングであるRIE法を用いて熱酸化膜11を選択的に除去
し、ｐ型基板10に到達する開孔部13を形成する。

次いで、同図（ｃ）に示すように、選択的エピタキシ
ャル成長技術（以下SEG技術と略す）を用いて開孔部13
内にｐ型シリコンエピタキシャル層14を成長させ、開孔
部13内を埋め込む。その後、非選択的なエピタキシャル
成長技術を用いてｐ型エピタキシャル層14を熱酸化膜11
上にも成長させる。この時、熱酸化膜11上ではポリシリ
コン層14Pが成長し、単結晶シリコンが成長した開孔部1
3上では単結晶シリコン層14がそのまま成長する。

なお、開孔部13内をエピタキシャルシリコンで埋め込
んだ後、絶縁膜11上にさらにエピタキシャルシリコンを
成長させる際、エピタキシャル成長工程用炉から基板と
なるウェーハを一旦出しても良いし、また、炉内にウェ
ーハを入れたまま、エピタキシャルシリコンの成長条件
を変えて、エピタキシャル成長をそのまま続行しても良
い。

また、ｐ型基板10上に成長させるエピタキシャル層14
は、ｎ型でも良いが、本実施例の如く基板10と同じ導電
型（ｐ型）にすることが望ましい。このようにすること
によって、将来形成される柱状領域、すなわちスイッチ
ングトランジスタのチャネル形成領域を、このｐ型エピ
タキシャル層14を介してｐ型基板10の基板電位をバック
ゲートバイアスとして与えることに都合が良いためであ
る。

このようにするためには、シリコンのエピタキシャル
成長を行なう際、成長雰囲気中にボロンを混入させなが
ら行なう。あるいはエピタキシャル成長終了後に、例え
ばボロンをイオン注入する、あるいはｐ型にすべき箇
所、例えば将来柱状領域を形成する箇所等に、例えばボ
ロンを選択的にイオン注入しても良い。以後のエピタキ
シャル成長工程においても同様である。

また、熱酸化膜11上に成長したポリシリコン層14P
は、例えばレーザビームアニール技術を用いて単結晶化
しておくことがより望ましい。

次いで、同図（ｃ）には図示されたい箇所において、
写真蝕刻法を用いてｐ型エピタキシャル層14をビット線
形状に成り得るようにパターニングを行なう。

次いで、同図（ｄ）に示すように、例えばCVD法を用
いて全面にシリコン窒化膜41を堆積する。次いで、写真
蝕刻法を用いて開孔部13上に対応するｐ型エピタキシャ
ル層14に到達する開孔部42を形成する。次いで、SEG技
術を用いて開孔部42内に、例えばｐ型シリコンを選択的
に成長させ、ｐ型柱状領域16を形成する。シリコン窒化
膜41はこれに限らず、例えば熱酸化膜11とのエッチング
選択比が大きく、かつエピタキシャル成長時に成長材料
との成長選択性およびエッチング選択比が大きくとれる
物質であれば良い。

次いで、同図（ｅ）に示すように、窒化膜41を除去
し、ｐ型エピタキシャル層14およびｐ型柱状領域16を露
出させる。次いで、露出したｐ型エピタキシャル層14お
よびｐ型柱状領域16の先端部に対してｎ型の不純物、例
えばAsをイオン注入する。そして、この後において、熱
拡散等を行ないビット線を構成するｎ型拡散層12および
ストレージノード電極の一部を構成するｎ型拡散層24を
形成する。

次いで、同図（ｆ）に示すように、例えば熱酸化によ
り全面にゲート絶縁膜18を形成する。次いで、例えばCV
D法を用いて導電性のポリシリコン層（ｎ型あるいはｐ
型、動作速度の点を考慮するとｎ型が望ましい）40を全
面に堆積する。

次いで、同図（ｇ）に示すように、写真蝕刻法を用い
て導電性ポリシリコン層40をワード線形状に成り得るよ
うにパターニングを行なう。

このときのパターニングは、ｐ型柱状領域16の相互間
において、ワード線が分離するように行なう。

次いで、同図（ｈ）に示すように、同図（ｇ）の工程
で用いたオトレジスト（図示せず）を剥離した後、例え
ばレジスト等からなる有機膜50を塗布して全面を平坦化
する。

次いで、同図（ｉ）に示すように、異方性エッチング
である、例えばRIE法を用いて有機膜50とともに、ｐ型
柱状領域16先端部に存在する導電性ポリシリコン層40を
全面エッチバックしてゲート絶縁膜18を露出させる。

次いで、同図（ｊ）に示すように、等方性エッチング
である、例えばCDE法を用いてゲート絶縁膜18（例えば
シリコン酸化膜）と、導電性ポリシリコン層40（図柱で
は20）とをエッチングし、ｐ型柱状領域16を先端部（ｎ
型拡散層24付近）を突出させる。このようにして、ワー
ド線（導電性ポリシリコン層）20と将来形成されるスト
レージノード電極との短絡を防止できる構造にする。こ
のときのCDE法は、使用するエチングガスを、シリコン
酸化膜とシリコンとのエッチング選択比が大きくとれる
もの、例えば選択比が1:10であるようなものを用いる。
このようなエッチングガスには、例えばCl系（CCl
₄等）、又はCl系＋Ｆ系（CCl₂F₂等）が挙げられる。

次いで、同図（ｋ）に示すように、例えばCVD法を用い
てCVDシリコン酸化膜からなる層間絶縁膜52を全面に堆
積する。次いで、同図（ｈ）、（ｉ）で説明したような
エッチバック技術を用いて層間絶縁膜52を平坦化すると
ともに、ｎ型拡散層24を露出させる。

次いで、同図（１）に示すように、例えばCVD法を用
いてｎ型ポリシリコン層を全面に形成し、次いで、写真
蝕刻法を用いてｎ型ポリシリコン層をパターニングし、
ｎ型拡散層24上に対応して存在するストレージノード電
極の一部となるｎ型ポリシリコン層26を形成する。

なお、ｎ型ポリシリコン層26はこれに限らず、例えば
ｎ型拡散層24を種結晶にしてSEG法によりｎ型エピタキ
シャル層をオーバーグロウスさせて形成しても良い。こ
の方法では、ｎ型ポリシリコン層26に相当するｎ型エピ
タキシャルシリコン層を、ｎ型拡散層24に対して自己整
合的に形成できる。しかもエピタキシャル成長をｎ型拡
散層24の周囲のみに限定し、かつその他の成長領域に接
しないように制御すれば、ストーレジノード電極に成り
得るように行なうパターニングが必要なくなる。

また、ｎ型ポリシリコン層26は、エピタキシャルシリ
コンの他、タングステン、チタン等のいわゆる高融点金
属とよばれているもの、あるいはこれらとシリコンとの
合金（高融点金属シリサイド）等で形成しても構わな
い。

最後に、第１図乃至第３図に示すように、ｎ型ポリシ
リコン層26の表面に、例えば熱酸化によりシリコン酸化
膜からなるキャパシタの誘電体膜16を形成する。

なお、誘電体膜26は、シリコン酸化膜の他、シリコン
窒化膜、タンタル酸化膜、イットリウム酸化膜、ハフニ
ウム酸化等の単層膜や、あるいはそれらの積層膜であっ
ても良い。

次いで、例えばCVD法を用いてｎ型ポリシリコン層か
らなるセルプレート電極30を形成する。スルプレート電
極30は、ｎ型ポリシリコンの他、タングステン、チタン
等のいわゆる高融点金属とよばれているもの、あるいは
これらとシリコンとの合金（高融点金属シリサイド）、
あるいはアルミニウム等で形成しても良い。

以上のような工程をもってこの発明に係わるダイナミ
ック型RAMが具備するメモリセルが完成する。

次に、上述したメモリセルのその他の製造方法につい
て第６図乃至第14図を参照して順次説明する。第６図乃
至第14図において、第５図と同一の箇所については同一
の参照符号を付す。

まず、製造方法の第１の変形例を第６図乃至第８図を
参照して説明する。

第６図は第１の変形例における一製造工程中の平面
図、第７図は第６図中の７−７線に沿う断面図、第８図
は第６図中の８−８線に沿う断面図である。

上述した製造方法における第５図（ａ）の工程の後、
第６図（ａ）乃至第８図（ａ）に示すような開孔部13を
形成する際、これらの配置間隔をビット線形成方向で
Ｘ、ワード線形成方向でＹとし、これらの関係を“Ｘ
＜ Ｙ“に設定する。

このようにして設定して次の工程におけるSEG技術工
程に進み、第６図（ｂ）乃至第８図（ｂ）に示すよう
に、エピタキシャル層14をオーバーグロウスさせれば、
間隔Ｘの領域では互いにエピタキシャル層14が接続さ
れ、間隔Ｙの領域では、エピタキシャル層14が接続され
ない形状でエピタキシャル層14が形成される。なぜなら
ば、間隔Ｙが間隔Ｘより大きいためである。これによ
り、エピタキシャル層14はビット線形成方向にはあらか
じめ繋がり、ワード線形成方向には切れた形状にて形成
される。したがって、第５図（ｃ）の工程で説明したビ
ット線のパターニング工程が必要なくなり、かつビット
線を開孔部13に対して自己整合的に形成できる。

次に、製造方法の第２の変形例を第９図乃至第11図を
参照して説明する。

第９図は第２の変形例における一製造工程中の平面
図、第10図は第９図中の10−10線に沿う断面図、第11図
は第９図中の11−11線に沿う断面図である。

上述した製造方法における第５図（ａ）の工程の後、
第９図（ａ）乃至第11図（ａ）に示すような開孔部13を
形成する際、これらの配置間隔を、ビット線形成方向で
Ｘ、ワード線形成方向でＹとし、これらの関係を第１の
変形例とは逆に、“Ｘ ＞ Y"に設定する。

このように設定して後の工程におけるワード線形成工
程の際、第９図（ｂ）乃至第11図（ｂ）に示すようにワ
ード線になるべきポリシリコン層を堆積し、そして、例
えばRIE法を用いて全面エッチバックを行なうと、間隔
Ｘの領域では互いにポリシリコン層20が切れ、間隔Ｙの
領域ではポリシリコン層20が接続される。すなわち、ポ
リシリコン層20がワード線形成方向にはあらかじめ連な
り、ビット線形成方向には切れた形状にて形成できる。
したがって、第５図（ｇ）〜（ｊ）の工程で説明したワ
ード線のパターニング工程が必要なくなる。しかもワー
ド線（ポリシリコン層20）を柱状領域16に対して自己整
合的に形成できる。

また、第２の変形例は、開孔部13の配置間隔X,Yを制
御するばかりでなく、柱状領域16の配置間隔を制御する
ことでも、ワード線（ポリシリコン層20）をパターニン
グすることなく形成できる。例えば柱状領域16のビット
線形成方向の間隔をX₀とし、ワード線形成方向の間隔を
Y₀とした場合、これらの関係を“X₀＞Y₀"と設定する。
このようにして異方性エッチングを行なうと間隔X₀の領
域ではポリシリコン層はなくなって切断され、間隔Y₀の
領域では逆にポリシリコン層が残置して接続される。し
たがって、ポリシリコン層20は、ワード線形成方向には
繋がり、ビット線形成方向には分断して形成できる。

次に、製造方法の第３の変形例を第12図を参照して説
明する。

第12図は第３の変形例における一製造工程中の平面図
である。

上述した製造方法における第５図（ａ）の工程の後、
第12図（ａ）に示すような開孔部13を形成する際、これ
らの配置間隔を、ビット線形成方向でＸ、ワード線形成
方向でＹとする。しかも間隔Ｙを第１の変形例で用いる
ような値、間隔Ｘを第２の変形例で用いるような値とす
る。このようにすればビット線およびワード線の両者と
もにパターニングの必要なしに形成できる。さらにビッ
ト線を開孔部13に対して自己整合的に形成できるととも
に、ワード線を柱状領域16に対して自己整合的に形成で
きる。

第12図（ｂ）に、第３の変形例で形成したビット線12
およびワード線20の平面図を示す。

なお、第３の変形例の場合、開孔部13の配置状態を制
御するばかりでなく、柱状領域16の配置状態、およびそ
の平面形状を制御することが望ましい。

例えばビット線12をパターニングなしに形成する方法
では、第１の変形例で説明したように開孔部13の配置間
隔の影響を受ける。

また、ワード線20をパターニングなしに形成する方法
では、第２の変形例で説明したように開孔部13の配置間
隔とともに柱状領域16の配置間隔の影響を受ける。

ここで、柱状領域16の配置間隔を制御、すなわち、ビ
ット線形成方向の間隔X₀およびワード線形成方向の間隔
Y₀の制御に、新たに柱状領域16の平面形状を加える。例
えば柱状領域16の平面形状を、ワード線形成方向の長さ
をＡ、ビット線形成方向の長さをＢとし、これらの関係
を“Ａ＞B"と設定すれば、ビット線形成方向の間隔X
₀と、ワード線形成方向の間隔Y₀とを制御できる。

このような配置間隔の制御方法は、第２の変形例の製
造方法でも適用できるが、特にワード線、ビット線とも
にマスクなしで形成する第３の変形例で適用されること
が望ましい。

次に、製造方法の第４の変形例を第13図および第14図
を参照して説明する。

第13図は第４の変形例における一製造工程中の平面
図、第14図は第13図中の14−14線に沿う断面図である。

上述した製造方法における第５図（ａ）の工程の後、
続いて、第13図（ａ）乃至第14図（ａ）に示すように、
例えばCVD法を用いてシリコン窒化膜からなる絶縁膜100
を全面に堆積する。次いで、写真蝕刻法を用いてシリコ
ン窒化膜100およびシリコン酸化膜からなる絶縁膜11を
貫通してｐ型シリコン基板10に到達する開孔部102を形
成する。

このとき、絶縁膜100はシリコン窒化膜に限らず、絶
縁膜11（実施例ではシリコン酸化膜）とエッチング選択
比が大きく、かつ基板10のシリコンとエピタキシャル成
長選択比が大きいものであれば良い。

次いで、第13図（ｂ）乃至第14図（ｂ）に示すよう
に、例えばSEG技術を用いて開孔部102内に選択的にエピ
タキシャルシリコンを成長させ、柱状領域16を形成す
る。

なお、選択的に成長するエピタキシャルシリコンは、
基板10の同じ導電型であることが望ましい。

次いで、絶縁膜100を除去する。

次いで、第13図（ｃ）および第14図（ｃ）に示すよう
に、全面に非選択的にエピタキシャルシリコン層114を
形成する。

次いで、第13図（ｄ）および第14図（ｄ）に示すよう
に、エピタキシャルシリコン層114を、ビット線形成に
成り得るようにパターニングを行なう。

以上のようにビット線を構成するべきシリコン層を、
柱状領域16を形成した後に形成しても良い。

次に、本発明の第２の実施例に係わるダイナミック型
RAMが具備するメモリセルを第15図乃至第17図を参照し
て説明する。

第15図はメモリセルの４セル分を示す略的な平面図、
第16図は第15図中の16−16線に沿う断面図および第17図
は第１図中の17−17線に沿う断面図である。

第15図乃至第16図に示すように、例えばｐ型シリコン
基板200内には、キャパシタの誘電体膜202を介してスト
レージノード電極となるｎ型拡散層204が形成されてい
る。このような場合、セルプレート電極はｐ型基板200
が兼ねる。ｎ型拡散層204上には、これに対応してｐ型
基板200内に形成された開孔部205が設けられている。開
孔部205内部には、絶縁膜206が形成されており、ゲート
絶縁膜を構成するとともに開孔部205内部に形成される
ワード線を、ｎ型拡散層204やその他の導電領域と電気
的に分離している。開孔部205内には、ワード線208が形
成されている。ｐ型基板200上には、開孔部205の周囲に
開孔部211を有する、例えばシリコン酸化膜からなる絶
縁膜210が形成されている。絶縁膜210上には、例えばｎ
型拡散層（シリコン）からなるビット線212が形成され
ている。

上述のような構成のメモリセルでは、メモリセルのス
イッチングトランジスタが基板200に対して略垂直な方
向にチャネルを形成する縦形トランジスタであること、
セルプレート電極が基板200で兼ねられること等により
高集積化に適した構造を持っている。しかもｎ型拡散層
からなるビット線212がｐ型基板200と絶縁膜210によっ
て分離されており、これによって第１の実施例と同様、
動作速度の問題、ビット線212から基板200へのリーク電
流の問題およびソフトエラーに関する問題等を解決でき
るものである。

なお、第18図に上述のような構成のメモリセルの等価
回路図を示す。第18図において、第15図乃至第17図と同
一の部分には同一の参照符号を付して説明は省略する。

次に、上述したようなメモリセルを用いることによる
効果を、具体的な数値を挙げて説明する。

従来のメモリセルのように拡散層からなるビット線と
基板との分離方法がpn接合の場合、 基板の不純物濃度：約１×10¹⁷cm^-3 ビット線の不純物濃度：約１×10²⁰cm^-3 と仮定したとき、pn接合の容量は、単位面積あたり約0.
4［fF/μm²］となる。

（f:フェムト、10^-15の接頭語） この容量はMOS容量に換算した場合、キャパシタ絶縁膜
（SiO₂を仮定）の膜厚86.3nmに相当する。したがって、
絶縁膜を86.3nm以上、例えば上述した500nmとすれば、
ビット線容量が大幅に低下することが判明する。これに
より、ビット線を流れる電気的信号の速度が向上する。

また、ビット線に読み出される信号電位は、C_S/C_Sに
比例することも知られている。

（C_S:メモリセル容量、C_S:ビット線容量） この発明に係わるメモリセルでは、特にC_Bを小さくでき
るので信号電位が大きくなり回路動作が安定する。ま
た、C_Sを従来より小さくしても充分に大きい信号電位を
得ることができる。C_Sを小さくしても良いということ
は、製造工程の負担を軽減できることを示唆する。例え
ば従来為された様々な提案は信号電位を充分に大きくす
る手段としてC_sの増大に主に着目しており、このために
セル・キャパシタの誘電体膜を薄くしたり、あるいは強
誘電体膜を用いたり、あるいはこれらを積層させたりと
製造工程に対する負担が非常に大きいものになってい
る。つまり、これらのような誘電体膜を形成するには工
程が増加したり、また、現在の技術は必ずしも充分とは
言えない面もあって形成困難なものとなっている。

しかし、この発明に係わるメモリセルC_Bの低下という
点にも合わせて着目しており、現在確立されている技
術、例えば約100Å程度の厚みの単層シリコン酸化膜で
誘電体膜を形成したとしても充分に大きい信号電位を得
ることが可能である。しかも、このような誘電体膜を形
成する技術は充分に確立されており、したがって。その
製造に際し高歩留りを達成できるものである。

もちろん、この発明に係わるメモリセルは、誘電体膜
を薄くしたり、あるいは強誘電体膜を用いたり、あるい
はこれらを積層させたりといった様々なC_Sの増大の手段
を適用したとしても何等差支えはない。この発明に係わ
るメモリセルに、さらにこのような手段を適用したとす
れば、今後進展するいっそうの大容量集積化を実現する
ことができる。

また、従来のメモリセルではビット線から基板に対す
るリーク電流が大きいという問題がある。これはpn接合
逆電流と呼ばれるものであり、その原因は空乏層が形成
される基板中に生じた結晶欠陥にある。結晶欠陥は製造
工程中のゆらぎ（あるいはバラツキとも称される）等に
より確立的に発生する。リーク電流の発生は読み出すべ
き信号電位の低下を生じさせる。

しかし、この発明に係わるメモリセルではビット線と
基板とが絶縁膜で極力分離されており、ビット線と基板
との間のpn接合は、略スイッチングトランジスタのソー
ス又はドレインとなるべき領域部分近傍のみに限定でき
る。これにより、リーク電流は小さくなる。

また、従来のメモリセルではソフトエラーが発生しや
すいという問題もある。

ソフトエラーは、セル・データをビット線読み出して
いる際、装置内部のアルミニウム等からなる配線層や、
装置を収容するパッケージ等から発生、放射されるα線
等がビット線のpn接合をヒットすることにより起こる。
α線は電子−正孔対を発生させつつシリコン基板中を進
む。特に発生した電子は拡散又はα線の軌跡に沿ってビ
ット線に流入し、ビット線の電位を変化（低下）させ
る。低下量が読み出すべき信号電位より大きいと、いわ
ゆる誤読み出しが起こる（ソフトエラー）。このソフト
エラーは、ビット線と基板との間のpn接合面積が大きい
程、発生する確率が高い。

しかし、この発明に係わるメモリセルでは、ビット線
と基板とのpn接合が極力解消されているのでソフトエラ
ーが発生する確率が低くなる。すなわち、ビット線と基
板との間に形成された絶縁膜は、α線が入射することに
より発生した電子の流入を防ぐバリアとなる。

次に、製造方法の変形に伴う効果について説明する。

第１の変形例に伴うメモリセル構造上の効果は、ビッ
ト線がこれと基板とを分離する絶縁膜の開孔部に対して
自己整合的に形成されるため、微細パターンのビット線
を持つ点にある。

また、製造方法上の効果はビット線のパターニング工
程を省略でき、工程数の増大を抑制できる点にある。

第２の変形例に伴うメモリセル構造上の効果は、ワー
ド線が上述の開孔部上に形成される柱状領域に対して自
己整合的に形成されるため、微細パターンのワード線を
持つ点にある。

また、製造方法上の効果はワード線のパターニング工
程を省略でき、工程数の増大を抑制できる点にある。

第３の変形例に伴うメモリセル構造上および製造方法
上の効果は、第１、第２の変形例のそれぞれの効果を組
み合わせもって現れる点にある。

第４の変形例に伴うメモリセル構造上の効果は、上述
の絶縁膜の開孔部に対して基板に導通するべき柱状領域
が自己整合的に形成されるため、高集積化に適した柱状
領域を持つ点にある。しかもこの場合、ビット線と基板
との間のpn接合の面積が最小であるメモリセルとなる。

また、製造方法上の効果は、柱状領域を形成するため
のマスク（絶縁膜）のパターニングと、絶縁膜の基板に
到達する開孔部のパターニングとを一体に形成でき、工
程数の増大を抑制できる点にある。

尚、この発明は上述の実施例に限定されるものではな
く、この他その要旨を逸脱しない範囲で種々変形して実
施することができる。

［発明の効果］ 以上説明したようにこの発明によれば、高集積化に適
した構造を持ち、信頼性が高く、かつ動作が高速であ
り、しかもいっそうの大容量集積化が可能であるメモリ
セルを具備した半導体記憶装置を提供できる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係わるメモリセルの
略的な平面図、第２図は第１図中の２−２線に沿う断面
図、第３図は第１図中の３−３線に沿う断面図、第４図
は上記メモリセルの等価回路図、 第５図（ａ）〜（ｌ）は上記メモリセルの製造方法につ
いて製造工程順にそれぞれ示した断面図、 第６図（ａ），（ｂ）は上記メモリセルの製造方法の第
１の変形例について製造工程順にそれぞれ示した平面
図、第７図（ａ），（ｂ）は第６図（ａ），（ｂ）中の
７−７線にそれぞれ沿う断面図、第８図（ａ），（ｂ）
は第６図（ａ），（ｂ）中の８−８線にそれぞれ沿う断
面図、 第９図（ａ），（ｂ）は上記メモリセルの製造方法の第
２の変形例について製造工程順にそれぞれ示した平面
図、第10図（ａ），（ｂ）は第９図（ａ），（ｂ）中の
10−10線にそれぞれ沿う断面図、第11図（ａ），（ｂ）
は第９図（ａ），（ｂ）中の11−11線にそれぞれ沿う断
面図、 第12図（ａ），（ｂ）は上記メモリセルの製造方法の第
３の変形例について製造工程順にそれぞれ示した平面
図、 第13図（ａ）〜（ｄ）は上記メモリセルの製造方法の第
４の変形例について製造工程順にそれぞれ示した平面
図、第14図（ａ）〜（ｄ）は第13図（ａ）〜（ｄ）中の
14−14線にそれぞれ沿う断面図、 第15図はこの発明の第２の実施例に係わるメモリセルの
略的な平面図、第16図は第15図中の16−16線に沿う断面
図、第17図は第15図中の17−17線に沿う断面図、第18図
は上記メモリセルの等価回路図、 第19図は従来のメモリセルの略的な平面図、第20図は第
19図中の20−20線に沿う断面図、第21図は第19図中の21
−21線に沿う断面図である。 10……ｐ型基板、11……絶縁膜、12……ｎ型拡散層（ビ
ット線）、16……柱状領域、20……導電性ポリシリコン
層（ワード線）、24……ｎ型拡散層（ストレージノード
電極の一部）、26……ｎ型ポリシリコン層（ストレージ
ノード電極の一部）、28……誘電体膜、30……セルプレ
ート電極、200……ｐ型基板（セルプレート電極）、202
……誘電体膜、204……ｎ型拡散層（ストレージノード
電極）、208……ワード線、210……絶縁膜、212……ビ
ット線。

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板と、 前記基板上に形成され、行列状に配列された開孔部を有
   する第１の絶縁膜と、 前記第１の絶縁膜上に形成され、列方向に並ぶ前記開孔
   部を介して前記基板に接続されて延在された複数の第１
   導電型の縞状半導体層と、 前記縞状半導体層上に前記開孔部に応じて形成された、
   複数の第１導電型の柱状半導体層と、 前記縞状半導体層に、前記柱状半導体層と前記基板とを
   接続する第１導電型の部分を残して形成された第２導電
   型の第１の半導体領域からなるビット線と、 前記柱状半導体層の先端に形成された第２導電型の第２
   の半導体領域と、 前記柱状半導体層の側壁上にゲート絶縁膜を介して形成
   され、行方向に並ぶ前記柱状半導体層に容量結合されて
   延在されたワード線と、 前記柱状半導体層間を埋め込むとともに、前記第２の半
   導体領域の上面を露出させる第２の絶縁膜と、 前記第２の絶縁膜の上に拡がって形成され、前記第２の
   半導体領域ごとに設けられる、この第２の半導体領域の
   露出した面に接続されるストレージノード電極と、 前記基板の上方に形成され、前記ストレージノード電極
   それぞれに容量結合するセルプレート電極と を具備することを特徴とする半導体記憶装置。
2. 【請求項２】前記開孔部は、列方向に沿って間隔Ｘで配
   列され、行方向に沿って前記間隔Ｘよりも広い間隔Ｙで
   配列されていることを特徴とする請求項（１）に記載の
   半導体記憶装置。
3. 【請求項３】前記柱状半導体層は、列方向に沿って間隔
   X₀で配列され、行方向に沿って前記間隔X₀よりも狭い間
   隔Y₀で配列されていることを特徴とする請求項（１）に
   記載の半導体記憶装置。
4. 【請求項４】前記開孔部は、列方向に沿って間隔Ｘで配
   列され、行方向に沿って前記間隔Ｘよりも広い間隔Ｙで
   配列され、 前記柱状半導体層は、列方向に沿って間隔X₀で配列さ
   れ、行方向に沿って前記間隔X₀よりも狭い間隔Y₀で配列
   されていることを特徴とする請求項（１）に記載の半導
   体記憶装置。