JP5612803B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に縦型のＭＩＳ（Metal Insulator Semiconductor）トランジスタを用いた半導体記憶装置に適用して有効な技術に関する。

ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory、以下ＤＲＡＭと記す）の高集積化を実現するためにはメモリセルトランジスタの微細化が最も有効な手段である。加工寸法（Ｆ）を微細化することで、メモリセルトランジスタを小さくすることができ、集積度は向上する。これに加えて６Ｆ^２、４Ｆ^２型セルのようにセル方式を変更してセルサイズを縮小することも重要である。４Ｆ^２型セルでは、アクセストランジスタとして縦型ＭＯＳ（Metal Oxide Semiconductor）トランジスタを使う必要がある。従来型セルではワード線間に蓄積ノードがありシールド効果があったが、縦型ＭＯＳトランジスタを用いるとワード線同士が直接隣接する。そのため、ワード線の全容量に占めるワード線間の容量の割合が大きくなる。

これに起因する問題について、図１６に示す従来のメモリアレー構成の一例を用いて説明する。図１６のメモリアレーは、複数のメモリセルＭＣからなり、メモリセルＭＣは１個のＭＯＳトランジスタと１個のキャパシタＣｓで構成される。ＭＯＳトランジスタのソース又はドレインの一方はビット線ＢＬ０，ＢＬ１，…ＢＬｎに接続され、ソース又はドレインの他方は蓄積ノードＳＮに接続され、ゲートはワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７に接続されている。各ワード線間にはワード線の長さＬで隣接する寄生容量Ｃ０１，Ｃ１２，Ｃ２３，Ｃ３４，Ｃ４５，Ｃ５６，Ｃ６７が存在する。

また、各ワード線の一端側で左右交互にワード線を駆動するサブワードドライバＳＷＤを配置する。ここで、ワード線選択動作としてＷＬ２が選択されると、そのレベルがハイレベルになり、その他の非選択ワード線はロウレベルに保持される。しかしながら、隣接する非選択ワード線ＷＬ１，ＷＬ３は、ワード線ＷＬ２とワード線ＷＬ１間との寄生容量Ｃ１２および、ワード線ＷＬ２とワード線ＷＬ３との寄生容量Ｃ２３を介してカップリングノイズが生じ、レベルが上昇する。したがって、ワード線ＷＬ２に隣接する非選択ワード線ＷＬ１，ＷＬ３のレベルが上昇し、ワード線ＷＬ１，ＷＬ３に接続されているメモリセルのデータがビット線へとリークし、データ破壊されやすくなる問題がある。

この問題に関して、特開２００１−１６７５７２号公報（特許文献１）では、図１７に示すようにワード線の間にワード線の配線順序を入れ換えるためのツイスト接続部ＷＣＡ２を設け、隣接するワード線を変えている。例えば、ワード線ＷＬ１に着目すると隣接するワード線はＷＬ０，ＷＬ２，ＷＬ３，ＷＬ６の４本に増えるが、各々のワード線と隣接する部分の長さが１／２になり、寄生容量も１／２に低減することで、隣接ワード線が受けるカップリングノイズを低減可能となる。また、特開平６−２６８１７３号公報（特許文献２）では、ワード線１本に対し複数のＳＧＴ（Surrounding Gate Transistor）で構成したレベル安定化回路を配置することで隣接ワード線が受けるカップリングノイズを低減し、隣接ワード線をロウレベルのままに保持できることが示されている。
特開２００１−１６７５７２号公報 特開平６−２６８１７３号公報

ところが、ＤＲＡＭにおいて微細化を進め、さらにメモリセルに縦型のＭＯＳトランジスタを使用すると、隣接ワード線間の寄生容量が増加する。ＤＲＡＭを安定動作させるためには、例えば特許文献１のような方式を用い、ワード線の配線順序を入れ換えるツイスト接続部を繰り返し設けることで寄生容量を低減する必要がある。しかしながら、ツイスト接続部の下部領域にはメモリセルＭＣを配置できないため、ツイスト接続部を繰り返し設けるとチップサイズが増加するという問題が生じる。一方、特許文献２においては、レベル安定化回路のチャネル幅を大きくするもしくは、レベル安定化回路を複数配置することでカップリングノイズを低減できるが、いずれもチップサイズが増加するという問題がある。

そこで、本発明の目的の一つは、チップサイズの増加を抑制しながら、隣接ワード線間の寄生容量を介して生じるカップリングノイズを低減可能な半導体記憶装置を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。

本発明の一実施の形態の半導体記憶装置は、ワード線をツイストするツイスト接続部の下部領域（下層領域）に、非選択のワード線に対して非選択の電位レベルを供給するレベル安定化回路が設けられた構成となっている。これによって、チップサイズの増加を抑制しながら、隣接ワード線間の寄生容量を介して生じるカップリングノイズを低減可能となる。

ここで、ツイスト接続部においては、隣接配置された８本のワード線を単位としてツイストを行い、８本中に含まれる４本の偶数ワード線と４本の奇数ワード線において、ある１本の偶数ワード線にこの４本の奇数ワード線が隣接し、ある１本の奇数ワード線にこの４本の偶数ワード線が隣接するようなツイスト方法を用いることが望ましい。そうすると、４本の偶数ワード線に接続される４個のレベル安定化回路を１列に配置し、４本の奇数ワード線に接続される４個のレベル安定化回路を１列に配置し、これらを隣接して配置することでレベル安定化回路を２列配置とすることができる。これによって、小面積化が可能となる。

さらに、ツイスト接続部においては、前述した８本のワード線中で１本おきに配置された４本のワード線をツイストすることが望ましい。これによって、前述した２列配置に伴う小面積化に加えて、ツイストに伴う配線面積も小さくなるため、更なる小面積化が容易に実現できる。

なお、ワード線に接続されるメモリセルトランジスタは、縦型ＭＩＳトランジスタを用いることが望ましく、更に、レベル安定化回路も縦型ＭＩＳトランジスタを用いることが望ましい。縦型ＭＩＳトランジスタを用いることで、ツイスト接続部を含めたメモリセルの配置領域を小面積化（高集積化）することが可能となる。一方、この高集積化に伴いカップリングノイズが増大するが、前述したような構成を用いることでカップリングノイズの低減も図れる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、チップサイズの増加を抑えながら、隣接ワード線間の寄生容量を介して生じるカップリングノイズを低減可能な半導体記憶装置を実現できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

（実施の形態１）
図１は、本発明の実施の形態１による半導体記憶装置において、その全体構成の一例を示すブロック図である。図１に示す半導体記憶装置は、例えばＤＲＡＭチップであり、チップＣＨＩＰ内に、制御回路および入出力回路を含んだ周辺回路ＰＥＲＩと、複数のメモリブロックＢＬＫを備えた構成となっている。制御回路にはクロック、アドレス、制御信号がチップ外部から入力され、チップの動作モードの決定やアドレスのプリデコードが行われる。入出力回路は入出力バッファを備え、チップ外部からライトデータが入力され、チップ外部へリードデータを出力する。

図２は、図１のメモリブロックＢＬＫの構成例を示すブロック図である。メモリブロックＢＬＫには、複数のメモリサブブロックＳＢＬＫが配置され、メモリブロックＢＬＫの外周には行デコーダＸＤＥＣ、アレー制御回路ＡＣＣ、メインアンプ列ＭＡＡが配置される。メモリブロックの中央にはメインアンプ列ＭＡＡと平行に列デコーダＹＤＥＣが配置される。

図３は、図２のメモリサブブロックＳＢＬＫの構成例を示すブロック図である。メモリサブブロックＳＢＬＫには、複数のメモリアレーＡＲＹが配置され、ＡＲＹの周辺にはセンスアンプ列ＳＡＡ、サブワードドライバ列ＳＷＤＡ、クロスエリアＸＰが配置される。ここでは、階層ビット線構成を用いており、センスアンプ列と平行に、メモリアレーとの間にローカルセンスアンプ列ＬＳＡＡが配置される。

図４は、図３におけるサブワードドライバ列ＳＷＤＡとローカルセンスアンプ列ＬＳＡＡに囲まれたサブブロックＳＢの構成例を示すブロック図である。サブブロックＳＢには、ビット線ＢＬが延伸する方向に複数のメモリサブアレーＳＡＲＹ０〜ＳＡＲＹｊが順次配置される。各ＳＡＲＹは、８本のワード線ＷＬと（ｎ＋１）本のビット線ＢＬ０〜ＢＬｎが含まれ、図示はしないが、互いに交差するワード線とビット線の各交点には、それぞれメモリセルが配置される。この８本のワード線ＷＬは、サブワードドライバ列ＳＷＤＡ内に含まれる８個のサブワードドライバＳＷＤにそれぞれ接続され、（ｎ＋１）本のビット線ＢＬ０〜ＢＬｎは、ローカルセンスアンプ列ＬＳＡＡ内に含まれる（ｎ＋１）個のローカルセンスアンプＬＳＡにそれぞれ接続される。

また、この各メモリサブアレーＳＡＲＹ０〜ＳＡＲＹｊ毎に、それぞれに対応する８個のサブワードドライバＳＷＤは、１本のメインワード線ＭＷＬＢと１６本のＦＸ線（ＦＸ０〜ＦＸ７とその反転信号となるＦＸＢ０〜ＦＸＢ７）によって制御される。すなわち、例えば、ＳＡＲＹ０に対応する８個のＳＷＤはＭＷＬＢ０に、ＳＡＲＹｊに対応する８個のＳＷＤはＭＷＬＢｊによってそれぞれ個別に制御され、また、これらのＳＷＤは、１６本のＦＸ線によって共通に制御される。

図１４は、図４における各サブワードドライバＳＷＤの詳細な構成例を示す回路図である。図１４のＳＷＤは、ワード線ＷＬ（上層ワード線ＵＷＬ）を選択レベルにプルアップするＰＭＯＳトランジスタＭＰ１と、非選択レベルにプルダウンするＮＭＯＳトランジスタＭＮ１，ＭＮ２によって構成される。ＭＰ１とＭＮ１のゲートはメインワード線ＭＷＬＢによって駆動され、ＭＰ１をオンに駆動した際のワード線の選択レベルがＦＸ線ＦＸによって供給される。また、ＭＮ２のゲートは、反転信号となるＦＸ線ＦＸＢによって駆動される。

このような構成を用いて、例えば、図４におけるＳＡＲＹ０の上層ワード線ＵＷＬ０を選択する際には、ＭＷＬＢ０を‘Ｌ’レベルに、ＦＸ０を‘Ｈ’レベル（ＦＸＢ０を‘Ｌ’レベル）に駆動し、残りのＭＷＬＢ１〜ＭＷＬＢｊを‘Ｈ’レベルに、ＦＸ１〜ＦＸ７を‘Ｌ’レベル（ＦＸＢ１〜ＦＸＢ７を‘Ｈ’レベル）に維持する。これによって、上層ワード線ＵＷＬ０がＦＸ０の電位レベルに駆動され、残りの上層ワード線ＵＷＬ１〜ＵＷＬｍは、ＭＮ１および／またはＭＮ２を介して非選択レベルに維持される。

図５は、図４におけるメモリサブアレーＳＡＲＹの詳細な構成例を示す回路図である。メモリサブアレーＳＡＲＹは、複数のメモリセルＭＣ０からなり、各ＭＣ０は、１個のＭＯＳトランジスタと１個のキャパシタで構成される。ＭＯＳトランジスタのソース又はドレインの一方がビット線ＢＬ０，ＢＬ１，…，ＢＬｎに接続され、ソース又はドレインの他方がキャパシタに接続され、ゲートが下層ワード線ＬＷＬ０〜ＬＷＬ７に接続されている。なお、本実施の形態では、ＭＩＳトランジスタの一例としてＭＯＳトランジスタを用いているが、勿論、ＭＯＳトランジスタに限定されるものではない。

縦型ＭＯＳトランジスタでは、ワード線の抵抗が高くなるために下層ワード線を上層ワード線ＵＷＬ０〜ＵＷＬ７でシャントした２層構造を用いることが望ましい。すなわち、図５に示すように、下層ワード線ＬＷＬをシャント領域ＷＬＵ内のコンタクトを介して上層ワード線ＵＷＬに接続する構成を用いるとよい。特に制限されないが、シャントはメモリセルＭＣ０を３２個配置するごとに実施する。ワード線には上層ワード線と下層ワード線の２種類が含まれるが、ワード線と表記する場合は、上層ワード線ＵＷＬ０〜ＵＷＬ７と下層ワード線ＬＷＬ０〜ＬＷＬ７の両方を含むものとし、ワード線ＷＬ０〜ＷＬ７と表記する。

上層ワード線ＵＷＬの一端側には、ワード線を駆動するためのサブワードドライバＳＷＤが配置され、サブワードドライバＳＷＤは、ワード線配列ごとに左右交互に配置される。本実施の形態１においては、ワード線ＷＬのほぼ中央部にワード線ＷＬの配線順序を入れ換えるツイスト接続部ＷＣＡ０が配置され、そのツイスト接続部の下部領域にワード線ＷＬの非選択状態の電位レベルを出力するレベル安定化回路ＴＲ０２，ＴＲ１１，ＴＲ２０，ＴＲ３３，ＴＲ４２，ＴＲ５１，ＴＲ６０，ＴＲ７３が配置されることが主要な特徴となっている。

まず、ワード線ＷＬの配線順序を入れ換えるツイスト接続について説明する。ワード線ＷＬの配線順序を入れ換えるツイストは、上層ワード線ＵＷＬで実施し、下層ワード線ＬＷＬはツイスト接続部ＷＣＡ０の両端で切断する。ワード線の配線順序を入れ替えるツイスト接続部において、上層ワード線ＵＷＬの配線順序を入れ換えることにより、同一の隣接ワード線間の寄生容量を小さく抑えるようにしている。

具体的には、ツイスト接続部ＷＣＡ０の左側からみて、上層ワード線ＵＷＬ０はツイスト接続部によって、矢印５０方向にワード線１本分ずれ、上層ワード線ＵＷＬ１は矢印５０方向にワード線２本分ずれ、上層ワード線ＵＷＬ２は矢印５１方向にワード線２本分ずれ、上層ワード線ＵＷＬ３は矢印５１方向にワード線１本分ずれる。また、上層ワード線ＵＷＬ４は矢印５０方向にワード線１本分ずれ、上層ワード線ＵＷＬ５は矢印５０方向にワード線２本分ずれ、上層ワード線ＵＷＬ６は矢印５１方向にワード線２本分ずれ、上層ワード線ＵＷＬ７は矢印５１方向にワード線１本分ずれる。

この結果、上層ワード線の配線順序はツイスト接続部ＷＣＡ０の右側において、矢印５０の方向にＵＷＬ２、ＵＷＬ０、ＵＷＬ３、ＵＷＬ１、ＵＷＬ６、ＵＷＬ４、ＵＷＬ７、ＵＷＬ５となる。下層ワード線においても、同様に矢印５０の方向にＬＷＬ２、ＬＷＬ０、ＬＷＬ３、ＬＷＬ１、ＬＷＬ６、ＬＷＬ４、ＬＷＬ７、ＬＷＬ５となる。そのように、ワード線の配線順序を入れ換えることにより、着目するワード線に対し、隣接するワード線は４本となる。ワード線の長さをＬとしたとき、１本の隣接するワード線が着目するワード線と隣接する長さはＬ／２となり、ワード線間の容量もほぼ１／２になる。着目するワード線の総寄生容量は変わらず、隣接するワード線を変えて、寄生容量を分割する形となる。

回路動作をみると、例えば、ワード線ＷＬ１を選択ワード線として駆動した場合、その他のワード線ＷＬ０，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７は非選択のワード線となり、隣接するワード線ＷＬ０，ＷＬ２，ＷＬ３，ＷＬ６は、選択したワード線ＷＬ１間との寄生容量Ｃ０１，Ｃ１２，Ｃ３１，Ｃ１６を介してカップリングノイズを受ける。カップリングノイズによって隣接するワード線ＷＬ０，ＷＬ２，ＷＬ３，ＷＬ６のレベルが上昇するが、ワード線の配線順序を入れ換えることで隣接ワード線間の寄生容量がほぼ１／２となるために、カップリングノイズもほぼ１／２程度に低減することができる。

次に、ワード線の配線順序を入れ替えるツイスト接続部の下部領域に配置するワード線の非選択状態のレベルを出力するレベル安定化回路について説明する。レベル安定化回路は１本のワード線に対し、１個のＭＯＳトランジスタで構成され、ＭＯＳトランジスタのソース又はドレインの一方はワード線の非選択状態のレベルである電源電位に接続され、ソース又はドレインの他方は上層ワード線に接続される。

上層ワード線ＵＷＬ０，ＵＷＬ４のレベル安定化回路ＴＲ０２，ＴＲ４２のゲートは制御信号ＲＡ０と接続し、上層ワード線ＵＷＬ１，ＵＷＬ５のレベル安定化回路ＴＲ１１，ＴＲ５１のゲートは制御信号ＲＡ１と接続し、上層ワード線ＵＷＬ２，ＵＷＬ６のレベル安定化回路ＴＲ２０，ＴＲ６０のゲートは制御信号ＲＡ２と接続し、上層ワード線ＵＷＬ３，ＵＷＬ７のレベル安定化回路ＴＲ３３，ＴＲ７３のゲートは制御信号ＲＡ３と接続する。レベル安定化回路の制御信号ＲＡ０，ＲＡ１，ＲＡ２，ＲＡ３はチップ外部から入力されるアドレスのデコード信号で制御される信号である。そのように、上層ワード線にレベル安定化回路を接続することで、非選択ワード線が寄生容量を介して生じるカップリングノイズによって、レベルが上昇することを抑制する。

回路動作について説明すると、例えば、ワード線ＷＬ１を選択ワード線として駆動した場合、その他のワード線ＷＬ０，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７は非選択のワード線となる。ワード線ＷＬ１に接続するレベル安定化回路ＴＲ１１のゲートに接続する制御信号ＲＡ１は、ワード線ＷＬ１が選択される際にはロウレベルとし、レベル安定化回路ＴＲ１１は非選択状態とする。その他の制御信号ＲＡ０，ＲＡ２，ＲＡ３はハイレベルのままにし、その他の制御信号ＲＡ０，ＲＡ２，ＲＡ３がゲートに接続しているレベル安定化回路は選択状態のままにしておく。

そのため、ワード線ＷＬ１が選択され、そのレベルがハイレベルになるとき、ワード線ＷＬ１に隣接するワード線ＷＬ０，ＷＬ２，ＷＬ３，ＷＬ６に接続するレベル安定化回路を選択状態にするので、ワード線間の寄生容量Ｃ０１，Ｃ１２，Ｃ３１，Ｃ１６を介して生じるカップリングノイズを抑制することができる。したがって、ワード線の配線順序を入れ換えるツイスト接続およびその下部領域にレベル安定化回路を配置することで、隣接ワード線間の寄生容量を介して生じるカップリングノイズを、図１７に示した単純にワード線をツイストした場合と比較して、例えば４７％程度低減できる。

ここで、図６に、ワード線の配線順序を入れ換えるツイスト接続部およびその下部領域に配置したレベル安定化回路の平面レイアウトを示し、図６におけるＡ−Ａ’部分の断面図を図７に示す。図６では、ワード線の配線順序を入れ換えるツイスト接続部ＷＣＡ０と、その下部領域に配置されたレベル安定化回路と、ＷＣＡ０の両端に配置されている複数のメモリセルＭＣ０が示されている。メモリセルＭＣ０のＭＯＳトランジスタは、縦型ＭＯＳトランジスタで構成される。

図７に示すとおり、柱状に形成された半導体層ＤＦの上部にソース又はドレインの一方を形成し、容量コンタクトＳＮＣＮＴ２でキャパシタＣｓの蓄積ノードＳＮに接続する。キャパシタの他方はプレート電極ＰＬと接続する。柱状に形成された半導体層ＤＦの底部にはソース又はドレインの他方を形成し、ビット線ＢＬと接続する。また、半導体層ＤＦの側面周囲にゲート絶縁膜を介してゲートＦＧを形成する。ゲートＦＧは下層ワード線ＬＷＬとなる。上層ワード線ＵＷＬは第１配線層ＭＧにて形成する。上層ワード線を入れ換えるツイスト接続部において、上層ワード線ＵＷＬ０，ＵＷＬ１は単に第１配線層ＭＧ内で屈曲して形成されるのに対して、上層ワード線ＵＷＬ２，ＵＷＬ３はツイスト接続部において、第１配線層ＭＧから第２配線層Ｍ１を介して配線を引き回すことで交差配線を実現している。第１配線層ＭＧと第２配線層Ｍ１は第１コンタクト１ＣＮＴで接続する。

上層ワード線のツイスト接続は上層ワード線４本単位で形成することができ、多数のワード線が配列される場合においては、ワード線４本単位でワード線ツイスト接続を順次行っていくことで全てのワード線の配線順序を入れ換えることができる。ワード線の配線順序を入れ換えるツイスト接続部の下部領域にはメモリセルＭＣ０を配置することができないので、その下部領域を使用し、レベル安定化回路を形成する。

レベル安定化回路も縦型ＭＯＳトランジスタにて形成し、柱状に形成された半導体層ＤＦの上部は、第２コンタクトＦＣＮＴを介して上層ワード線である第２配線層Ｍ１と接続する。柱状に形成された半導体層ＤＦの底部は、安定化レベルの電源電位（ワード線の非選択電位レベル）が供給されるソース線ＳＬと接続する。そして、柱状に形成された半導体層の側面周辺にゲート絶縁膜を介して接続されるゲートは、レベル安定化回路を制御する制御信号ＲＡ０，ＲＡ１，ＲＡ２，ＲＡ３が接続される。ここで、４本の上層ワード線ＵＷＬ０，ＵＷＬ１，ＵＷＬ２，ＵＷＬ３に接続するレベル安定化回路の制御信号はそれぞれ違うため、ゲートＦＧの分離が必要となり、図６に示すようにレベル安定化回路が４列必要となる。したがって、ワード線の配線順序を入れ変える各配線等とレベル安定化回路とが配置されるツイスト接続部ＷＣＡ０のサイズは２８Ｆとなる。

本実施の形態１による効果を図１０および図１１を用いて説明する。図１０および図１１の横軸方向について、（ａ）は図１６に示した従来技術の場合であり、（ｂ）は図１７に示す特開２００１−１６７５７２号公報（特許文献１）に示されているカップリングノイズの低減方式を適用した従来技術の場合であり、（ｃ）は図５に示した本実施の形態１の場合である。図１０に隣接ワード線に生じるカップリングノイズ量［ｍＶ］を示し、図１１にレイアウトサイズ増加量［Ｆ］およびレイアウトサイズ１Ｆ増加あたりのカップリングノイズ低減量［ｍＶ］を示す。このカップリングノイズ量はメモリアレーのモデルを用いた回路シミュレーションで算出した値である。

図１０に示すように、カップリングノイズ量は、本実施の形態１（ｃ）を用いると、従来技術（ａ）と比較して６３％程度低減でき、さらに従来技術（ｂ）と比較して、４７％程度低減できる。レイアウトサイズは、図１１の棒グラフに示すようにワード線の配線順序を入れ換える配線等およびレベル安定化回路の配置により、従来技術（ａ）と比較して２８Ｆ、従来技術（ｂ）と比較して１６Ｆ程度増加する。しかしながら、図１１の折れ線グラフで示すようにレイアウトサイズ１Ｆ増加あたりのカップリングノイズ低減量において、従来技術（ｂ）ではレイアウトサイズ１Ｆ増加あたりのカップリングノイズ低減量は９．２５ｍＶであるのに対して、本実施の形態１（ｃ）では８．５ｍＶの低減量となり、ほぼ同等レベルである。

ただし、従来技術（ｂ）では、図１０に示すカップリングノイズ量の絶対レベルにおいて、本実施の形態１（ｃ）と同等レベルにするためには、例えばワード線の配線順序を入れ替えるツイスト接続部を複数箇所配置する（すなわち２回以上のツイストを行う）必要などがある。しかしながら、この場合、レイアウトの複雑化が問題となり、またこれに伴い面積も増加し、場合によっては逆にレイアウトサイズ１Ｆ増加あたりのカップリングノイズ低減量が悪化する恐れもある。一方、本実施の形態１の構成を用いると、単純なレイアウトでカップリングノイズ量の絶対レベルを低減することが可能となり、その面積増加に対するノイズの低減効率も、従来技術（ｂ）と同等レベルを維持できる。

（実施の形態２）
図８は、本発明の実施の形態２による半導体記憶装置において、図４におけるメモリサブアレーＳＡＲＹの詳細な構成例を示す回路図である。図９は、図８におけるワード線の配線順序を入れ換えるツイスト接続部ＷＣＡ１とその下部領域に配置されてワード線の非選択状態のレベルを出力するレベル安定化回路のレイアウト構成例を示す平面図である。本実施の形態２の構成例は、実施の形態１の構成例と比較して、ワード線の配線順序を入れ変えるツイスト接続方法を変更したことによりレベル安定化回路の配置を２列配置としたことが主要な特徴となっている。

まず、ワード線の配線順序を入れ替えるツイスト接続方法について説明する。図８に示すように、ツイスト接続部ＷＣＡ１の左側からみて、上層ワード線ＵＷＬ０はツイスト接続部によって、矢印５０方向にワード線４本分ずれ、上層ワード線ＵＷＬ１は配線順序を入れ換えない。上層ワード線ＵＷＬ２は矢印５０方向にワード線４本分ずれ、上層ワード線ＵＷＬ３は配線順序を入れ換えない。上層ワード線ＵＷＬ４は矢印５１方向にワード線４本分ずれ、上層ワード線ＵＷＬ５は配線順序を入れ換えない。上層ワード線ＵＷＬ６は矢印５１方向にワード線４本分ずれ、上層ワード線ＵＷＬ７は配線順序を入れ換えない。

この結果、ワード線の配線順序はツイスト接続部ＷＣＡ１の右側において、矢印５０の方向にＵＷＬ４、ＵＷＬ１、ＵＷＬ６、ＵＷＬ３、ＵＷＬ０、ＵＷＬ５、ＵＷＬ２、ＵＷＬ７となる。下層ワード線においても同様に矢印５０の方向にＬＷＬ４、ＬＷＬ１、ＬＷＬ６、ＬＷＬ３、ＬＷＬ０、ＬＷＬ５、ＬＷＬ２、ＬＷＬ７となる。つまり、ワード線のツイスト接続は８本単位で形成でき、１本おきのワード線４本をツイストする。多数のワード線が配列されている場合においては、ワード線８本単位でツイスト接続部ＷＣＡ１を繰り返し形成することで、全てのワード線のツイストを実現する。これにより、前述した実施の形態１の場合と同様に各々の隣接するワード線との間の寄生容量はほぼ１／２になり、カップリングノイズもほぼ１／２程度に低減できる。

次にレベル安定化回路の２列配置について説明する。左方向から駆動するワード線ＵＷＬ０，ＵＷＬ２，ＵＷＬ４，ＵＷＬ６に接続するレベル安定化回路ＴＲ００，ＴＲ２０，ＴＲ４０，ＴＲ６０の制御信号をＲＡ０とし、右方向から駆動するワード線ＵＷＬ１，ＵＷＬ３，ＵＷＬ５，ＵＷＬ７に接続するレベル安定化回路ＴＲ１１，ＴＲ３１，ＴＲ５１，ＴＲ７１の制御信号をＲＡ１とする。この場合、ワード線ＷＬの偶数側（０、２、…、ｍ−１）が選択された場合は、この偶数側に接続されるレベル安定化回路は非選択状態とし、ワード線ＷＬの奇数側（１、３、…、ｍ）に接続されるレベル安定化回路は選択状態とする。逆に、ワード線ＷＬの奇数側（１、３、…、ｍ）が選択された場合は、この奇数側に接続されるレベル安定化回路は非選択状態とし、偶数側（０、２、…、ｍ−１）に接続されるレベル安定化回路は選択状態とする。

これによって、図９に示すように、本実施の形態２のツイスト方法では、レベル安定化回路を２列配置にすることができるため、ツイスト接続を行う各配線等およびレベル安定化回路が配置されたツイスト接続部ＷＣＡ１のレイアウトサイズは２２Ｆとなり、前述した実施の形態１の場合と比較してさらにチップサイズを縮小可能である。なお、この場合、ツイスト接続部ＷＣＡ１のレイアウトサイズは、ツイスト接続を行うために必要な配線等の面積によって制限を受けるため、例えば、１４Ｆ（図６における２８Ｆの半分）等まで縮小するのは容易ではない。しかしながら、この縮小できない分、レベル安定化回路のチャネル幅を広げることができ、図６のレベル安定化回路と同等のチャネル幅を確保できることになる。すなわち、レベル安定化回路（縦型ＭＯＳトランジスタ）の面積効率の観点から、図６の４列配置では、３個の分離領域によって４列を切り分ける必要があるが、図９の２列配置では、１個の分離領域によって２列を切り分ければよく、この分離領域の分だけ面積効率が高くなる。したがって、図９の２２Ｆ内で図６の２８Ｆ内のレベル安定化回路と同等のチャネル幅を確保できる。

回路動作について説明すると、例えば、ワード線ＷＬ２を選択ワード線として駆動した場合、その他のワード線ＷＬ０，ＷＬ１，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７は非選択のワード線となる。ワード線ＷＬ２に接続されるレベル安定化回路ＴＲ２０のゲートに接続された制御信号ＲＡ０は、ワード線ＷＬ２が選択される際にはロウレベルとし、レベル安定化回路ＴＲ２０は非選択状態にする。一方、制御信号ＲＡ１はハイレベルのままにし、制御信号ＲＡ１がゲートに接続されるレベル安定化回路ＴＲ１１，ＴＲ３１，ＴＲ５１，ＴＲ７１は選択状態のままにしておく。そのため、ワード線ＷＬ２が選択され、そのレベルがハイレベルになるが、ワード線ＷＬ２に隣接するワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７に接続するレベル安定化回路が選択状態であるので、ワード線間の寄生容量Ｃ１２，Ｃ２３，Ｃ５２，Ｃ２７を介して生じるカップリングノイズを抑制することができる。

本実施の形態２による効果を図１０および図１１を用いて説明する。図１０および図１１の横軸方向において、（ｄ）は本実施の形態２の場合を示したものである。図１０に示す隣接ワード線間の寄生容量を介して生じるカップリングノイズ量は実施の形態１（ｃ）と同じであるが、図１１に示すとおり、ツイスト接続を行う各配線等およびレベル安定化回路が配置されたツイスト接続部ＷＣＡ１のレイアウトサイズを２２Ｆまで小さくすることができる。そのため、図１１に示すレイアウトサイズ１Ｆ増加あたりのカップリングノイズ低減量は１０．８ｍＶと大きくなり、本実施の形態２は各仕様と比較して、よりチップサイズの増加を抑えながら、カップリングノイズを低減できる。また、実施の形態１の場合と比較して、制御信号ＲＡの数を減らせることも利点となる。

なお、本実施の形態２の構成例のように、４本の偶数ワード線と４本の奇数ワード線からなる８本のワード線単位で、ある偶数ワード線に４本の奇数ワード線を隣接させ、ある奇数ワード線に４本の偶数ワード線を隣接させることで、２列配置のレイアウトを実現するツイスト方法は、他にも複数通り存在する。これらの一例として、例えば図１５（ａ）に示すツイスト方法では、８本中の２本をツイストせず、残りの６本をツイストすることでレベル安定化回路（スイッチ回路）ＳＷ０〜ＳＷ７の２列配置を実現している。また、図１５（ｂ）に示すツイスト方法では、８本全てをツイストすることでレベル安定化回路（スイッチ回路ＳＷ０〜ＳＷ７）の２列配置を実現している。

このようなツイスト方法を用いることでも、２列配置に伴う前述したような効果を得ることは可能である。ただし、ツイストの数が増えると、図９等から判るように、その分、ツイストを行うために必要な配線等の面積も増加してしまうため、この観点からは、図８および図９に示すように８本中の４本をツイストする構成とすることが望ましい。

（実施の形態３）
図１２は、本発明の実施の形態３による半導体記憶装置において、図４におけるメモリサブアレーＳＡＲＹの詳細な構成例を示す回路図である。図１２の構成例は、前述した実施の形態２の構成例と比較して、サブワードドライバＳＷＤの配置が異なる。すなわち、ワード線ＷＬ０，ＷＬ１，ＷＬ４，ＷＬ５を左側から駆動するようにサブワードドライバを配置し、ワード線ＷＬ２，ＷＬ３，ＷＬ６，ＷＬ７を右側から駆動するようにサブワードドライバを配置する。このような構成例にすることで、一つのサブワードドライバに隣接した２本のワード線が接続されるため、レベンソン型位相シフト技術を用いたリソグラフィーを行う場合、レイアウトパターンの形成がしやすい利点がある。

レベンソン方式では隣接したワード線に交互に０とπの位相を割り当てるが、０とπの値のスペースに比べて０同士、π同士のスペースを広げなければならない。図１２の構成例をレイアウトすると、互いに隣接するサブワードドライバＳＷＤに０とπのワード線が入るので、このワード線とＳＷＤの接続部がレイアウトしやすくなる。

（実施の形態４）
図１３は、本発明の実施の形態４による半導体記憶装置において、図４におけるメモリサブアレーＳＡＲＹの詳細な構成例を示す回路図である。図１３の構成例は、前述した実施の形態２の構成例に対して上層ワード線の遠端部の領域ＬＭＡにもレベル安定化回路を追加したものとなっている。つまり、ワード線１本にレベル安定化回路を２個配置することになる。上層ワード線の遠端部に配置するレベル安定化回路の制御信号は、ワード線のほぼ中央部に接続するレベル安定化回路の制御信号と同一のものとする。このような構成例を用いることで、隣接ワード線間の寄生容量を介して生じるカップリングノイズをさらに低減することができる。また、サブワードドライバＳＷＤとメモリセル領域との間に配置されたレベル安定化回路は、メモリセル領域の分割を伴わずに１列配置でのレイアウトが可能であるため、容易または小面積でのレイアウトが可能となる。

以上、本発明者よりなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、前述した各実施の形態では、メモリセルを１個のＭＯＳトランジスタと１個のキャパシタで構成したが、１個のＭＯＳトランジスタと１個の抵抗素子で構成しても良く、カップリングノイズを低減する効果は同様に得られる。さらにメモリセルおよびレベル安定化回路を縦型ＭＯＳトランジスタで構成したが、平面型ＭＯＳトランジスタの構成でも良い。平面型ＭＯＳトランジスタの場合においても微細化が進めば、ワード線間の寄生容量を介して生じるカップリングノイズは問題になるが、本実施の形態を適用すれば、カップリングノイズを低減できる。しかしながら、メモリセルを縦型ＭＯＳトランジスタで構成すると、各ワード線間にソース又はドレイン領域が配置される平面型ＭＯＳトランジスタと比較して、ワード線間の距離が短くなり、寄生容量が大きくなる。よって、メモリセルに縦型ＭＯＳトランジスタを用いた場合には、本発明の効果がより大きくなる。その場合、レベル安定化回路を縦型ＭＯＳトランジスタで形成することにより、メモリアレイ内の段差を小さくすることが可能となる。

本発明の実施の形態１による半導体記憶装置において、その全体構成の一例を示すブロック図である。 図１のメモリブロックの構成例を示すブロック図である。 図２のメモリサブブロックの構成例を示すブロック図である。 図３におけるサブワードドライバ列とローカルセンスアンプ列に囲まれたサブブロックの構成例を示すブロック図である。 図４におけるメモリサブアレーの詳細な構成例を示す回路図である。 図５のツイスト接続部周りのレイアウト構成例を示す平面図である。 図６のＡ−Ａ’の構成例を示す断面図である。 本発明の実施の形態２による半導体記憶装置において、図４におけるメモリサブアレーの詳細な構成例を示す回路図である。 図８のツイスト接続部周りのレイアウト構成例を示す平面図である。 本実施の形態の効果を示す説明図である。 本実施の形態の効果を示す説明図である。 本発明の実施の形態３による半導体記憶装置において、図４におけるメモリサブアレーの詳細な構成例を示す回路図である。 本発明の実施の形態４による半導体記憶装置において、図４におけるメモリサブアレーの詳細な構成例を示す回路図である。 図４における各サブワードドライバの詳細な構成例を示す回路図である。 図８のワード線ツイスト方法の変形例を示すものであり、（ａ）、（ｂ）は、それぞれ異なるワード線ツイスト方法の一例を示した模式図である。 本発明の前提として検討した従来技術の半導体記憶装置において、その問題点を示す説明図である。 本発明の前提として検討した他の従来技術の半導体記憶装置において、その構成例を示す回路図である。

符号の説明

１ＣＮＴ 第１コンタクト
ＡＣＣ アレー制御回路
ＡＲＹ メモリアレー
ＢＬ ビット線
ＢＬＫ メモリブロック
ＣＨＩＰ チップ
Ｃｓ キャパシタ
ＤＦ 半導体層
ＦＣＮＴ 第２コンタクト
ＦＧ ゲート
ＦＸ，ＦＸＢ ＦＸ線
ＬＢＬＫ ローカルブロック
ＬＳＡ ローカルセンスアンプ
ＬＳＡＡ ローカルセンスアンプ列
ＬＷＬ 下層ワード線
Ｍ１ 第２配線層
ＭＡＡ メインアンプ列
ＭＣ メモリセル
ＭＣＡ メモリセル領域
ＭＧ 第１配線層
ＭＮ ＮＭＯＳトランジスタ
ＭＰ ＰＭＯＳトランジスタ
ＭＷＬＢ メインワード線
ＰＥＲＩ 周辺回路
ＰＬ プレート電極
ＲＡ 制御信号
ＳＡＡ センスアンプ列
ＳＡＲＹ メモリサブアレー
ＳＢ サブブロック
ＳＢＬＫ メモリサブブロック
ＳＬ ソース線
ＳＮＣＮＴ２ 容量コンタクト
ＳＵＢ 半導体基板
ＳＷＤ サブワードドライバ
ＳＷＤＡ サブワードドライバ列
ＴＲ，ＳＷ レベル安定化回路
ＵＷＬ 上層ワード線
ＷＬＵ シャント領域
ＷＣＡ ツイスト接続部
ＸＤＥＣ 行デコーダ
ＸＰ クロスエリア
ＹＤＥＣ 列デコーダ

Claims (12)

1. 複数のワード線と、
   複数のビット線と、
   前記複数のワード線と前記複数のビット線の交点に設けられ、それぞれがＭＩＳトランジスタおよび記憶素子を含んだ複数のメモリセルと、
   前記複数のワード線を選択するためのデコーダ回路と、
   前記複数のメモリセルのいずれかから前記複数のビット線のいずれかに読み出された情報を判定するセンスアンプ回路とを備え、
   前記複数のワード線の配線順序を入れ換えるツイスト接続部が設けられ、前記ツイスト接続部の下部領域に、非選択状態の前記複数のワード線に対して非選択状態の電位レベルを供給するレベル安定化回路が配置され、
   前記複数のワード線の偶数側に接続される前記レベル安定化回路は、第１領域に配置され、
   前記複数のワード線の奇数側に接続される前記レベル安定化回路は、第２領域に配置され、
   前記第１領域と前記第２領域は、前記第１領域の列形状と前記第２領域の列形状とが隣接して配置されることで２列形状となっていることを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記ツイスト接続部では、隣接配置された８本のワード線を単位として配線順序の入れ換えが行われ、
   前記８本のワード線中で１本おきに配置された４本のワード線がツイストされることを特徴とする半導体記憶装置。
3. 請求項１記載の半導体記憶装置において、
   前記ＭＩＳトランジスタは、縦型のＭＩＳトランジスタであり、
   前記記憶素子は、柱状に形成された半導体層の上部となるソースおよびドレインの一方に接続され、
   前記複数のビット線のいずれかは、前記半導体層の底部となるソースおよびドレインの他方に接続され、
   前記複数のワード線のいずれかは、前記半導体層の側面周囲にゲート絶縁膜を介して形成されたゲート層に接続されることを特徴とする半導体記憶装置。
4. 請求項１記載の半導体記憶装置において、
   前記レベル安定化回路は、縦型のＭＩＳトランジスタであり、
   柱状に形成された半導体層の上部となるソースおよびドレインの一方には、前記複数のワード線のいずれかが接続され、
   前記半導体層の底部となるソースおよびドレインの他方には、前記複数のワード線のいずれかを所定の電位レベルに安定させる電源線が接続され、
   前記半導体層の側面周囲には、ゲート絶縁膜を介してゲート層が形成され、
   前記複数のワード線の選択または非選択に伴い前記ゲート層が駆動されることを特徴とする半導体記憶装置。
5. 請求項１記載の半導体記憶装置において、
   前記レベル安定化回路は、チップ外部端子から入力されるアドレスで制御されることを特徴とする半導体記憶装置。
6. 請求項１記載の半導体記憶装置において、
   前記複数のワード線のそれぞれは、前記複数のメモリセルが接続される下層ワード線と、前記下層ワード線をシャントする上層ワード線とを含む階層構造となっていることを特徴とする半導体記憶装置。
7. 請求項１記載の半導体記憶装置において、
   前記記憶素子は、キャパシタ又は抵抗素子であることを特徴とする半導体記憶装置。
8. 請求項１記載の半導体記憶装置において、
   前記偶数側のワード線に接続される前記レベル安定化回路は、前記偶数側のワード線の選択時に非活性状態とされ、前記奇数側のワード線の選択時に活性状態とされ、
   前記奇数側のワード線に接続される前記レベル安定化回路は、前記奇数側のワード線の選択時に非活性状態とされ、前記偶数側のワード線の選択時に活性状態とされることを特徴とする半導体記憶装置。
9. 第１方向に向けてそれぞれ並行に延伸する複数の第１ワード線および前記複数の第１ワード線に接続される複数のメモリセルが配置された第１領域と、
   前記第１方向に向けてそれぞれ並行に延伸する複数の第２ワード線および前記複数の第２ワード線に接続される複数のメモリセルが配置された第２領域と、
   前記第１領域と前記第２領域の間に配置され、前記複数の第１ワード線と前記複数の第２ワード線とをツイストして配線するツイスト接続領域とを備え、
   前記ツイスト接続領域は、
   柱状に形成された第１半導体層と、
   前記第１半導体層の外周に第１絶縁膜を介して形成された第１ゲート層と、
   前記第１方向と直交する第２方向に延伸する第１配線層と、
   前記第１半導体層と前記複数の第１ワード線のいずれかとを電気的に接続する第１コンタクトと、
   前記複数の第１ワード線のいずれかと前記第１配線層とを電気的に接続する第２コンタクトと、
   前記第１配線層と前記複数の第２ワード線のいずれかとを電気的に接続する第３コンタクトとを有することを特徴とする半導体記憶装置。
10. 請求項９記載の半導体記憶装置において、
    前記第１半導体層は、前記第２方向に複数並んで配置されると共に、この複数の第１半導体層に対応する複数の前記第１ゲート層がそれぞれ電気的に接続されることで第１トランジスタ群を構成し、
    前記第１トランジスタ群は、前記第１方向に２列並んで配置され、この１列目の前記第１トランジスタ群に含まれる前記第１ゲート層は、２列目の前記第１トランジスタ群に含まれる前記第１ゲート層と電気的に分離されていることを特徴とする半導体記憶装置。
11. 請求項１０記載の半導体記憶装置において、
    前記複数の第１ワード線および前記複数の第２ワード線は、隣接配置された８本単位で前記第２方向に並んで配置され、
    前記８本中の１本おきに位置する４本の第１ワード線は、前記８本中の１本おきに位置する４本の第２ワード線と同一配線層内で１対１で接続され、
    前記８本中の残りの４本の第１ワード線は、それぞれ異なる前記第１配線層を介して前記８本中の残りの４本の第２ワード線と１対１でツイスト接続され、
    前記同一配線層内で接続された４本の第１ワード線または第２ワード線は、前記１列目の前記第１トランジスタ群に含まれる４個の前記第１半導体層と前記第１コンタクトを介して１対１で接続され、
    前記第１半導体層を介して接続された４本の第１ワード線または第２ワード線は、前記２列目の前記第１トランジスタ群に含まれる４個の前記第１半導体層と前記第１コンタクトを介して１対１で接続されることを特徴とする半導体記憶装置。
12. 請求項９記載の半導体記憶装置において、
    前記複数のメモリセルのそれぞれは、
    柱状に形成された第２半導体層と、
    前記第２半導体層の外周に第２絶縁膜を介して形成された第２ゲート層と、
    前記第２半導体層に接続された記憶素子とを有し、
    前記第２ゲート層は、第４コンタクトを介して前記複数の第１ワード線または前記複数の第２ワード線のいずれかに接続されることを特徴とする半導体記憶装置。

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