KR100809767B1 - 다이나믹형 램과 반도체 장치 - Google Patents

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Abstract

복수로 이루어지는 다이나믹형 메모리셀의 어드레스 선택단자에 각각 접속되어 이루어지는 복수의 워드선과, 복수로 이루어지는 상기 다이나믹형 메모리셀의 입출력단자에 각각 접속되고, 서로 역방향으로 배치되어 이루어지는 복수의 상보 비트선쌍과, 동작타이밍신호에 대응하여 동작전압이 주어지며, 상기 상보비트선쌍의 전압차를 각각 증폭하는 복수로 이루어지는 래치회로로 이루어지는 센스앰프열을 구비한 다이나믹형 RAM에 있어서, 상기 센스앰프열을 중심으로 하여 양측에 설치된 복수로 이루어지는 상기 다이나믹형 메모리셀의 어드레스 선택 MOSFET과 정보기억 캐패시터와의 접속점인 축적노드에 대향하여 설치된 공통전극을, 그 자신을 이용한 배선수단에 의해 상기 센스앰프열에서의 회로접속을 확보하면서 서로 접속한다.
다이나믹형 메모리셀, 어드레스 선택단자, 상보비트선쌍, 래치회로, 정보기억 캐패시터

Description

다이나믹형 램과 반도체 장치{Dynamic RAM and semiconductor device}
도 1(A) 및 도 1(B)는 본 발명에 관한 다이나믹형 RAM의 일실시예를 나타내는 구성도,
도 2(A) 및 도 2(B)는 본 발명에 관한 다이나믹형 RAM의 메모리셀의 일실시예를 나타내는 설명도,
도 3은 본 발명에 관한 다이나믹형 RAM의 센스앰프부의 일실시예를 나타내는 회로도,
도 4는 본 발명에 관한 다이나믹형 RAM의 센스앰프부의 일실시예를 나타내는 하층의 레이아웃도,
도 5는 본 발명에 관한 다이나믹형 RAM의 센스앰프부의 일실시예를 나타내는 상층의 레이아웃도,
도 6은 도 5에서의 일부 단면 구조도,
도 7은 본 발명에 관한 다이나믹형 RAM의 서브워드드라이버부의 일실시예를 나타내는 단면도,
도 8은 본 발명에 관한 다이나믹형 RAM의 플레이트전극에 대한 전압공급방법의 다른 일실시예를 나타내는 레이아웃도,
도 9(A), 도 9(B)는 본 발명에 관한 다이나믹형 RAM의 워드선 선택회로에 대 한 전원배선의 일실시예의 설명도,
도 10은 본 발명에 관한 다이나믹형 메모리셀의 일실시예를 나타내는 단면도,
도 11은 본 발명에 관한 다이나믹형 RAM의 기판 전원의 배선방법의 일실시예를 나타내는 레이아웃도,
도 12는 본 발명에 관한 다이나믹형 RAM의 메모리셀과 센스앰프부의 다른 일실시예를 나타내는 단면도,
도 13은 본 발명에 관한 다이나믹형 RAM의 서브워드드라이버의 일실시예를 나타내는 회로도,
도 14는 본 발명이 적용되는 다이나믹형 RAM의 일실시예를 나타내는 개략 레이아웃도,
도 15는 본 발명에 관한 다이나믹형 RAM의 일실시예를 나타내는 블럭도,
도 16(A), 도 16(B)는 본원 발명자에 의해 검토된 1교점 방식의 메모리어레이와 그것에 발생하는 노이즈의 설명도이다.
본 발명은, 다이나믹형 램(랜덤·억세스·메모리)과 반도체 장치에 관한 것으로서, 워드선과 비트선의 교점에 다이나믹형 메모리셀이 배치되어 이루어지는 소위 1교점 방식의 것에 이용하여 유효한 기술에 관한 것이다.
본 발명을 완성한 후의 조사에 의해, 뒤에 설명하는 본 발명에 관련된다고 생각되는 것으로서, 일본 특개소59-2365호 공보(이하, 선행기술 1이라고 함), 특개소 60-195795호 공보(이하, 선행기술 2라고 함), 특개소60-211871호 공보(이하, 선행기술 3이라고 함), 특개평9-135009호 공보(이하, 선행기술 4라고 함)이 있는 것이 판명되었다.
선행기술 1 내지 3의 공보에 있어서는 MOS용량을 이용한 정보기억 캐패시터도 이용하고, 또한 오픈비트라인형(1교점 방식)에서의 플레이트전극에 대한 전압공급기술에 관한 것이다. 선행기술 1의 공보에 있어서는 정보기억 캐패시터의 대향전극의 정확한 전위분포의 균일화를 위해 비트선과 직교하는 방향으로 가로지르고 또한 복수 개소에서 접속되는 제1 배선과, 상기 제1 배선을 서로 접속하는 제2 배선과, 이 제2 배선의 중앙부를 주변회로의 전원선에 접속하는 제3 배선을 설치하는 것이다. 선행기술 2의 공보에 있어서는 센스앰프를 사이에 두고 설치되는 2개의 플레이트전극 사이에 저항을 설치하여 메모리셀의 기억정보가 비트선으로 판독될 때의 기판 전압의 변화에 대응하여 상기 플레이트 전극의 전위의 변화를 지연시킨다. 선행기술 3의 공보에 있어서는 플레이트전극 및 그것에 전압을 공급하는 배선을 고융점이며 저저항의 금속 또는 그 금속과 실리콘과의 규화물(珪化物)로 형성하는 것, 또는 상기 플레이트전극 상에 복수개의 금속배선층을 설치한다.
선행기술 1은 주변회로의 동작에 의해 변화하는 전원전압이, 플레이트전극의 전체에 전달되지 않기 때문에 발생되는 문제를, 플레이트전극의 복수 개소에서 전 압을 주는 전원배선을 배치하여 주변회로의 동작에 의한 전위변화에 대응하여 플레이트전극의 전위를 전체적으로 균일화하는 것에 의해 해결하고 있다. 선행기술 2는 기판측의 전위와의 상대적 전위변화가 다르기 때문에 생기는 문제를 기판측의 전위변화에 대응시킨 시정수(時定數)를 가지는 저항을 통하여 2개의 플레이트전극을 접속하므로서, 이러한 문제를 해결하고 있다. 이것에 대하여, 선행기술 3에서는 기억 캐패시터를 통하여 비트선으로부터 플레이트 전극에 주어지는 전위변화가 플레이트전극에 전압을 주어버린다고 하는 문제를, 상기 플레이트전극과 접속하는 배선을 저저항화하는 것에 의해 해결하는 것이다.
다이나믹형 RAM(이하, 단순히 DRAM이라고 함)에서는 코스트저감이 요구되고 있다. 그것을 위해서는 칩사이즈의 저감이 가장 효과적이다. 지금까지는 미세화를 추진하여 메모리셀 사이즈를 축소하고 있었지만, 금후는 메모리어레이의 동작방식도 변화함으로써, 셀사이즈를 더욱 축소할 필요가 있다. 메모리어레이의 동작방식을 2교점에서 1교점으로 변화시키는 것에 의해 동일한 디자인룰을 이용하여 이상적으로는 셀사이즈를 70% 저감할 수 있다. 그러나, 1교점 방식의 메모리어레이는 2교점 방식의 메모리어레이와 비교하여, 비트선 등에 존재하는 어레이노이즈가 크다고 하는 문제가 있어, 이것을 해결하지 않으면 제품적용이 곤란하다.
그래서, 금회 종래의 2교점 방식에서 이용된 메모리셀을 그대로 유용하여 1교점 방식의 메모리어레이를 구성한 경우에 발생하는 노이즈를 검토한 바, 메모리셀이 MOS용량이 아니라, COB(Capacitor over Bit-line)셀이나, 소위 심공(深孔) STC(캐패시터의 하부전극(SN)이 층간절연막의 구멍의 내벽에 형성한 실린더 형상) 의 것에서는 비트선과 플레이트전극과의 사이에 무시할 수 없는 기생용량이 존재한다는 것이 판명되어, 상기 선행기술 1 내지 3에 기재된 기술을 유용하여 전압공급을 행한다고 해도, 상기 비트선에 존재하는 어레이노이즈의 저감이 불가능한 것이 판명되었다.
도 16(A), 16(B)를 이용하여 플레이트노이즈에 의한 메모리어레이의 동작마진의 열화에 대하여 설명한다. 도 16(A)에 나타내는 1교점 메모리어레이에서는 워스트케이스에 있어서 센스앰프의 증폭동작에서, 선택 매트의 비트선이 1개를 제외하고 모두 로우레벨(L)로 증폭되고, 비선택 매트의 비트선이 1개를 제외하고 모두 하이레벨(H)로 증폭된다. 이 때, 선택매트 중의 1개만 하이레벨(H)의 신호가 나오고 있는 비트선이, 플레이트전극으로부터 노이즈를 받아 잘못 증폭될 위험이 있다.
일예로서 워드선(WL0)이 활성화되고, 비트선(BL1T)에만 하이레벨(H)의 신호가 나올 수 있으며, 그외의 비트선(BL0T, BL2T) 등에는 로우레벨(L)의 신호가 판독되는 경우를 고려할 수 있다. 게다가 메모리셀의 정보유지전하의 리크 등의 이유에 의해, 비트선(BL1T)에 생기는 하이레벨(H)의 신호가 적은 것으로 한다. 센스앰프를 활성화하면, 상보 비트선 사이에 신호가 크게 나올 수 있는 비트선(BL0T/B, BL2T/B) 등은 빠르게 증폭된다.
한편, 신호가 적은 비트선(BL1T/B)은 증폭속도가 느리다. 이 때, 선택매트의 플레이트전극(PL0)에는 비트선(BL0T, BL2T) 등으로부터 축적노드(SN)사이의 기생용량(CBLSN)과 메모리셀용량(CS)을 통하여 음(負)의 노이즈가 발생한다. 역으로 인접매트의 플레이트전극(PL1)에는 비트선(BL0B, BL2B) 등으로부터 양(正)의 노이즈가 발생한다. 이들 노이즈가 역으로 플레이트전극(PL1)으로부터 캐패시터(CS), 기생용량(CBLSN)을 통하여 반대의 신호가 나오고 있는 비트선(BL1T/B)으로 돌리면, 신호량이 감소하여 잘못 비트선이 반전해버리는 것이다.
따라서, 상기한 바와 같은 1교점 방식의 메모리어레이에서는 메모리셀에 축적되어 있는 신호전하량이 감소하여 온 때에, 정보가 잘못 판독될 위험성이 높다. 이러한 것은 리프레시 특성의 열화에 이어, DRAM의 수율을 크게 저하시키는 원인으로 된다. 이상에서는 플레이트전극에 발생하는 노이즈를 예로 들었지만 동일한 메카니즘의 노이즈는 비선택 워드선(WL) 및 메모리셀의 기판에 대해서도 생기는 것이 염려되어, 이들 노이즈가 메모리어레이의 판독마진을 열화시키는 것이다.
본 발명의 목적은, 동작마진의 향상을 도모한 1교점 방식의 다이나믹형 RAM과 반도체 장치를 제공하는 것에 있다. 이 발명의 다른 목적은, 고집적화와 동작의 안정화를 실현한 다이나믹형 RAM과 반도체 장치를 제공하는 것에 있다. 본 발명의 상기 및 그외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다. 복수로 이루어지는 다이나믹형 메모리셀의 어드레스 선택단자에 각각 접속되어 이루어지는 복수의 워드선과, 복수로 이루어지는 상기 다이나믹형 메모리셀의 입출력단자에 각각 접속되고, 서로 역방향으로 배치되어 이루어지는 복수의 상보비트선쌍과, 동작타이밍신호에 대응하여 동작전압이 주어지고, 상기 상보비트선 쌍의 전압차를 각각 증폭하는 복수로 이루어지는 래치회로로 이루어지는 센스앰프열을 구비한 다이나믹형 RAM에 있어서, 상기 센스앰프열을 중심으로 하여 양측에 설치된 복수로 이루어지는 상기 다이나믹형 메모리셀의 어드레스 선택 MOSFET과 정보기억 캐패시터와의 접속점인 축적노드에 대향하여 설치된 공통전극을, 그 자신을 이용한 배선수단에 의해 상기 센스앰프열에서의 회로접속을 확보하면서 서로 접속한다.
도 14에는 본 발명이 적용되는 다이나믹형 RAM의 일실시예의 개략 레이아웃도가 나타나 있다. 동 도면에 있어서는 본 발명이 적용되는 다이나믹형 RAM을 구성하는 각 회로블럭 중, 그 주요부가 명백하게 나타나 있고, 그것이 공지의 반도체 집적회로의 제조기술에 의해 단결정 실리콘과 같은 1개의 반도체 기판 상에서 형성된다.
이 실시예에서는 특히 제한되지 않지만, 메모리어레이는 전체로서 4개로 분할된다. 반도체 칩의 길이방향에 대하여 좌우로 나뉘어, 중앙부분(14)에 어드레스 입력회로, 데이터입출력회로 및 본딩패드열로 이루어지는 입출력 인터페이스회로 및 승압회로나 강압회로를 포함하는 전원회로 등이 설치된다. 이들 중앙부분(14)의 양측의 메모리어레이에 접하는 부분에는, 메모리어레이 제어회로(AC)(11), 메인워드드라이버(MWD)(12)가 배치된다. 상기 메모리어레이 제어회로(11)는 서브워드선택선이나 센스앰프를 구동하기 위한 제어회로 및 메인앰프로 이루어진다. 상술한 바와 같이 반도체 칩의 길이방향에 대하여 좌우에 2개, 상하에 2개씩으로 나뉜 4개로 이루어지는 각 메모리어레이에 있어서 길이방향에 대하여 상하 중앙부에 컬럼디코 더영역(YDC)(13)이 설치된다.
상술한 바와 같은 각 메모리어레이에 있어서, 메인워드드라이버(12)는 그것에 대응한 하나의 메모리어레이를 관통하도록 연장되는 메인워드선의 선택신호를 형성한다. 상기 메인워드드라이버영역(12)에 서브워드선택용의 서브워드선택선의 드라이버도 설치되고, 후술하는 바와 같이 상기 메인워드선과 평행하게 연장되어 서브워드선택선의 선택신호를 형성한다. 컬럼디코더(13)는 그것에 대응한 하나의 메모리어레이를 관통하도록 연장되는 컬럼선택선의 선택신호를 형성한다.
상기 각 메모리어레이는 복수로 이루어지는 메모리셀어레이(이하, 서브어레이라고 함)(15)로 분할된다. 서브어레이(15)는 그 확대도에 나타내는 바와 같이, 센스앰프영역(16), 서브워드드라이버영역(17)에 둘러싸여 형성된다. 상기 센스앰프영역(16)과, 상기 서브워드드라이버영역(17)의 교차부는 교차영역(크로스에어리어)(18)으로 된다. 상기 센스앰프영역(16)에 설치되는 센스앰프는 CMOS구성의 래치회로에 의해 구성되고, 이러한 센스앰프를 중심으로 하여 좌우로 연장되는 상보비트선의 신호를 증폭한다고 하는, 소위 1교점 방식으로 된다.
확대도로 나타낸 하나의 메모리셀어레이(서브어레이)(15)는, 특히 제한되지 않지만, 서브워드선이 512개와, 그것과 직교하는 상보비트선의 한쪽(또는 데이터선)은 1024개로 된다. 상기 하나의 메모리어레이에 있어서, 상기 서브어레이(15)가 비트선 연장방향에 정규용으로 비트선방향으로 32개와 참조용으로 2개 설치된다. 서브어레이(15)는 센스앰프(16)를 중심으로 하여 한쌍의 상보비트선이 설치되므로, 비트선의 연장방향에서 보면, 비트선은 상기 서브어레이(15)에 의해 실질적으로 16분할된다. 또한, 상기 서브어레이(15)는 워드선의 연장방향으로 4개 설치된다. 이것에 의해 워드선의 연장방향에서 보면 서브워드선은 상기 서브어레이(15)에 의해 4분할된다.
하나의 서브어레이(15)에 있어서, 비트선이 1024개 설치되므로, 워드선 방향에는 약 4K분의 메모리셀이 접속되고, 서브워드선이 512개 설치되므로, 비트선 방향에는 512 x 32 = 16K분의 메모리셀이 접속된다. 이것에 의해 하나의 메모리어레이에는 4K x 16K = 64M비트와 같은 기억용량을 가지고, 4개의 메모리어레이에 의해 메모리칩(10)의 전체에서는 4 x 64M = 256M비트와 같은 기억용량을 가지게 된다.
본원에서 용어 "MOS"는 본래는 메탈·옥사이드·세미컨덕터 구성을 간략적으로 호칭하도록 된 것이라고 이해된다. 그러나, 근래의 일반적 호칭에서의 MOS는 반도체 장치의 본질부분 중의 메탈을 폴리실리콘과 같은 금속이 아닌 전기도전체로 바꾼다든지, 옥사이드를 다른 절연체로 바꾼다든지 하는 것을 포함하고 있다. CMOS도 또한 위와 같은 MOS에 있어서의 해석방법의 변화에 따른 넓은 기술적 의미를 가지는 것으로 이해되도록 되어 오고 있다. MOSFET도 또한 마찬가지로 좁은 의미로 이해되고 있는 것이 아니라, 실질상은 절연게이트 전계효과 트랜지스터로서 받아들여지는 광의의 구성도 포함한 의미로 되어 오고 있다. 본 발명의 CMOS, MOSFET 등은 일반적 호칭으로 이해되고 있으며, 트랜지스터도 포함한다.
도 1(A), 도 1(B)는 본 발명에 관한 다이나믹형 RAM을 설명하기 위한 일실시예의 구성도가 나타나 있다. 도 1(A)는 상기 도 14와 같은 계층워드선 방식의 다이 나믹형 RAM에 설치되는 2개의 서브어레이(또는 메모리매트)(MAT0, MAT1)에 대응한 회로가 나타나 있고, 도 1(B)는 그것에 대응한 레이아웃이 나타나 있다. 도 1(B)에 있어서 비트선(BL)과 서브워드선(WL)의 모든 교점에 MOSFET과 셀용량(CS)으로 이루어지는 메모리셀(MC)이 접속되어 있다. 비트선(BL)은 센스앰프(SA), 워드선(WL)에는 서브워드드라이버(SWD)가 접속된다.
이 실시예에서는 메인워드선의 수를 줄이기 위해, 바꿔 말하면 메인워드선의 배선피치를 완화하기 위해서, 특히 제한되지 않지만, 후술하는 바와 같이 하나의 메인워드선에 대하여 상보비트선방향으로 8개로 이루어지는 서브워드선을 배치시킨다. 상기 도 14와 같이 메인워드선 방향에는 4개로 분할되고, 또 상보비트선방향에 대하여 상기 8개씩이 할당된 서브워드선의 중에서 1개의 서브워드선을 선택하기 위해, 서브워드 선택드라이버가 배치된다. 이 서브워드선택드라이버는 상기 서브워드 드라이버의 배열방향(서브워드드라이버열(SWDA))으로 연장되는 8개의 서브워드선택선 중에서 하나를 선택하는 선택신호를 형성한다. 메인워드선(MWL)은, 도시하지 않지만, 서브워드선(WL)과 평행하게 연장된다. 컬럼선택선(YS)은 도시하지 않지만 그것과 직교하도록 비트선(BL)의 연장방향과 평행하게 배치된다.
상기 2개의 서브어레이(MAT0와 MAT1)의 사이에 설치된 센스앰프열(SAA)의 센스앰프(SA)는 상기 2개의 서브어레이(MAT0와 MAT1)의 양측으로 연장하는 상보비트선에 접속된다. 이들의 센스앰프(SA)는 상기 센스앰프열(SAA)에 있어서 2개의 비트선마다 하나의 센스앰프(SA)가 배치된다. 따라서, 상기 서브어레이(MAT0와 MAT1)의 사이에 설치된 센스앰프열(SAA)에는 상기한 바와 같이 비트선(BL)이 1024개 있는 경우에는 그 반분의 512개의 센스앰프(SA)가 설치된다.
그리고, 서브어레이(MAT0)에 있어서, 나머지의 512개의 비트선은 메모리매트(MAT1)와는 반대측의 센스앰프열(SAA)에 설치된 센스앰프(SA)에 접속된다. 서브어레이(MAT1)에 있어서, 나머지 512개의 비트선은 서브어레이(MAT0)와는 반대측에 설치된 센스앰프열(SAA)에 설치되는 센스앰프(SA)에 접속된다. 이와 같은 센스앰프(SA)의 비트선방향의 양측의 분산배치에 의해, 2개분의 비트선에 대하여 하나의 센스앰프를 형성하면 좋으므로, 센스앰프(SA)와 비트선(BL)의 피치를 맞춰 고밀도로 서브어레이 및 센스앰프열을 형성하는 것이 가능하다.
이러한 것은, 서브워드드라이버(SWD)에 있어서도 동일하다. 서브어레이(MAT0)에 설치된 512개의 서브워드선(WL)은 256개씩으로 나뉘어 서브어레이(MAT0)의 양측에 배치된 서브워드드라이버열(SWDA)의 256개의 서브워드드라이버(SWD)에 접속된다. 이 실시예에서는 2개의 서브워드선(WL)을 1조로 하여 2개씩의 서브워드드라이버(SWD)가 분산배치된다. 결국, 비트선과의 접속부를 공통으로 하는 2개의 메모리셀에 대응한 서브워드선을 1조로 하여, 2개의 서브워드드라이버가 서브어레이(MAT0)의 일단측(도면의 상측)에 배치되고, 그것과 인접하는 상기 동일한 2개의 서브워드선을 1조로 하여, 2개의 서브워드드라이버가 서브어레이(MAT0)의 타단측(도면의 아래쪽)에 배치된다.
상기 서브워드드라이버(SWD)는 도시하지 않지만, 그것이 형성되는 서브워드드라이버열(SWDA)을 사이에 두고 양측에 설치되는 서브어레이의 서브워드선의 선택신호를 형성한다. 이것에 의해, 메모리셀의 배열피치에 맞추어 형성된 서브워드선 에 대응하여, 서브워드드라이버(SWD)를 효율좋게 분산배치시킴과 동시에, 서브워드선(WL)의 선택동작을 고속으로 행하도록 할 수 있다.
상기한 바와 같은 서브워드드라이버열(SWDA)과 센스앰프열(SAA)에 둘러싸여 이루어지는 메모리어레이(또는 메모리매트)(MAT0, MAT1)등의 비트선(BL)과 서브워드선(WL)의 각 교점에 메모리셀(MC)이 형성된다. 상기 각 메모리셀(MC)이 형성되는 서브어레이(MAT0)에 있어서 도 1(B)와 같이, 기억캐패시터(CS)의 상부전극(플레이트전극)(PL)은 서브어레이(MAT0, MAT1) 내의 모든 메모리셀(MC)에서 공통으로 형성되어 평면형상의 전극으로 된다. 이러한 플레이트전극(PL)으로의 급전(給電)은 비트선(BL)의 연장방향으로 배선된 전원배선(VPLT)에서 접속부(PLCT)를 거쳐, 서브워드드라이버열(SWDA)과 서브어레이(MAT0, MAT1)과의 경계에서 행하게 된다. 동 도면에서 축적노드(SN)는 기억캐패시터(CS)의 하부전극이며, 어드레스 선택 MOSFET과의 접속부를 나타낸다.
이 실시예에서는 도 1(B)와 같이, 센스앰프열(SAA)의 양측에 존재하는 서브어레이(MAT0, MAT1)에 각각 형성되는 상기한 바와 같은 플레이트전극(PL0와 PL1)을, 플레이트자체를 이용한 배선(PLSA)으로 서로 접속한다. 더구나, 이 배선(PLSA)을 센스앰프열(SAA)을 관통시키도록 다수 설치하고, 2개의 플레이트전극(PL0와 PL1)의 사이의 저항을 대폭 낮추도록 하는 것이다. 이것에 의해, 상기 서브어레이(MAT0와 MAT1)의 상보비트선(BL) 사이에 선택된 메모리셀(MC)로부터 판독된 미소신호를 센스앰프(SA)에 의해 증폭할 때에 플레이트전극(PL0와 PL1)에 발생하는 서로 역상(逆相)으로 되는 노이즈를 고속으로 해소하는 것이 가능하게 되 어, 플레이트전극(PL0와 PL1)에 발생하는 노이즈를 대폭 저감하는 것이 가능하게 된다.
상기한 바와 같은 센스앰프(SA)의 증폭동작 시에 플레이트전극(PL0와 PL1)에 발생하는 노이즈가 저감되면, 상기 도 16에서 설명한 바와 같은 플레이트전극(PL0, PL1)과 비트선(BL)과의 사이의 기생용량(CBLSN)등을 통하여 비트선(BL)으로 돌아오는 노이즈가 감소하므로, 센스앰프(SA)는 보다 미소한 신호까지 센스가능하게 된다. 즉, 1교점 DRAM 어레이의 동작마진을 크게 넓히는 것이 가능하게 된다.
도 2에는, 본 발명에 관한 다이나믹형 RAM에서의 메모리셀의 일실시예의 설명도가 나타나 있다. 도 2(A)에는 2개의 서브어레이(MAT0와 MAT1)의 메모리셀어레이의 레이아웃이 나타나 있고, 도 2(B)에는 도 2(A)의 A-A'부분의 소자단면구조가 나타나 있다. 동 도면에서는 상기 MAT0와 MAT1 사이에 설치되는 센스앰프(SA)영역의 레이아웃 및 단면은 생략되어 있다.
ACT는 MOSFET의 활성영역이고, SNCT는 메모리셀의 축적노드(SN)과 활성화영역(ACT)에 형성되는 MOSFET의 상기 축적노드(SN)에 대응한 소스, 드레인 확산층을 접속하는 컨택트(접속부)이고, BLCT는 비트선(BL)과 활성화영역(ACT)에 형성되는 MOSFET의 비트선(BL)에 대응한 메모리셀의 입출력 단자에 대응한 소스, 드레인 확산층을 접속하는 컨택트(접속부)이다. CP는 기억캐패시터의 용량절연막을 나타낸다. 여기서, 제1층째 금속층(M1)과 비트선(BL)은 동일한 배선층이고, 1층째 폴리실리콘층(FG)과 서브워드선(WL)도 동일한 배선층으로 구성된다.
도 2(B)에 나타내는 바와 같이 SA의 양측에 설치되는 서브어레이(MAT0와 MAT1)의 플레이트전극(PL)을 센스앰프(SA)상에서 턴오프하지 않고, 플레이트전극(PL)을 구성하는 전극 그자체로 접속하므로서, 서브어레이(MAT0)의 플레이트전극(PL)과 서브어레이(MAT1)의 플레이트전극(PL)사이의 저항을 대폭 저감하는 것이 가능하게 된다. 메모리셀은 COB(Capacitor over Bitline)구조를 이용하고 있다. 즉, 축적노드(SN)를 비트선(BL)상부에 설치한다. 이렇게 함으로써, 플레이트전극(PL)은 서브어레이(MAT)중에서 비트선(BL)과 상기 어드레스선택 MOSFET의 접속부(BLCT)에 의해 분단되지 않고, 1매의 평면형상으로 형성할 수 있으므로, 플레이트전극(PL)의 저항을 저감하는 것이 가능하다.
이 실시예와는 반대로 CUB(Capacitor under Bitline)구조를 채용한 경우에는 비트선(BL)이 플레이트전극(PL)의 위에 존재하므로, 서브어레이(MAT)중에서 플레이트전극(PL)에 구멍을 내고, 비트선(BL)과 어드레스선택 MOSFET의 소스, 드레인을 접속하기 위해, 이러한 접속부(BLCT)를 활성화 영역(ACT)으로 떨어뜨릴 필요가 있으므로 PL의 저항값이 높게 되버린다.
이 실시예에서는 도 2(B)에 나타내는 바와 같이, 플레이트전극(PL)이 PL(D)과 PL(U)와 같은 적층구조로 되고, 이러한 플레이트전극(PL)의 시트저항값을 내릴 수 있어 유리하다. 일예로서, 기억캐패시터의 용량절연막(CP)에 BST나 Ta2O5와 같은 고유전체막을 이용한 경우, 하부전극(축적노드)(SN) 및 상부전극 하층(PL)(D)에는 Ru을 이용하면, 기억캐패시터(CS)의 용량을 높이는 것이 가능하다. Ru는 종래 사용되고 있던 폴리 실리콘에 비하면 시트저항값이 낮으므로, 플레이트전극(PL)의 저항값을 낮추는 것이 가능하다.
게다가, 이 구조에 플레이트전극(PL)(U)으로서 W을 적층하면, 플레이트전극(PL)의 저항값을 더 내릴 수 있다. 이와 같이 하여, 플레이트전극(PL)자체의 저항값을 내리면, 플레이트전극(PL)에 존재하는 노이즈가 해소되는 속도가 고속화되어, 플레이트전극(PL) 노이즈가 저감된다. 또, 플레이트전극(PL)(D)으로서는 TiN을 이용하여도 좋다. 이 경우도 상기와 동일한 효과가 얻어진다.
상기한 바와 같은 메모리셀의 구조에서는 도 2(A)의 레이아웃으로부터 명백한 바와 같이 비트선(BL)에 인접하여 축적노드(SN)와 MOSFET의 소스, 드레인 확산층을 접속하는 접속부(SNCT)가 설치된다. 결국, 단면의 종방향에 있어서 메모리셀의 축적노드와 비트선(BL)과의 사이에서 기생용량이 존재하는 것으로 된다. 이 기생용량은 상기 도 16의 기생용량(CBLSN)을 구성하므로, 본 발명과 같은 플레이트전극(PL)을 그 자신을 이용한 배선에 의해 서로 접속하는 것이 유익한 것으로 된다.
도 3에는 본 발명에 관한 다이나믹형 RAM의 센스앰프부의 일실시예의 회로도가 나타나 있다. 센스앰프(SA)는 게이트와 드레인이 교차접속되어 래치형태로 된 N채널형의 증폭 MOSFET(Q5, Q6)및 P채널형의 증폭 MOSFET(Q7, Q8)로 이루어지는 CMOS래치회로로 구성된다. N채널형 MOSFET(Q5와 Q6)의 소스는 공통소스선(CSN)에 접속된다. P채널형 MOSFET(Q7과 Q8)의 소스는 공통소스선(CSP)에 접속된다.
상기 공통소스선(CSN과 CSP)에는 각각 파워스위치 MOSFET(Q3와 Q4)가 접속된다. 특히 제한되지 않지만, N채널형의 증폭 MOSFET(Q5와 Q6)의 소스가 접속된 공통소스선(CSN)에는 이러한 센스앰프영역에 분산하여 배치된 N채널형의 파워스위치 MOSFET(Q3)에 의해 접지전위공급선(VSSA)이 주어진다. 상기 P채널형의 증폭 MOSFET(Q7과 Q8)의 소스가 접속된 공통소스선(CSP)에는 N채널형의 파워 MOSFET(Q4)가 설치되어 동작전압(VDD)이 주어진다.
상기 N채널형의 파워 MOSFET(Q3와 Q4)의 게이트에는 센스앰프 활성화신호(SAN)가 공급된다. 특히 제한되지 않지만, SAN의 하이레벨은 승압전압(VPP)레벨의 신호로 된다. 결국, 승압전압(VPP)은 상기 전원전압(VDD)에 대하여 MOSFET(Q4)의 문턱치 전압 이상으로 승압된 것이고, 상기 N채널형 MOSFET(Q4)을 충분히 온상태로 하여, 그 공통소스선(CSP)의 전위를 상기 전원전압(VDD)으로 할 수 있다.
상기 센스앰프(SA)의 입출력노드에는 상보비트선(BL0T와 BL0B)을 단락시키는 이퀄라이즈 MOSFET(Q11)과, 상보비트선(BLOT와 BLOB)에 하프프리차지전압(VBLR)을 공급하는 스위치 MOSFET(Q9와 Q10)으로 이루어지는 프리차지(이퀄라이즈)회로가 설치된다. 이들의 MOSFET(Q9 ∼ Q11)의 게이트는 공통으로 프리차지(비트선 이퀄라이즈)신호(BLEQ)가 공급된다. 이 프리차지신호(BLEQ)를 형성하는 드라이버회로는 도시하지 않지만, 상기 도 14에 나타낸 크로스에어리어(18)에 인버터회로를 설치하여 그 상승이나 하강을 고속으로 한다. 즉, 메모리억세스의 개시시에 워드선 선택타이밍에 선행하여 각 크로스에어리어(18)에 분산하여 설치된 인버터회로를 통하여 상기 프리차지회로를 구성하는 MOSFET(Q9 ∼ Q11)을 고속으로 전환하도록 하는 것이다.
센스앰프(SA)의 한쌍의 입출력노드는 상보비트선(BL0T, BLOB)에 접속되는 것 이외에, MOSFET(Q1과 Q2)로 이루어지는 컬럼(Y)스위치회로를 통하여 센스앰프열을 따라 연장되는 로컬(서브)입출력선(SIO, SIO0T와 SIO0BB)에 접속된다. 상기 MOSFET(Q1와 Q2)의 게이트는 컬럼 선택선(YS)에 접속되고, 이러한 컬럼 선택선(YS)이 선택레벨(하이레벨)로 되면 온상태로 되고, 상기 센스앰프(SA)의 입출력 노드와 로컬 입출력선(SIO0T와 SIO0B)을 접속시킨다. 인접하는 비트선도 상기 동일한 컬럼 선택선(YS)에 의해 스위치제어되는 상기 동일한 스위치회로를 통하여 로컬입출력선(SIO1T와 SIO1B)에 접속된다.
이것에 의해, 센스앰프(SA)의 입출력노드는 그것을 사이에 두고 설치되는 2개의 서브어레이(예컨대 MAT0와 MAT1) 중, 선택된 서브어레이의 워드선과의 교점에 접속된 메모리셀의 기억전하에 대응하여 변화하는 비트선의 하프프리차지전압에 대한 미소한 전압변화를 비선택으로 된 서브어레이 측의 비트선의 하프프리차지전압을 참조전압으로서 증폭하고, 상기 컬럼선택선(YS)에 의해 선택된 것이, 상기 컬럼스위치회로(Q1과 Q2)등을 통하여 로컬입출력선(SIO0T, SIO0B 및 SIO1T, SIO1B)에 전달된다.
상기 도 14와 같이, 메인워드선의 연장방향으로 나란한 센스앰프열상을 상기 로컬입출력선(SIO0T와 SIO0B 및 SIO1T와 SIO1B)이 연장되고, 서브증폭회로를 통하여 증폭시킨 신호가 그것과 동일 방향으로 연장되는 메인입출력선을 통하여, 메인워드드라이버(MWD)부에 설치된 메인앰프에 전해져, 예컨대 상기 메모리칩 상에서 4분할되어 이루어지는 하나의 메모리어레이에 있어서, 상기 서브어레이의 분할수에 대응하여 16비트단위로 패러렐로 출력된다. 상기 4로 분할되어 이루어지는 메모리어레이는 후술하는 바와 같이 각각이 메모리뱅크를 구성하게 된다.
도 4와 도 5에는 상기 도 3에 나타낸 센스앰프(SA)의 일실시예의 레이아웃도가 나타나 있다. 도 4에 있어서는 제1과 제2층째의 금속층(M1과 M2)을 접속하는 컨택트부(TC1) 및 상기 금속층(M1)보다 하층의 레이아웃을 나타내고, 도 5에 있어서는 상기 컨택트부(TC1)보다 상층의 레이아웃을 나타내고 있다. 상기 도 3 내지 도 5에 있어서 CCP는 크로스커플의 P채널형 MOSFET(Q7과 Q8)이고, CSD는 커먼소스드라이버(Q3와 Q4)이며, CCN은 크로스커플의 N채널형 MOSFET(Q5와 Q6)이고, PC는 프리차지회로(Q9 ∼ Q11)이며, YG는 Y게이트회로(Q1과 Q2)이고, 도 3 내지 도 5의 각각 대응하고 있다.
도 5의 a, b로 나타내는 단면구조가 도 6에 나타나 있다. ACT는 MOSFET의 활성영역, 즉 소스, 드레인이나 채널부분이 형성되는 소자형성영역이고, FG(1층째 폴리실리콘)는 MOSFET의 게이트전극과 서브워드선, M1, M2, M3는 각각 제1, 제2, 제3층째의 금속배선층, CONT는 상기 M1과 FG 또는 상기 M1과 ACT를 접속하는 컨택트부이고, TC1은 상기 M2와 M1을 접속하는 컨택트부이며, TC2는 상기 M3와 M2를 접속하는 컨택트부이다.
도 5에 나타내는 바와 같이 플레이트전극(PL)은 플레이트전극(PL)보다 상층인 제2층째의 금속배선층(M2)으로부터 이러한 플레이트전극(PL)보다 하층으로의 컨택트(TC1)가 통과하는 영역을 피하여 배선되고, 서브어레이(MAT0와 MAT1)의 플레이트전극(PL0, PL1)사이를 이러한 플레이트전극(PL0 및 PL1)과 동일한 도체층으로 이루어지는 배선으로 서로 접속되어 있다. 이와 같은 PL배선은 비트선(BL) 4개분의 피치에 대하여 1개 정도의 비율로, 상기 SAA중에 다수 설치할 수 있다. 덧붙여서 말하면, 하나의 서브어레이가 1024개의 비트선으로 이루어지는 경우, 상기 PL배선의 수는 256개 정도의 다수가 병렬로 되기 때문에, 센스앰프열(SAA)을 사이에 두고 설치되는 2개의 플레이트전극을 접속하는 배선의 저항값을 저감할 수 있으므로, 양 플레이트전극(PL0이나 PL1)에 발생하는 상보노이즈를 상쇄시켜 대폭 감소시키는 것이 가능하게 된다.
이 실시예에서는, 상기 도 2(B)에 나타낸 바와 같이, 축적노드(SN)가 심공(STC)구조로 되어 있다. 즉, 축적노드(SN)를 층간절연막의 구멍의 내벽에 형성하고, 실린더형상으로 하고 있다. 이와 같이 하면, 플레이트전극(PL)은 축적노드(SN)의 내측에서는 실린더형상의 축적노드(SN) 중으로 떨어져 들어가지만, 축적노드(SN)의 외측에서는 플레이트전극(PL)은 축적노드(SN)의 상부와 동일한 높이로 된다. 따라서, 플레이트전극(PL)의 상부는 평탄화되므로, 플레이트전극(PL)의 가공이 용이하게 된다. 따라서, 상기한 바와 같이 센스앰프열(SAA)중에서 컨택트부(TC1)를 피하도록 플레이트전극(PL)을 가공(패터닝)하는 것이 용이하게 된다고 하는 이점이 있다. 결국, 양 플레이트전극(PL0와 PL1)사이를 접속하는 배선부의 폭을 크게 형성하여, 상기 그 저항값을 낮게 할 수 있다.
도 7에는 서브워드드라이버(SWD)의 일실시예의 단면도가 나타나 있다. 상기 플레이트전극(PL)으로의 급전은, 서브워드드라이버열(SWDA)과 서브어레이(MAT0)와의 경계에서 행하도록 된다. 비트선(BL)방향으로 배선된 플레이트전원선(VPLT)은 제3층째의 금속배선층(M3)으로 배선되므로, 컨택트부(TC2)를 통해 제2층째의 금속배선층(M2)으로 떨어지고, 또한 컨택트부(PLCT)를 통하여 플레이트전극(PL)에 접속 된다. 또한 서브워드드라이버(SWD)에 대해서는 뒤에 도 13을 이용하여 설명한다.
도 8에는 플레이트전극에 대한 전압공급방법의 다른 일실시예의 레이아웃도가 나타나 있다. 이 실시예에서는 상기한 바와 같이 센스앰프열(SAA)을 사이에 두고 형성되는 한쌍의 플레이트전극(PL0와 PL1)을 그것과 동일한 전극재료로 배선을 형성하여 서로 접속하는 것에 더하여, 플레이트전극에 대한 전원공급방법을 강화하는 것이다. 이와 같은 전원공급방법은, 본원 출원인에 있어서 먼저 개발된 메시배선기술이 이용된다. 이 메시배선기술은 일본 특개평9-135006호 공보에 상세하게 설명되어 있으므로 참조한다.
도 8에 있어서, 열선택선(YS)과 동층의 배선층(M3)을 이용하여 서브워드드라이버열(SWDA) 상 및 서브어레이(MAT)상에 배선되고, 상기 열선택선(YS)과는 직교하는 도면의 횡방향에는 메인워드선(MWL)과 동층의 배선층(M2)을 이용하여, 그것과는 평행하도록 서브어레이 상을 연장시킨다. 서브어레이(MAT) 상에 있어서 이들의 종횡의 배선은 컨택부(TC2)에 의해 접속하여, 전원공급선(VPLT)의 저항값을 내리는 것이 가능하다. 또한, 이와 같은 전원공급의 배선방식을 취함으로써, 상기와 같은 플레이트전극 재료를 이용한 상호 접속부(PLSA)에 더하여 플레이트전극(PL0와 PL1)의 사이의 저항값을 한층더 작게 할 수 있으므로, 플레이트전극(PL) 노이즈를 저감가능하다.
도 9(A), 도 9(B)에는 본 발명에 관한 다이나믹형 RAM의 워드선 선택회로의 전원배선의 일실시예의 설명도가 나타나 있다. 도 9(A)에는 상기 도 14와 같은 계층워드선 방식의 다이나믹형 RAM에 설치되는 2개의 서브어레이(MAT0, MAT1)에 대응 한 회로가 나타나 있고, 도 9(B)는 그것에 대응한 레이아웃이 나타나 있다. 여기서는 서브워드선(WL)을 비선택 레벨로 하는 전원(VSSWL)만을 나타내고 있지만, 선택레벨로 하는 승압전압(VPP)을 공급하는 전원선도 동일하게 배선하면, 동일한 전원배선저항을 작게 할 수 있다고 하는 효과를 얻을 수 있다.
도면의 횡방향에는 열선택선(YS)과 동층의 배선층(M3)을 이용하여 서브워드드라이버열(SWDA) 상 및 서브어레이(MAT) 상에 배선되고, 도면의 종방향에는 메인워드선(MWL)과 동층의 배선층(M2)을 이용하여 서브어레이 상을 배선된다. 서브어레이 상에 있어서 이들의 종횡의 배선은 컨택트부(TC2)에 의해 접속하여, 전원공급선(VSSWL)의 저항값을 내리는 것이 가능하다. 또한, 이와 같은 배선방식을 취함으로써, 서브어레이(MAT0)의 서브워드드라이버(SWD)전원과 MAT1의 서브워드드라이버(SWD)전원 사이의 저항값을 내리는 것이 가능하다. 따라서, 비트선(BL)을 센스할 때에 서브워드선(WL)에 생기는 노이즈를 저감할 수 있어, 상기 도 1 등에 나타낸 실시예와 마찬가지로, 1교점 DRAM어레이의 동작마진을 크게 넓히는 것이 가능하게 된다.
도 10은 본 발명에 관한 다이나믹형 메모리셀의 일실시예의 단면도가 나타나 있다. 이 실시예에서는 서브워드선을 적층구조로 하여 서브워드선의 저항값을 내리고 있다. 일예로서는 하층의 서브워드선(WL)(D)은 폴리실리콘으로 구성하고, 상층의 서브워드선(WL)(U)에는 저저항의 텅스텐을 이용할 수 있다. 이와 같이 서브워드선의 저항값을 내리면, 서브워드선(WL)에 생기는 노이즈가 고속으로 해소되므로, 서브워드선(WL)노이즈가 저감된다. 또는, 워드선은 메인워드선과 서브워드선으로 이루어지는 계층구조 외에, 상기와 같은 적층구조의 워드선으로 구성하고, 그것에 상기 4개의 서브어레이 분의 메모리셀을 접속하는 것이라도 좋다. 이 경우도, 워드선의 저항값을 내리고, 그것에 존재하는 노이즈를 저감시킨다고 하는 동일한 효과가 얻어진다.
도 11에는, 본 발명에 관한 다이나믹형 RAM의 기판전원의 배선방법의 일실시예의 레이아웃도가 나타나 있다. 메모리셀이 형성되는 기판(PWEL)으로의 기판전압(VBB)의 급전은 센스앰프열(SAA)과 서브어레이(MAT)와의 경계에서 행해진다. 도 12에는 서브어레이(MAT0와 MAT1)의 경계영역의 단면도가 나타나 있고, 워드선(WL)의 연장방향으로 배선된 PWEL전원선(VBB)은, 제2층째의 금속배선층(M2)으로 배선되므로, 컨택트부(TC1)를 통해 일단 제1층째 금속배선층(M1)에 떨어지고, 또한 컨택트부(CONT)를 통해 P형 웰(PWEL)에 접속된다.
센스앰프열(SAA)중에는 P채널형 MOSFET(Q7, Q8)등을 형성하기 위한 N형웰(NWEL)이 존재하므로, 3중웰 구성을 이용하여 깊은 MNWL(DWEL)을 센스앰프(SA)와 서브어레이(MAT)의 아래에 배치한 경우, 메모리셀의 기판으로 되는 P형 웰영역(PWEL)은 센스앰프열(SAA)의 양측에서 분리되어 버린다. 따라서, 하나의 센스앰프열(SAA)중에서는 상기 N형웰영역(NWEL)의 양측에서 P형 웰 영역(PWEL)과의 컨택트를 행하면, 기판노이즈를 저감하는 것이 가능하게 된다.
기판바이어스 전압(VBB)은 도 11의 종방향으로는 열선택선(YS)과 동층의 배선층(M3)을 이용하여 서브워드드라이버열(SWDA) 상 및 서브어레이(MAT) 상에 배선되고, 종방향으로는 메인워드선(MWL)과 동층의 배선층(M2)을 이용하여 센스앰프열(SAA) 상 및 서브어레이 상에 배선된다. 서브어레이 상에 있어서, 이들 종횡의 배선은 컨택트부(TC2)를 통하여 접속되고, 기판 바이어스전압(VBB)을 공급하는 전원선의 저항값을 내리는 것이 가능하다. 또한, 이와 같은 배선방식을 채용하므로서, 서브어레이(MAT0와 MAT1)에 대응한 P형 웰영역(PWEL0와 PWEL1) 사이의 저항을 내리는 것이 가능하다. 이 실시예에 의해 비트선(BL)을 센스앰프(SA)의 증폭동작에 의해 증폭할 때 기판에 생기는 노이즈를 고속으로 해소하여 저감하고, 상기 도 1의 실시예와 동일하게 1교점 DRAM어레이의 동작마진을 크게 넓히는 것이 가능하게 된다.
도 12에는 본 발명에 관한 다이나믹형 RAM의 메모리셀과 센스앰프부의 다른 일실시예의 단면도가 나타나 있다. 메모리셀의 단면도에 있어서, 메모리셀의 기판(PWEL)을 적층구조로 하여 PWEL의 저항을 내리고 있다. 일예로서는 상층의 메모리셀 MOSFET의 동작을 결정하는 영역(PWELU)은 저농도로 도핑을 행한 Si으로 하고, 하층의 PWELD는 저저항화하기 위해 고농도의 도핑을 행한 Si으로 한다. 이와 같이 기판의 저항을 내리면, 기판에 생기는 노이즈가 고속으로 해소되기 때문에 기판 노이즈가 저감된다.
도 13에는 본 발명에 관한 다이나믹형 RAM의 서브워드드라이버의 일실시예의 회로도가 나타나 있다. 이 실시예에서는 8개의 서브워드선(WL0 ∼ WL7)에 대하여 1개의 메인워드선(MWL)이 설치되는 것이며, 상기 8개 중의 1개의 서브워드선을 선택하기 위해 서브워드선택선(FX0 ∼ FX7)과 (FX0B ∼ FX7B)가 필요하게 되는 것이다. 이 실시예에서는 하나의 서브어레이에 설치된 비트선을 그 양측에 설치된 서브워드 드라이버열(SWDA)에 의해 반분씩을 선택한다. 이 때문에, 동 도면에 나타낸 하나의 서브워드드라이버열 상에는 상기 8개의 서브워드선 중의 반분인 4개분의 서브워드선을 선택하기 위한 서브워드선택선(FX1, 2, 5, 6과 FX1B, 2B, 5B, 6B)의 8개가 연장된다.
도시하지 않은 상기 서브어레이를 사이에 두고 반대측에 설치된 서브워드드라이버열 상에는 상기 8 개의 서브워드선 중의 나머지 반분인 4개분의 서브워드선을 선택하기 위한 서브워드선택선(FX0, 3, 4, 7과 FX0B, 3B, 4B, 7B)의 8개가 연장된다. 2개씩이 1조로 된 서브워드선(WL1과 WL2 및 WL2와 WL4, WL5와 WL6)에 대응한 서브워드드라이버가 서로 교대로 설치된다. 또한, 서브워드선(WL0)은 인접하는 그룹(메인워드선이 다른)서브워드선(WL7)이 1조로 되어 2개의 서브워드드라이버가 설치된다.
하나의 서브워드드라이버(SWD1)는 N채널형 MOSFET(Q12)과 P채널형 MOSFET(Q13)으로 이루어지는 CMOS인버터회로와, 상기 N채널형 MOSFET(Q12)에 병렬로 설치된 N채널형 MOSFET(Q14)으로 구성된다. 상기 N채널형 MOSFET(Q12와 Q14)의 소스는 서브워드선의 비선택 레벨(VSS)(0V)에 대응한 전원공급선(VSSWL)에 접속된다. P채널형 MOSFET(Q13)이 형성되는 N웰 영역에 승압전압을 공급하는 전원공급선(VPP)이 설치된다. 이들의 전원공급선은 상기 실시예와 같은 메시구조의 배선이 이용된다.
상기 서브워드드라이버(SWD1)의 CMOS 인버터회로를 구성하는 MOSFET(Q12와 Q13)의 게이트에는, 나머지 3개의 서브워드드라이버의 동일한 MOSFET의 게이트와 공통으로 메인워드선(MWL)에 접속된다. 그리고, 상기 4개의 CMOS 인버터회로를 구성하는 P채널형 MOSFET(Q13)의 소스는 그것에 대응하는 서브워드선택선(FX1)에 접속되고, 상기 서브워드드라이버(SWD1)에 설치된 MOSFET(Q14)의 게이트에는 서브워드 선택선(FX1B)이 공급된다. 나머지 3개의 서브워드드라이버(SWD2, SWD5 및 SWD6)에는 상기 서브워드선택선(FX2와 FX2B, FX5와 FX5B, FX6과 FX6B)에 각각 접속된다.
서브워드선(WL1)이 선택될 때에는 메인워드선(MWL)이 로우레벨로 된다. 그리고, 상기 서브워드선(WL1)에 대응한 서브워드선택선(FX1)이 승압전압(VPP)과 같은 하이레벨로 된다. 이것에 의해 서브워드드라이버(SWD1)의 P채널형 MOSFET(Q13)이 온상태로 되어, 서브워드선택선(FX1)의 선택레벨(VPP)을 서브워드선(WL1)에 전달한다. 이 때, 서브워드드라이버(SWD1)에 있어서, 서브워드선택선(FX1B)의 로우레벨에 의해 MOSFET(Q14)은 오프상태로 되어 있다.
상기 메인워드선(MWL)이 로우레벨의 선택상태로 된 다른 서브워드 드라이버(SDW2, SWD5와 SWD6)에 있어서는 P채널형 MOSFET이 온상태로 되지만, 서브워드선 선택선(FX2B, FX5B와 FX6B)의 하이레벨에 의해, N채널형 MOSFET이 온상태로 되어, 서브워드선(WL2, WL5와 WL6)을 비선택레벨(VSS)로 한다. 메인워드선(MWL)이 하이레벨로 되는 비선택의 서브워드드라이버에서는 이러한 메인워드선(MWL)의 하이레벨에 의해, 상기 CMOS 인버터회로의 N채널형 MOSFET이 온상태로 되어, 각 서브워드선을 비선택 레벨(VSS)로 하는 것이다.
이와 같이 3개의 MOSFET에 의해, 2개의 서브어레이에 대응한 한쌍의 서브워드선을 선택하므로, 상기 1교점 방식의 메모리어레이(서브어레이)에 설치되는 고밀 도로 배치되는 서브워드선(WL)의 피치에 맞추어 서브워드드라이버를 형성할 수 있어, 2교점 방식과 동일한 디자인룰을 이용하여 이상적으로는 셀사이즈를 75% 저감할 수 있는 1교점 방식에 적합한 서브워드드라이버의 배치가 가능하게 된다.
상기한 바와 같이 2개의 서브워드선(WL) 마다, 서브어레이(MAT)의 양측에 2개씩의 조합으로 서브워드드라이버를 분산배치한 경우, 2개의 서브워드드라이버를 구성하는 P채널형 MOSFET을 동일한 N형 웰영역에 형성할 수 있어, N채널형 MOSFET을 동일한 P형 웰영역에 형성할 수 있는 것으로 되어, 결과로서 서브워드드라이버의 고집적화를 가능하게 하는 것이다. 이러한 것은 상기한 바와 같은 센스앰프에 있어서도 동일하게 2개의 비트선(BL)마다 서브어레이(MAT)의 양측에 2개씩의 조합으로 분산배치하는 것이다.
도 15에는 본 발명에 관한 다이나믹형 RAM의 일실시예의 블럭도가 나타나 있다. 이 실시예에서의 다이나믹형 RAM은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory ; 이하, 단지 DDR SDRAM이라고 한다)을 지향하고 있다. 이 실시예의 DDR SDRAM은 특히 제한되지 않지만, 4개의 메모리뱅크에 대응하여 4개의 메모리어레이(200A ∼ 200D)가 설치된다. 4개의 메모리뱅크(0 ∼ 3)에 각각 대응된 메모리어레이(200A ∼ 200D)는 매트릭스 배치된 다이나믹형 메모리셀을 구비하고, 도면에 따르면 동일열에 배치된 메모리셀의 선택단자는 열마다의 워드선(미도시됨)에 결합되고, 동일행에 배치된 메모리셀의 데이터입출력단자는 행마다 상보데이터선(미도시됨)에 결합된다.
상기 메모리어레이(200A)의 도시하지 않은 워드선은 행(로우)디코더(Row DEC)(201A)에 의한 로우어드레스신호의 디코드결과에 따라서 한개가 선택레벨로 구동된다. 메모리어레이(200A)의 도시하지 않은 상보데이터선은 센스앰프(Sense AMP)(202A) 및 컬럼 선택회로(Column DEC)(203A)의 I/O선에 결합된다. 센스앰프(202A)는 메모리셀로부터의 데이터 판독에 의해 각각의 상보데이터선에 나타나는 미소전위차를 검출하여 증폭하는 증폭회로이다. 그것에서의 컬럼선택회로(203A)는 상기 상보데이터선을 각각 따로 선택하여 상보 I/O선에 도통시키기 위한 스위치회로를 포함한다. 컬럼스위치회로는 컬럼디코더(203A)에 의한 컬럼 어드레스신호의 디코드결과에 따라서 선택동작된다.
메모리어레이(200B 내지 200D)도 마찬가지로, 로우디코더(201B ∼ D), 센스앰프(203B ∼ D) 및 컬럼선택회로(203B ∼D)가 설치된다. 상기 상보 I/O선은 각 메모리뱅크에 대하여 공통화되어, 라이트버퍼를 가지는 데이터입력회로(Din Buffer)(210)의 출력단자 및 메인앰프를 포함하는 데이터출력회로(Dout Buffer)(211)의 입력단자에 접속된다. 단자(DQ)는 특히 제한되지 않지만, 16비트로 이루어지는 데이터(D0 ∼ D15)를 입력 또는 출력하는 데이터 입출력단자로 된다. DQS버퍼(DQS Buffer)(215)는 판독동작시에 상기 단자(DQ)로부터 출력하는 데이터의 데이터스트로브신호를 형성한다.
어드레스 입력단자로부터 공급되는 어드레스 신호(A0 ∼A14)는, 어드레스 버퍼(Address Buffer)(204)에서 일단 유지되고, 시계열적으로 입력되는 상기 어드레스 신호 중, 로우계 어드레스신호는 로우어드레스버퍼(Row Address Buffer)(205)에 유지되고, 컬럼계 어드레스 신호는 컬럼어드레스버퍼(Column Address Buffer)(206) 에 유지된다. 리프레시 카운터(Refresh Counter)(208)는 오토매틱 리프레시(Automatic Refresh) 및 셀프리프레시(Self Refresh)시의 행어드레스를 발생한다.
예컨대, 256M비트와 같은 기억용량을 가지는 경우, 컬럼 어드레스신호로서는 2비트단위에서의 메모리억세스를 행하도록 하는 경우에는 어드레스신호(A14)를 입력하는 어드레스단자가 설치된다. X4비트 구성에서는 어드레스신호(A11)까지 유효로 되며, X8비트 구성에서는 어드레스신호(A10)까지가 유효로 되고, X16비트구성에서는 어드레스 신호(A9)까지가 유효로 된다. 64M비트와 같은 기억용량의 경우에는, X4비트 구성에서는 어드레스신호(A10)까지 유효로 되고, X8비트구성에서는 어드레스신호(A9)까지가 유효로 되며, 그리고 도면에서와 같이 X16비트 구성에서는 어드레스신호(A8)까지가 유효로 된다.
상기 컬럼 어드레스 버퍼(206)의 출력은, 컬럼 어드레스 카운터(Column Address Counter)(207)의 프리세트데이터로서 공급되고, 열(컬럼)어드레스 카운터(207)는 후술하는 커맨드 등으로 지정되는 버스트모드에 있어서 상기 프리세트데이터로서의 컬럼어드레스신호, 또는 그 컬럼어드레스신호를 순차 인크리멘트한 값을 컬럼디코더(203A ∼ 203D)를 향하여 출력한다.
모드레지스터(Mode Register)(213)는 각종 동작모드정보를 유지한다. 상기 로우디코더(Row Decoder)(201A 내지 D)는 뱅크셀렉트(Bank Select)회로(212)에서 지정된 뱅크에 대응한 것만이 동작하고, 워드선의 선택동작을 행하게 한다. 컨트롤회로(Control Logic)(209)는 특히 제한되지 않지만, 클럭신호(CLK, /CLK)(기호 /는 이것이 붙여진 신호가 로우이네이블의 신호인 것을 의미한다), 클럭이네이블신호(CKE), 칩셀렉트신호(/CS), 컬럼어드레스 스트로브신호(/CAS), 로우어드레스 스트로브신호(/RAS), 및 라이트이네이블신호(/WE) 등의 외부제어신호와, /DM 및 DQS와 모드레지스터(213)를 통한 어드레스신호가 공급되고, 그들의 신호의 레벨의 변화나 타이밍 등에 기초하여 DDR SDRAM의 동작모드 및 상기 회로블럭의 동작을 제어하기 위한 내부 타이밍신호를 형성하는 것으로, 각각에 신호에 대등한 입력버퍼를 구비한다.
클럭신호(CLK와 /CLK)는 클럭버퍼를 통하여 DLL 회로(214)에 입력되어, 내부클럭이 발생된다. 상기 내부클럭은 특히 제한되지 않지만, 데이터출력회로(211)와 DQS버퍼(215)의 입력신호로서 이용된다. 또한, 상기 클럭버퍼를 통한 클럭신호는 데이터입력회로(210)나 열어드레스 카운터(207)에 공급되는 클럭단자에 공급된다.
다른 외부 입력신호는 당해 내부 클럭신호의 상승에지에 동기하여 의미있게 된다. 칩셀렉트신호(/CS)는 그 로우레벨에 의해 커맨드 입력사이클의 개시를 지시한다. 칩셀렉트신호(/CS)가 하이레벨인 때(칩비선택상태)나 그 외의 입력은 의미를 가지지 않는다. 다만, 후술하는 메모리뱅크의 선택상태나 버스트동작 등의 내부동작은 칩비선택상태로의 변화에 의해 영향을 받지 않는다. /RAS, /CAS, /WE의 각 신호는 통상의 DRAM에서의 대응신호와는 기능이 상위하고, 후술하는 커맨드사이클을 정의할 때 의미있는 신호로 된다.
클럭이네이블신호(CKE)는 다음의 클럭신호의 유효성을 지시하는 신호이고, 당해 신호(CKE)가 하이레벨이라면 다음의 클럭신호(CLK)의 상승에지가 유효로 되 며, 로우레벨인 때에 무효로 된다. 또한, 리드모드에 있어서, 데이터출력회로(211)에 대한 아웃풋이네이블의 제어를 행하는 외부제어신호(/OE)를 설치한 경우에는 이러한 신호(/OE)도 컨트롤회로(209)에 공급되어, 그 신호가 예컨대 하이레벨인 때에는 데이터출력회로(211)는 고출력 임피던스상태로 된다.
상기 로우어드레스신호는 클럭신호(CLK)(내부클럭신호)의 상승에지에 동기하는 후술하는 로우어드레스스트로브·뱅크액티브커맨드 사이클에서의 A0 ∼ A11의 레벨에 의해 정의된다.
어드레스 신호(A12와 A13)는 상기 로우어드레스스트로브·뱅크액티브커맨드 사이클에 있어서 뱅크선택신호로 간주된다. 즉, A12와 A13의 조합에 의해, 4개의 메모리뱅크(0 ∼ 3) 중 하나가 선택된다. 메모리뱅크의 선택제어는 특히 제한되지 않지만, 선택메모리뱅크 측의 로우디코더만의 활성화, 비선택 메모리뱅크측의 컬럼스위치회로의 전(全)비선택, 선택메모리뱅크측만의 데이터입력회로(210) 및 데이터출력회로로의 접속 등의 처리에 의해 행할 수있다.
상기 컬럼어드레스신호는, 상기한 바와 같이 256M비트로 X16비트 구성의 경우에는, 클럭신호(CLK)(내부 클럭)의 상승에지에 동기하는 리드 또는 라이트커맨드(후술하는 컬럼어드레스·리드커맨드, 컬럼어드레스·라이트커맨드)사이클에서의 A0 ∼ A9의 레벨에 의해 정의된다. 그리고, 이와 같이 하여 정의된 컬럼어드레스는 버스트억세스의 스타트어드레스로 된다.
다음으로, 커맨드에 의해 지시되는 SDRAM의 주된 동작모드를 설명한다.
(1)모드레지스터 세트커맨드(Mo)
상기 모드레지스터(30)를 세트하기 위한 커맨드이고, /CS, /RAS, /CAS, /WE = 로우레벨에 의해 당해 커맨드 지정되고, 세트해야할 데이터(레지스터 세트데이터)는 A0 ∼ A11를 통하여 주어진다. 레지스터 세트데이터는 특히 제한되지 않지만, 버스트렝스, CAS레이턴시, 라이트모드 등으로 된다. 특히 제한되지 않지만, 설정가능한 버스트렝스는 2, 4, 8로 되고, 설정가능한 CAS레이턴시는 2, 2.5로 되어, 설정가능한 라이트모드는 버스트라이트와 싱글라이트로 된다.
상기 CAS레이턴시는 후술하는 컬럼어드레스·리드커맨드에 의해 지시되는 리드동작에 있어서 /CAS의 하강으로부터 출력버퍼(211)의 출력동작까지 내부클럭신호의 어느 사이클분을 소비할지를 지시하는 것이다. 판독데이터가 확정할 때까지는 데이터판독을 위한 내부동작시간이 필요로 되어, 그것을 내부클럭신호의 사용주파수에 따라서 설정하기 위한 것이다. 환언하면, 주파수가 높은 내부클럭신호를 이용하는 경우에는 CAS레이턴시를 상대적으로 큰 값으로 설정하고, 주파수가 낮은 내부클럭신호를 이용하는 경우에는 CAS레이턴시를 상대적으로 작은 값으로 설정한다.
(2)로우어드레스 스트로브·뱅크액티브커맨드(Ac)
이것은 로우어드레스 스트로브의 지시와 A12와 A13에 의한 메모리뱅크의 선택을 유효하게 하는 커맨드이고, /CS, /RAS = 로우레벨, /CAS, /WE = 하이레벨에 의해 지시되며, 이때 A0 ∼ A9에 공급되는 어드레스가 로우어드레스신호로서, A12와 A13에 공급되는 신호가 메모리뱅크의 선택신호로서 입력된다. 입력동작은 상술하는 바와 같이 내부클럭신호의 상승에지에 동기하여 행해진다. 예컨대, 당해 커맨드가 지정되면, 그것에 의해 지정되는 메모리뱅크에서의 워드선이 선택되고, 당해 워드선에 접속된 메모리셀이 각각 대응하는 상보데이터선에 도통된다.
(3) 컬럼어드레스·리드커맨드(Re)
이 커맨드는 버스트리드동작을 개시하기 위해 필요한 커맨드임과 동시에, 컬럼어드레스 스트로브의 지시를 주는 커맨드이며, /CS, /CAS = 로우레벨, /RAS, /WE = 하이레벨에 의해 지시되고, 이 때 A0 ∼ A9(X16비트 구성의 경우)에 공급되는 컬럼 어드레스가 컬럼 어드레스 신호로서 입력된다. 이것에 의해 입력된 컬럼어드레스 신호는 버스트스타트 어드레스로서 컬럼어드레스카운터(207)에 공급된다.
이것에 의해 지시된 버스트리드동작에 있어서는 그 전에 로우어드레스 스트로브·뱅크액티브커맨드 사이클에서 메모리뱅크와 그것에서의 워드선의 선택이 행해지고 있고, 당해 선택워드선의 메모리셀은 내부클럭신호에 동기하여 컬럼어드레스 카운터(207)로부터 출력되는 어드레스신호에 따라서 순차 선택되어 연속적으로 판독된다. 연속적으로 판독되는 데이터수는 상기 버스트렝스에 의해 지정된 개수로 된다. 또한, 출력버퍼(211)로부터의 데이터판독개시는 상기 CAS레이턴시로 규정되는 내부클럭신호의 사이클수를 기다려 행해진다.
(4)컬럼어드레스·라이트커맨드(Wr)
당해 커맨드는 /CS, /CAS, /WE = 로우레벨, /RAS = 하이레벨에 의해 지시되고, 이때 A0 ∼ A9에 공급되는 어드레스가 컬럼어드레스신호로서 입력된다. 이것에 의해 입력된 컬럼어드레스신호는 버스트라이트에 있어서는 버스트스타트어드레스로서 컬럼 어드레스 카운터(207)에 공급된다. 이것에 의해 지시된 버스트라이트동작의 순서도 버스트리드 동작과 마찬가지로 행해진다. 다만, 라이트동작에는 CAS레이 턴시는 없으며, 라이트데이터의 입력은 당해 컬럼어드레스·라이트커맨드사이클의 1클럭후부터 개시된다.
(5) 프리차지커맨드(Pr)
이것은 A12와 A13에 의해 선택된 메모리뱅크에 대한 프리차지동작의 개시커맨드로 되고, /CS, /RAS, /WE = 로우레벨, /CAS = 하이레벨에 의해 지시된다.
(6)오토리프레시 커맨드
이 커맨드는 오토리프레시를 개시하기 위해 필요로 되는 커맨드이고, /CS, /RAS, /CAS = 로우레벨, /WE, CKE = 하이레벨에 의해 지시된다.
(7)노오퍼레이션 커맨드(Nop)
이것은 실질적인 동작을 행하지 않는 것을 지시하는 커맨드이고, /CS = 로우레벨, /RAS, /CAS, /WE의 하이레벨에 의해 지시된다.
DDR SDRAM에 있어서는 하나의 메모리뱅크에서 버스트동작이 행해지고 있을 때, 그 도중에서 다른 메모리뱅크를 지정하여, 로우어드레스스트로브·뱅크액티브커맨드가 공급되면, 당해 실행중인 한쪽의 메모리뱅크에서의 동작에는 어떠한 영향을 주지 않고, 당해 다른 메모리뱅크에서의 로우어드레스계의 동작이 가능하게 된다.
따라서, 예컨대 16비트로 이루어지는 데이터입출력단자에 있어서 데이터(D0 - D15)가 충돌하지 않는 한, 처리가 종료하고 있지 않은 커맨드실행 중에, 당해 실행중인 커맨드가 처리대상으로 하는 메모리뱅크와는 다른 메모리뱅크에 대한 프리차지커맨드, 로우어드레스스트로브·뱅크액티브커맨드를 발행하여, 내부동작을 미 리 개시시키는 것이 가능하다. 이 실시예의 DDR SDRAM은 상기한 바와 같이 16비트의 단위에서의 메모리억세스를 행하고, A0 ∼ A11의 어드레스에 의해 약4M의 어드레스를 가지며, 4개의 메모리뱅크로 구성되기 때문에, 전체로는 약 256M비트(4M X 4뱅크 X 16비트)와 같은 기억용량을 가지게 된다.
DDR SDRAM의 상세한 판독동작은, 다음과 같다. 칩셀렉트(/CS, /RAS, /CAS), 라이트이네이블(/WE)의 각 신호는 CLK신호에 동기하여 입력된다. /RAS = 0과 동시에 행어드레스와 뱅크선택신호가 입력되고, 각각 로우어드레스버퍼(205)와 뱅크셀렉트회로(212)에서 유지된다. 뱅크셀렉트회로(212)에서 지정된 뱅크의 로우디코더(210)가 로우어드레스신호를 디코드하여 메모리셀어레이(200)로부터 행전체의 데이터가 미소신호로서 출력된다. 출력된 미소신호는 센스앰프(202)에 의해 증폭, 유지된다. 지정된 뱅크는 액티브(Active)로 된다.
행어드레스입력으로부터 3CLK후, CAS = 0과 동시에 열어드레스와 뱅크선택신호가 입력되고, 각각이 컬럼어드레스버퍼(206)와 뱅크셀렉트회로(212)에서 유지된다. 지정된 뱅크가 액티브라면, 유지된 열어드레스가 컬럼어드레스카운터(207)로부터 출력되어, 컬럼디코더(203)가 열을 선택한다. 선택된 데이터가 센스앰프(202)로부터 출력된다. 이때 출력되는 데이터는 2조분이다(X4비트구성에서는 8비트, X16비트구성에서는 32비트).
센스앰프(202)로부터 출력된 데이터는 데이터버스(DataBus)를 통하여 데이터출력회로(211)로부터 칩밖으로 출력된다. 출력타이밍은 DLL(214)로부터 출력되는 QCLK의 상승, 하강의 양 에지에 동기한다. 이 때, 상기한 바와 같이 2조분의 데이 터는 패러렐 → 시리얼변환되어, 1조분 X 2의 데이터로 된다. 데이터출력과 동시에, DQS버퍼(215)로부터 데이터스트로브신호(DQS)가 출력된다. 모드레지스트(213)에 보존되어 있는 버스트길이가 4이상인 경우, 컬럼어드레스카운터(207)는 자동적으로 어드레스를 인크리멘트하여, 다음의 열데이터를 판독하게 된다.
상기 DLL(214)의 역할은 데이터출력회로(211)와, DQS버퍼(215)의 동작클럭을 생성한다. 상기 데이터 출력회로(211)와 DQS버퍼(215)는 DLL(214)에서 생성된 내부 클럭신호가 입력되고 나서, 실제로 데이터신호나 데이터스트로브신호가 출력될 때까지 시간이 걸린다. 그때문에, 적당한 레플리카 회로를 이용하여 내부클럭신호의 위상을 외부 CLK보다도 진행시킴으로써, 데이터신호나 데이터스트로브신호의 위상을 외부클럭(CLK)에 일치시킨다. 따라서, 상기 DQS버퍼는, 상기와 같은 데이터출력동작이외일 때에는, 출력 하이임피던스상태로 된다.
기록동작시에는 상기 DDR SDRAM의 DQS버퍼(215)가 출력하이임피던스상태이므로, 상기 단자 DQS에는 매크로프로세서 등과 같은 데이터처리장치로부터 데이터스트로브신호(DQS)가 입력되고, 단자(DQ)에는 그것에 동기한 기록데이터가 입력된다. 데이터입력회로(210)는, 상기 단자(DQ)로부터 입력된 기록데이터를 상기 단자(DQS)로부터 입력된 데이터스트로브신호에 기초하여 형성된 클럭신호에 의해, 상기와 같이 시리얼로 입력하고, 클럭신호(CLK)에 동기하여 패러렐로 변환하며, 데이터버스(DataBus)를 통하여 선택된 메모리뱅크에 전달하여, 이러한 메모리뱅크의 선택된 메모리셀에 기록된다.
상기와 같은 DDR SDRAM에 본원 발명을 적용하는 것에 의해, 메모리칩의 소형 화를 도모하면서, 고속의 기록과 판독이 가능한 반도체 메모리를 구성하는 것이 가능하게 된다.
상기의 실시예로부터 얻어지는 작용효과는, 하기와 같다.
(1)복수로 이루어지는 다이나믹형 메모리셀의 어드레스 선택단자에 각각 접속되어 이루어지는 복수의 워드선과, 복수로 이루어지는 상기 다이나믹형 메모리셀의 입출력단자에 각각 접속되고, 서로 역방향으로 배치되어 이루어지는 복수의 상보비트선쌍과, 동작타이밍신호에 대응하여 동작전압이 주어지고, 상기 상보비트선쌍의 전압차를 각각 증폭하는 복수로 이루어지는 래치회로로 이루어지는 센스앰프열을 구비한 다이나믹형 RAM에 있어서, 상기 센스앰프열을 중심으로 하여 양측에 설치된 복수로 이루어지는 상기 다이나믹형 메모리셀의 어드레스 선택 MOSFET과 정보기억 캐패시터와의 접속점인 축적노드에 대향하여 설치된 공통전극을, 그 자신을 이용한 배선수단에 의해 상기 센스앰프열에서의 회로접속을 확보하면서 서로 접속함으로써, 센스앰프열을 사이에 두고 설치되는 2개의 플레이트전극에 생기는 상보 노이즈를 상쇄시켜 대폭으로 감소시키는 것이 가능하게 된다고 하는 효과가 얻어진다.
(2)상기에 더하여, 상기 다이나믹형 메모리셀로서 기억캐패시터가 상기 비트선의 상층에 형성되는 것으로 하므로서, 센스앰프열을 사이에 두고 서로 접속하는 배선의 가공이 용이하게 되어, 플레이트전극 자신을 이용한 배선수단의 저저항화를 한층 더 실현할 수 있다고 하는 효과가 얻어진다.
(3)상기에 더하여, 기억캐패시터의 하부전극이 층간절연막의 구멍의 내벽에 형성된 실리더형상으로 함으로써, 캐패시터부 이외의 플레이트전극을 평탄하게 할 수 있으므로, 센스앰프열을 사이에 두고 서로 접속하는 배선의 패터닝이 용이하게 되어, 플레이트전극 자신을 이용한 배선수단의 저저항화를 한층 더 실현할 수 있다고 하는 효과가 얻어진다.
(4)상기에 더하여, 공통전극을 루테늄 또는 TiN 상에 텅스텐을 적층한 적층막에 의해 형성함으로써 그 시트저항값을 내릴 수 있고, 플레이트전극에 생기는 상보노이즈를 보다 효과적으로 상쇄시키는 것이 가능하다고 하는 효과가 얻어진다.
(5)상기에 더하여, 상기 센스앰프열에는 상기 상보비트선쌍에 상기 센스앰프의 동작전압의 중간전압을 공급하는 프리차지회로와, 게이트에 Y선택신호를 받아서 상기 센스앰프열을 따라서 연장되는 상보입출력선과 상보 비트선을 접속하는 컬럼스위치 MOSFET을 설치함으로써, 상보비트선을 적절하게 분할할 수있어, 대(大)기억용량화를 도모하면서, 센스앰프의 센스동작에 필요한 신호량을 확보할 수 있다고 하는 효과를 얻을 수 있다.
(6)상기에 더하여, 상기 워드선을 메인워드선과, 이러한 메인워드선의 연장방향에 있어서 복수로 분할되어 이루어지는 서브워드선으로 이루어지는 계층구조로 하고, 상기 상보비트선을 그 연장방향에 있어서 복수로 분할하여, 상기 분할된 서브워드선에 대응하여 서브워드드라이버를 설치하고, 상기 분할된 상보비트선에 대하여 상기 센스앰프열을 설치하며, 상기 서브워드선을 상기 메인워드선에 대하여 복수를 할당하고, 상기 서브워드드라이버에 의해 상기 메인워드선의 신호와 서브워드선택선의 신호에 의해 상기 복수 중의 하나의 서브워드선을 선택함으로써, 대기 억용량화를 도모하면서, 센스앰프의 센스동작에 필요한 신호량을 확보할 수 있다고 하는 효과가 얻어진다.
(7)상기에 더하여, 상기 공통전극을 상기 다이나믹형 메모리셀이 형성되는 메모리어레이 상을 포함하여 그물눈 형상(mesh form)으로 형성된 전원공급선에 의해 상기 센스앰프의 동작전압의 중간전압에 대응한 전압을 공급하므로서, 플레이트전극에 생기는 상보노이즈를 보다 한층 더 효과적으로 상쇄시킬 수 있다고 하는 효과가 얻어진다.
(8)상기에 더하여, 그물눈 형상(mesh-like)의 전원공급선을 제1 방향으로 연장하도록 형성된 최상층의 제1의 금속배선층과, 상기 제1 방향과는 직교하는 제2 방향으로 연장하도록 형성된 상기 최상층의 하층에 형성된 제2의 금속배선층을 이용하므로서, 다른 배선에 제약되지 않고 상기 전원공급선을 형성하는 것이 가능하다고 하는 효과가 얻어진다.
(9)복수로 이루어지는 다이나믹형 메모리셀의 어드레스 선택단자에 각각 접속되어 이루어지는 복수의 워드선과, 복수로 이루어지는 상기 다이나믹형 메모리셀의 입출력단자에 각각 접속되고, 서로 역방향으로 배치되어 이루어지는 복수의 상보비트선쌍과, 동작타이밍신호에 대응하여 동작전압이 주어지며, 상기 상보비트선쌍의 전압차를 각각 증폭하는 복수로 이루어지는 래치회로로 이루어지는 센스앰프열을 구비한 다이나믹형 RAM에 있어서, 상기 센스앰프열을 중심으로 하여 양측에 설치된 복수로 이루어지는 상기 다이나믹형 메모리셀의 어드레스 선택 MOSFET과 정보기억 캐패시터와의 접속점인 축적노드에 대향하여 설치된 공통전극을, 그것과 동 일한 재료를 이용한 배선수단에 의해 상기 센스앰프열에서의 회로접속을 확보하면서 서로 접속하므로서, 센스앰프열을 사이에 두고 설치되는 2개의 플레이트전극에 생기는 상보노이즈를 상쇄시켜 대폭으로 감소시키는 것이 가능하게 된다고 하는 효과가 얻어진다.
(10)복수로 이루어지는 다이나믹형 메모리셀의 어드레스 선택단자에 각각 접속되어 이루어지는 복수의 워드선과, 복수로 이루어지는 상기 다이나믹형 메모리셀의 입출력단자에 각각 접속되고, 서로 역방향으로 배치되어 이루어지는 복수의 상보비트선쌍과, 동작타이밍신호에 대응하여 동작전압이 주어지고, 상기 상보비트선쌍의 전압차를 각각 증폭하는 복수로 이루어지는 래치회로로 이루어지는 센스앰프열을 구비한 다이나믹형 RAM에 있어서, 상기 센스앰프열을 중심으로 하여 양측에 설치된 복수로 이루어지는 상기 다이나믹형 메모리셀의 어드레스 선택 MOSFET과 정보기억 캐패시터와의 접속점인 축적노드에 대향하여 설치된 공통전극을, 그것과 동일한 공정에서 형성된 배선수단에 의해 상기 센스앰프열에서의 회로접속을 확보하면서 서로 접속하는 것에 의해, 센스앰프열을 사이에 두고 설치되는 2개의 플레이트전극에 생기는 상보노이즈를 상쇄시켜 대폭으로 감소시키는 것이 가능하게 된다고 하는 효과가 얻어진다.
(11)복수로 이루어지는 다이나믹형 메모리셀의 어드레스 선택단자에 각각 접속되어 이루어지는 복수의 워드선과, 복수로 이루어지는 상기 다이나믹형 메모리셀의 입출력단자에 각각 접속되고, 서로 역방향으로 배치되어 이루어지는 복수의 상보비트선쌍과, 동작타이밍신호에 대응하여 동작전압이 주어지고, 상기 상보비트선 쌍의 전압차를 각각 증폭하는 복수로 이루어지는 래치회로로 이루어지는 센스앰프열을 구비한 다이나믹형 RAM에 있어서, 상기 센스앰프열을 중심으로 하여 양측에 설치된 복수로 이루어지는 상기 다이나믹형 메모리셀의 어드레스 선택 MOSFET과 정보기억 캐패시터와의 접속점인 축적노드에 대향하여 설치된 공통전극을, 그것과 동일한 층으로 형성된 배선수단에 의해 상기 센스앰프열에서의 회로접속을 확보하면서 서로 접속하므로서, 센스앰프열을 사이에 두고 설치되는 2개의 플레이트전극에 생기는 상보노이즈를 상쇄시켜 대폭으로 감소시키는 것이 가능하게 된다고 하는 효과를 얻을 수 있다.
(12)복수로 이루어지는 다이나믹형 메모리셀의 어드레스 선택단자에 각각 접속되어 이루어지는 복수의 워드선과, 복수로 이루어지는 상기 다이나믹형 메모리셀의 입출력단자에 각각 접속되고, 서로 역방향으로 배치되어 이루어지는 복수의 상보비트선쌍과, 동작타이밍신호에 대응하여 동작전압이 주어지고, 상기 상보비트선쌍과의 전압차를 각각 증폭하는 복수로 이루어지는 래치회로로 이루어지는 센스앰프열을 구비한 1교점 방식의 다이나믹형 RAM에 있어서, 상기 다이나믹형 메모리셀이 형성되는 메모리어레이 상을 포함하여 그물눈 형상으로 전원공급선을 설치함으로써, 상기 전원공급선에 의해 그것에 대응한 전압이 공급되는 플레이트전극, 기판 및 워드선의 선택레벨이나 비선택레벨에 생기는 노이즈를 저감시키므로서, 1교점 DRAM어레이에 의한 고집적화를 발생시키면서 동작마진을 크게 넓히는 것이 가능하게 된다고 하는 효과가 얻어진다.
(13)상기에 더하여, 상기 워드선을 메인워드선과, 이러한 메인워드선의 연장 방향에 있어서 복수로 분할되어 이루어지는 서브워드선으로 이루어지는 계층구조로 하고, 상기 상보비트선을 그 연장방향에 있어서 복수로 분할하고, 상기 분할된 서브워드선에 대응하여 서브워드 드라이버를 설치하며, 상기 분할된 상보비트선에 대하여 상기 센스앰프열을 설치하고, 상기 서브워드선을 상기 메인워드선에 대하여 복수를 할당하여, 상기 서브워드드라이버에 의해 상기 메인워드선의 신호와 서브워드선택선의 신호에 의해 상기 복수 중 하나의 서브워드선을 선택하므로서, 대기억용량화를 도모하면서, 센스앰프의 센스동작에 필요한 신호량을 확보할 수 있다고 하는 효과가 얻어진다.
(14)상기에 더하여, 상기 전원공급선을 상기 서브워드선의 비선택레벨에 대응한 동작전압을 상기 서브워드드라이버에 공급하는 것으로 함으로써, 서브워드선의 부상(floating)을 방지하여 메모리셀의 정보유지시간을 확보할 수 있다고 하는 효과가 얻어진다.
(15)상기에 더하여, 상기 전원공급선을 상기 서브워드선의 선택레벨에 대응한 동작전압을 상기 서브워드드라이버에 공급하는 것으로 하므로서, 서브워드선의 선택레벨을 확보할 수 있고, 메모리셀의 정보전하의 풀기록(full writing)을 확보할 수 있어, 결과로서 정보유지시간을 확보할 수 있다고 하는 효과가 얻어진다.
(16)상기에 더하여, 상기 전원공급선을 상기 기억캐패시터의 상기 축적노드에 대향하여 설치된 공통전극에 주어지는 소정의 전압으로 하므로서, 센스앰프열을 사이에 두고 설치되는 2개의 플레이트전극에 생기는 상보노이즈를 상쇄시키는 것이 가능하게 된다고 하는 효과가 얻어진다.
(17)상기에 더하여, 상기 전원공급선을 상기 다이나믹형 RAM의 어드레스 선택 MOSFET이 형성된 반도체 영역에 기판 바이어스전압을 공급하는 것으로 함으로써, 기판전압의 안정화가 도모되어 기판과의 기생용량을 통한 비트선 등에 존재하는 노이즈를 저감시킬 수 있다고 하는 효과가 얻어진다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본원 발명은 상기 실시예에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지 변경가능한 것은 말할 것도 없다. 예컨대, 센스앰프열을 사이에 두고 설치되는 한쌍의 서브어레이가 형성되는 기판(P형 웰)자신을 이용하여 센스앰프열을 적절하게 관통시키는 슬릿구조로 하고, 이러한 반도체 영역에 의해 서로 접속하는 것이라도 좋다. 다이나믹형 RAM의 입출력 인터페이스는 상기한 바와 같은 DDR SDRAM에 한정되는 것은 아니며, SDRAM 등 여러가지의 실시형태를 채용할 수 있다. 이 발명은 1교점 방식의 다이나믹형 RAM 및 반도체 장치에 널리 이용할 수 있다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 하기와 같다. 복수로 이루어지는 다이나믹형 메모리셀의 어드레스 선택단자에 각각 접속되어 이루어지는 복수의 워드선과, 복수로 이루어지는 상기 다이나믹형 메모리셀의 입출력단자에 각각 접속되고, 서로 역방향으로 배치되어 이루어지는 복수의 상보비트선쌍과, 동작타이밍신호에 대응하여 동작전압이 주어지고, 상기 상보비트선쌍의 전압차를 각각 증폭하는 복수로 이루어지는 래치회로로 이루어 지는 센스앰프열을 구비한 다이나믹형 RAM에 있어서, 상기 센스앰프열을 중심으로 하여 양측에 설치된 복수로 이루어지는 상기 다이나믹형 메모리셀의 어드레스 선택 MOSFET과 정보기억 캐패시터와의 접속점인 축적노드에 대향하여 설치된 공통전극을, 그 자신을 이용한 배선수단에 의해 상기 센스앰프열에서의 회로접속을 확보하면서 서로 접속하므로서, 센스앰프열을 사이에 두고 설치되는 2개의 플레이트전극에 생기는 상보노이즈를 상쇄시켜 대폭으로 감소시키는 것이 가능하게 된다.

Claims (26)

  1. MOSFET과 캐패시터로 이루어지고, 상기 MOSFET의 게이트가 선택단자로 되며, 한쪽의 소스, 드레인이 입출력단자로 되고, 다른쪽의 소스, 드레인이 상기 캐패시터의 축적노드와 접속되어 이루어지는 다이나믹형 메모리셀의 복수개와,
    복수로 이루어지는 상기 다이나믹형 메모리셀의 상기 선택단자에 각각 접속되어 이루어지는 복수의 워드선과,
    복수로 이루어지는 상기 다이나믹형 메모리셀의 상기 입출력단자에 각각 접속되고, 일단을 중심으로 하여 서로 역방향으로 연장되도록 배치되어 이루어지는 복수의 상보비트선쌍과,
    상기 상보비트선쌍의 일단측에 배치되고, 이러한 상보비트선의 전압차를 각각 증폭하는 복수로 이루어지는 래치회로로 이루어지는 센스앰프열을 구비하며,
    상기 센스앰프열을 중심으로 하여 양측에 설치된 복수로 이루어지는 상기 다이나믹형 메모리셀의 캐패시터의 상기 축적노드에 대향하여 설치된 공통전극을, 그 자신을 이용한 배선수단에 의해 접속하여 이루어지는 다이나믹형 RAM.
  2. 제1항에 있어서,
    상기 다이나믹형 메모리셀은 기억캐패시터가 상기 비트선의 상층에 형성되는 것인 다이나믹형 RAM.
  3. 제1항에 있어서,
    상기 캐패시터는 캐패시터의 한쪽의 전극이 층간절연막의 구멍의 내벽에 형성된 실린더 형상인 다이나믹형 RAM.
  4. 제1항에 있어서,
    상기 공통전극은 루테늄 또는 TiN 상에 텅스텐을 적층한 적층막에 의해 형성되어 이루어지는 다이나믹형 RAM.
  5. 제1항 내지 제4항 중 어느 한항에 있어서,
    상기 다이나믹형 RAM은 상기 센스앰프열을 따라 연장된 상보 입출력선을 포함하고,
    상기 센스앰프열은 상기 상보비트선쌍에 상기 센스앰프의 동작전압의 중간전압을 공급하는 프리차지회로와,
    게이트에 Y선택신호를 받아, 상기 상보비트선쌍과 상기 상보입출력선과의 사이에 설치된 스위치 MOSFET을 포함하는 것인 다이나믹형 RAM.
  6. 제1항 내지 제4항 중 어느 한항에 있어서,
    상기 워드선은 메인워드선과, 이러한 메인워드선의 연장방향에 있어서 복수로 분할되어 이루어지는 서브워드선으로 이루어지고,
    상기 분할된 서브워드선에 대응하여 서브워드드라이버가 설치되며,
    상기 서브워드선은 상기 메인워드선에 대하여 복수가 할당되고,
    상기 서브워드드라이버는 상기 메인워드선의 신호와 서브워드선택선의 신호를 받아서 상기 복수 중 하나의 서브워드선을 선택하는 것인 다이나믹형 RAM.
  7. 제6항에 있어서,
    상기 공통전극은 상기 다이나믹형 메모리셀이 형성되는 메모리어레이 상을 포함하여 그물눈 형상으로 형성된 전원공급선에 의해 상기 센스앰프열의 각 래치회로의 동작전압의 중간전압에 대응한 바이어스 전압이 공급되는 것인 다이나믹형 RAM.
  8. 제7항에 있어서,
    상기 그물눈 형상의 전원공급선은 제1 방향으로 연장하도록 형성된 최상층의 제1의 금속배선층과, 상기 제1 방향과는 직교하는 제2 방향으로 연장하도록 형성된 상기 최상층의 하층에 형성되는 제2의 금속배선층에 의해 구성되는 것인 다이나믹형 RAM.
  9. MOSFET과 캐패시터로 이루어지고, 상기 MOSFET의 게이트가 선택단자로 되며, 한쪽의 소스, 드레인이 입출력단자로 되고, 다른쪽의 소스, 드레인이 상기 캐패시터의 축적노드와 접속되어 이루어지는 다이나믹형 메모리셀의 복수개와, 복수로 이루어지는 상기 다이나믹형 메모리셀의 상기 선택단자에 각각 접속되어 이루어지는 복수의 워드선과, 복수로 이루어지는 상기 다이나믹형 메모리셀의 상기 입출력단자에 각각 접속되어 이루어지는 복수의 상보비트선쌍으로 각각 구성된 제1 메모리매트 및 제2 메모리매트와,
    한쌍의 입출력단자로부터 서로 역방향으로 연장하도록 배치되어 이루어지는 상기 제1 메모리매트와 제2 메모리매트의 상기 상보비트선쌍의 전압차를 각각 증폭하는 복수로 이루어지는 래치회로로 이루어지는 센스앰프열과,
    상기 제1 메모리어레이의 캐패시터의 상기 축적노드에 대하여 설치된 제1 전극과,
    상기 제2 메모리어레이의 캐패시터의 상기 축적노드에 대하여 설치된 제2 전극과,
    상기 제1 전극과 제2 전극과 동일한 재료로 형성되고, 또한 양자를 센스앰프열을 사이에 두고 서로 접속하는 접속부를 구비하여 이루어지는 다이나믹형 RAM.
  10. MOSFET과 캐패시터로 이루어지고, 상기 MOSFET의 게이트가 선택단자로 되며, 한쪽의 소스, 드레인이 입출력단자로 되고, 다른쪽의 소스, 드레인이 상기 캐패시터의 축적노드와 접속되어 이루어지는 다이나믹형 메모리셀의 복수개와, 복수로 이루어지는 상기 다이나믹형 메모리셀의 상기 선택단자에 각각 접속되어 이루어지는 복수의 워드선과, 복수로 이루어지는 상기 다이나믹형 메모리셀의 상기 입출력단자에 각각 접속되어 이루어지는 복수의 상보비트선쌍으로 각각 구성된 제1 메모리매트 및 제2 메모리매트와,
    한쌍의 입출력단자로부터 서로 역방향으로 연장하도록 배치되어 이루어지는 상기 제1 메모리매트와 제2 메모리배트의 상기 상보비트선쌍의 전압차를 각각 증폭하는 복수로 이루어지는 래치회로로 이루어지는 센스앰프열과,
    상기 제1 메모리어레이의 캐패시터의 상기 축적노드에 대하여 설치된 제1 전극과,
    상기 제2 메모리어레이의 캐패시터의 상기 축적노드에 대하여 설치된 제2 전극과,
    상기 제1 전극과 제2 전극과 동일한 공정에서 형성되고, 또한 양자를 센스앰프열을 사이에 두고 서로 접속하는 접속부를 구비하여 이루어지는 다이나믹형 RAM.
  11. MOSFET와 캐패시터로 이루어지고, 상기 MOSFET의 게이트가 선택단자로 되며, 한쪽의 소스, 드레인이 입출력단자로 되고, 다른쪽의 소스, 드레인이 상기 캐패시터의 축적노드와 접속되어 이루어지는 다이나믹형 메모리셀의 복수개와, 복수로 이루어지는 상기 다이나믹형 메모리셀의 상기 선택단자에 각각 접속되어 이루어지는 복수의 워드선과, 복수로 이루어지는 상기 다이나믹형 메모리셀의 상기 입출력단자에 각각 접속되어 이루어지는 복수의 상보 비트선쌍으로 각각 구성된 제1 메모리매트 및 제2 메모리매트와,
    한쌍의 입출력단자로부터 서로 역방향으로 연장하도록 배치되어 이루어지는 상기 제1 메모리매트와 제2 메모리매트의 상기 상보비트선쌍의 전압차를 각각 증폭하는 복수로 이루어지는 래치회로로 이루어지는 센스앰프열과,
    상기 제1 메모리매트의 캐패시터의 상기 축적노드에 대하여 설치된 제1 전극과,
    상기 제2 메모리매트의 캐패시터의 상기 축적노드에 대하여 설치된 제2 전극과,
    상기 제1 전극과 제2 전극과 동일한 층에서 형성되고, 또한 양자를 센스앰프열을 사이에 두고 서로 접속하는 접속부를 구비하여 이루어지는 다이나믹형 RAM.
  12. MOSFET과 캐패시터로 이루어지고, 상기 MOSFET의 게이트가 선택단자로 되며, 한쪽의 소스, 드레인이 입출력단자로 되고, 다른쪽의 소스, 드레인이 상기 캐패시터의 축적노드와 접속되어 이루어지는 다이나믹형 메모리셀의 복수개와,
    복수로 이루어지는 상기 다이나믹형 메모리셀의 상기 선택단자에 각각 접속되어 이루어지는 복수의 워드선과,
    복수로 이루어지는 상기 다이나믹형 메모리셀의 상기 입출력단자에 각각 접속되어 이루어지는 복수의 상보 비트선쌍과,
    한쌍의 입출력단자로부터 서로 역방향으로 연장하도록 배치되어 이루어지는 상기 상보비트선쌍의 전압차를 각각 증폭하는 복수로 이루어지는 래치회로로 이루어지는 센스앰프열을 구비하며,
    상기 다이나믹형 메모리셀이 상기 센스앰프열을 중심으로 하여 그 양측에 배치되고, 이것들 다이나믹형 메모리셀을 포함하는 영역상에 그물눈 형상으로 전압공급선이 설치되어 이루어지는 다이나믹형 RAM.
  13. 제12항에 있어서,
    상기 워드선은, 메인워드선과, 이러한 메인워드선의 연장방향에 있어서 복수로 분할되어 이루어지는 서브워드선으로 이루어지고,
    상기 분할된 서브워드선에 대응하여 서브워드드라이버가 설치되며,
    상기 서브워드선은, 상기 메인워드선에 대하여 복수가 할당되고,
    상기 서브워드드라이버는 상기 메인워드선의 신호와 서브워드 선택선의 신호를 받아서 상기 복수 중 하나의 서브워드선을 선택하는 것인 다이나믹형 RAM.
  14. 제12항에 있어서,
    상기 다이나믹형 RAM은 복수의 워드선에 결합된 워드드라이버를 더 포함하고,
    상기 전압공급선은 상기 워드선의 비선택레벨에 대응한 동작전압을 상기 워드드라이버에 공급하는 것인 다이나믹형 RAM.
  15. 제12항에 있어서,
    상기 다이나믹형 RAM은 복수의 워드선에 결합된 워드드라이버를 더 포함하고,
    상기 전압공급선은 상기 워드선의 선택레벨에 대응한 동작전압을 상기 워드드라이버에 공급하는 것인 다이나믹형 RAM.
  16. 제12항에 있어서,
    상기 전압공급선은 상기 캐패시터의 상기 축적노드에 대하여 설치된 공통전극에 주어지는 전압을 공급하는 것인 다이나믹형 RAM.
  17. 제12항에 있어서,
    상기 전압공급선은, 상기 다이나믹형 메모리셀을 구성하는 MOSFET이 형성된 반도체 영역에 기판바이어스전압을 공급하는 것인 다이나믹형 RAM.
  18. 복수의 제1 비트선과, 복수의 제1 워드선과, 상기 복수의 제1 비트선과 상기 복수의 제1 워드선에 결합된 복수의 제1 메모리셀을 포함하는 제1 메모리매트와,
    복수의 제2 비트선과, 복수의 제2 워드선과, 상기 복수의 제2 비트선과 상기 복수의 제2 워드선과의 교점에 결합된 복수의 제2 메모리셀을 포함하는 제2 메모리매트와,
    상기 제1 메모리매트와 상기 제2 메모리매트와의 사이의 영역에 형성되는 복수의 센스앰프를 포함하며,
    상기 복수의 센스앰프의 각각은 상기 복수의 제1 비트선 중의 대응하는 하나와 상기 복수의 제2 비트선 중 대응하는 하나에 결합되고,
    상기 복수의 제1 메모리셀의 각각은 제1 및 제2 전극을 가지는 제1 용량과, 상기 복수의 제1 워드선 중의 대응하는 하나에 결합된 게이트와, 그 한쪽이 상기 복수의 제1 비트선 중의 대응하는 하나에 결합되고 그 다른쪽이 상기 제1 용량의 상기 제1 전극에 결합된 소스-드레인 경로를 가지는 제1 트랜지스터를 포함하며,
    상기 복수의 제2 메모리셀의 각각은 제3 및 제4 전극을 가지는 제2 용량과, 상기 복수의 제2 워드선 중의 대응하는 하나에 결합된 게이트와, 그 한쪽이 상기 복수의 제2 비트선 중의 대응하는 하나에 결합되고 그 다른쪽이 상기 제2 용량의 상기 제3 전극에 결합된 소스-드레인경로를 가지는 제2 트랜지스터를 포함하고,
    상기 복수의 제1 메모리셀의 상기 제1 용량의 상기 제2 전극의 각각 및 상기 복수의 제2 메모리셀의 상기 제2 용량의 상기 제4 전극의 각각은, 상기 제1 메모리매트, 상기 제2 메모리매트 및 상기 복수의 센스앰프의 상에 배치된 하나의 도전층에 결합되는 반도체 장치.
  19. 복수의 제1 비트선과, 복수의 제1 워드선과, 상기 복수의 제1 비트선과 상기 복수의 제1 워드선에 결합된 복수의 제1 메모리셀을 포함하는 제1 메모리매트와,
    복수의 제2 비트선과, 복수의 제2 워드선과, 상기 복수의 제2 비트선과 상기 복수의 제2 워드선과의 교점에 결합된 복수의 제2 메모리셀을 포함하는 제2 메모리매트와,
    상기 제1 메모리매트와 상기 제2 메모리매트와의 사이의 영역에 형성되는 복수의 센스앰프를 포함하고,
    상기 복수의 센스앰프의 각각은, 상기 복수의 제1 비트선 중의 대응하는 하나와 상기 복수의 제2 비트선 중의 대응하는 하나에 결합되며,
    상기 복수의 제1 메모리셀의 각각은 제1 및 제2 전극을 가지는 제1 용량과, 상기 복수의 제1 워드선 중의 대응하는 하나에 결합된 게이트와, 그 한쪽이 상기 복수의 제1 비트선 중의 대응하는 하나에 결합되고 그 다른쪽이 상기 제1 용량의 상기 제1 전극에 결합된 소스-드레인경로를 가지는 제1 트랜지스터를 포함하고,
    상기 복수의 제2 메모리셀의 각각은 제3 및 제4 전극을 가지는 제2 용량과, 상기 복수의 제2 워드선 중의 대응하는 하나에 결합된 게이트와, 그 한쪽이 상기 복수의 제2 비트선 중의 대응하는 하나에 결합되고 그 다른쪽이 상기 제2 용량의 상기 제3 전극에 결합된 소스-드레인 경로를 가지는 제2 트랜지스터를 포함하며,
    상기 복수의 제1 메모리셀의 상기 제1 용량의 상기 제2 전극의 각각은, 상기 복수의 제1 메모리셀의 상에 배치된 제1 도전층에 결합되고,
    상기 복수의 제2 메모리셀의 상기 제2 용량의 상기 제4 전극의 각각은, 상기 복수의 제2 메모리셀의 상에 배치된 제2 도전층에 결합되며,
    상기 제1 도전층과 상기 제2 도전층은, 상기 제1 도전층 및 상기 제2 도전층과 동일 재료로 형성되고 또한 상기 복수의 센스앰프의 상에 배치된 접속부에 의해 결합되는 반도체 장치.
  20. 복수의 제1 비트선과, 복수의 제1 워드선과, 상기 복수의 제1 비트선과 상기 복수의 제1 워드선에 결합된 복수의 제1 메모리셀을 포함하는 제1 메모리매트와,
    복수의 제2 비트선과, 복수의 제2 워드선과, 상기 복수의 제2 비트선과 상기 복수의 제2 워드선과의 교점에 결합된 복수의 제2 메모리셀을 포함하는 제2 메모리매트와,
    상기 제1 메모리매트와 상기 제2 메모리매트와의 사이의 영역에 형성되는 복수의 센스앰프를 포함하고,
    상기 복수의 센스앰프의 각각은, 상기 복수의 제1 비트선 중의 대응하는 하나와 상기 복수의 제2 비트선 중의 대응하는 하나에 결합되며,
    상기 복수의 제1 메모리셀의 각각은 제1 및 제2 전극을 가지는 제1 용량과, 상기 복수의 제1 워드선 중의 대응하는 하나에 결합된 게이트와, 그 한쪽이 상기 복수의 제1 비트선 중의 대응하는 하나에 결합되고 그 다른쪽이 상기 제1 용량의 상기 제1 전극에 결합된 소스-드레인경로를 가지는 제1 트랜지스터를 포함하고,
    상기 복수의 제2 메모리셀의 각각은, 제3 및 제4 전극을 가지는 제2 용량과, 상기 복수의 제2 워드선 중의 대응하는 하나에 결합된 게이트와, 그 한쪽이 상기 복수의 제2 비트선 중의 대응하는 하나에 결합되고 그 다른쪽이 상기 제2 용량의 상기 제3 전극에 결합된 소스-드레인 경로를 가지는 제2 트랜지스터를 포함하며,
    상기 제1 메모리매트, 상기 제2 메모리매트 및 상기 센스앰프 상의 제1층에 형성되고, 제1 방향으로 연재하는 복수의 제1 전압배선과,
    상기 제1층 위의 제2층에 형성되고, 상기 제1 방향과 다른 제2 방향으로 연재하며, 상기 제1층과 상기 제2층과의 사이의 접속부에 의해 상기 복수의 제1 전압배선과 결합되는 복수의 제2 전압배선을 포함하는 반도체 장치.
  21. 복수의 제1 비트선과, 복수의 제1 워드선과 복수의 제1 메모리셀을 갖는 제1 영역과;
    복수의 제1 비트선과, 복수의 제2 워드선과, 복수의 제2 메모리셀을 갖는 제2 영역과;
    상기 제1 영역과 상기 제2 영역 사이에 위치하는 복수의 센스앰프를 갖는 제3 영역과;
    상기 제1 영역 위에 존재하는 제1 도전층과;
    상기 제2 영역 위에 존재하는 제2 도전층과;
    상기 제3 영역 위에 존재하며 상기 제1 도전층과 상기 제2 도전층을 전기적으로 접속하는 접속층을 포함하고,
    상기 센스앰프는 상기 제1 비트선과 상기 제2 비트선 간의 전압차를 증폭하며,
    상기 제1 메모리셀의 각각은 상기 제1 도전층에 접속되는 전극을 가지는 제1 저장커패시터를 포함하며,
    상기 제2 메모리셀의 각각은 상기 제2 도전층에 접속되는 전극을 가지는 제2 저장커패시터를 포함하는 반도체장치.
  22. 제 21 항에 있어서,
    상기 접속층은 상기 제1 도전층 및 상기 제2 도전층과 동일 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  23. 복수의 제1 비트선과, 복수의 제1 워드선과, 복수의 제1 메모리셀을 갖는 제1 메모리매트와;
    복수의 제2 비트선과, 복수의 제2워드선과, 복수의 제2 메모리셀을 갖는 제2 메모리매트와;
    제1 메모리매트와 제2 메모리매트 사이에 위치하는 복수의 센스앰프를 포함하고,
    상기 센스앰프는 상기 제1 비트선과 상기 제2 비트선 간의 전압차를 증폭하며,
    상기 제1 메모리셀 각각은 제1 저장커패시터를 포함하며,
    상기 제2 메모리셀 각각은 제2 저장커패시터를 포함하며,
    상기 복수의 제1 및 제2 워드선은, 상기 제1 메모리매트 또는 상기 제2 메모리매트를 포함하는 영역 상에 형성된 제1 도전층과 해당 제1 도전층 상에 형성된 제2 도전층을 포함하는 반도체장치.
  24. 제 23 항에 있어서,
    상기 제1 도전층의 저항값이 상기 제2 도전층의 저항값 보다 더 큰 것을 특징으로 하는 반도체장치.
  25. 제 23 항에 있어서,
    상기 제1 도전층이 폴리실리콘을 포함하고, 상기 제2 도전층이 텅스텐을 포함하는 것을 특징으로 하는 반도체장치.
  26. 제 23 항에 있어서,
    상기 복수의 제1 워드선 중 하나에 각각 대응하여 결합되는 복수의 워드드라이버와;
    상기 복수의 메인워드선 중 하나에 각각 대응하여 상기 복수의 제1 워드선과 결합되어 있는 복수의 메인워드선을 더 포함하는 것을 특징으로 하는 반도체장치.
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