KR101076797B1 - 반도체 소자의 저장 커패시터 - Google Patents

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Abstract

본 발명은 반도체 소자의 저장 커패시터에 관한 것으로서, 저장(Reservoir) 커패시터의 하부 전극을 두 단자로 분리하여 저장 커패시터의 형성시 디자인 룰의 제약을 완화시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 반도체 기판의 상부에 형성되어 서로 분리된 제 1메탈 전극 및 제 2메탈 전극과, 제 1메탈 전극과 제 2메탈 전극의 상측에 형성된 제 1층간절연막, 제 1층간절연막을 관통하여 제 1메탈 전극과 제 1메탈 전극과 각각 접속되며, 일정 간격으로 이격된 다수의 저장 전극, 및 다수의 저장 전극을 포함하는 전체 구조물의 상부에 형성되며 전기적으로 연결되는 플레이트층을 포함한다.
저장, 커패시터, 플레이트, 하부, 전극

Description

반도체 소자의 저장 커패시터{Reservoir capacitor of semiconductor device}
본 발명은 반도체 소자의 저장 커패시터에 관한 것으로서, 특히, 셀 커패시터 구조를 사용하는 저장(Reservoir) 커패시터에 관한 기술이다.
반도체 기억 장치는 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서, 반도체 기억 장치는 크게 DRAM과 SRAM으로 나뉜다. 여기서, 디램(DRAM)은 Dynamic Random Access Memory의 약자이며 기억된 정보를 읽어내기도 하고 다른 정보를 기억시킬 수 있는 메모리로서, 정보를 읽고 쓰는 것이 가능하나 전원이 공급되고 있는 동안의 일정 기간 내에 주기적으로 정보를 다시 써넣지 않으면 기억된 내용이 없어지는 메모리이다.
이처럼 디램은 리프레쉬를 계속해 주어야 하지만 메모리 셀(Memory cell) 당 가격이 싸고 집적도를 높일 수 있기 때문에 대용량 메모리로서 널리 이용되고 있다.
그리고, 반도체 기억 장치는 다수의 단위 셀을 포함하는 셀 영역과 데이터의 전달이나 전원 공급 등을 제어하는 구성요소들을 포함하는 주변 영역을 포함한다.
여기서, 셀 영역은 커패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이 중 커패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 커패시터 간 데이터를 전달하기 위해 사용된다.
또한, 주변 영역에는 데이터 등을 전달하기 위한 입출력 패드와 데이터 입출력 라인, 반도체 기억 장치 내 여러 가지 전압을 공급하기 위한 내부전압회로 등이 포함되어 있다.
도 1은 종래의 셀 커패시터 및 저장 커패시터를 나타낸 회로도이다.
일반적으로 하나의 기억소자, 즉 메모리 셀은 트랜지스터와 커패시터(C1,C2)로 구성되어 있다. 여기서, 커패시터(C1,C2)는 두 개의 전극 사이에 유전체막(Dielectric)이 개재된 구조를 가진다. 커패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다. 커패시터의 정전용량은 커패시터를 구성하는 전극의 면적에 비례하는데, 커패시터가 크게 형성될수록 정전용량은 증가한다.
지금까지 정전용량이 높은 커패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극의 표면적을 확대시키는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 제안되었다.
하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 커패시터를 형성할 수 있는 면적이 크게 줄어들었다. 이에 따라, 하부 전극 표면적의 감소 등으로 인한 충분한 정전용량을 확보할 수 있는 커패시터를 제조하 는 것이 더욱 어려워지고 있다.
특히, 셀 영역의 경우 데이터를 오랫동안 저장하기 위해서는 큰 정전용량을 가지는 셀 커패시터가 요구되었지만, 커패시터의 정전용량을 증가시키기 위해 커패시터의 전극 표면적을 증가시키지 않고 유전율만을 증가시키는 것은 한계가 있다.
이에 따라, 하부 전극의 구조를 개선하는 연구가 지속적으로 이루어지고 있으며, 그 결과, 전극 표면적을 증가시키기 위해 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 커패시터가 개발되었다.
반도체 기억 장치에는 단위 셀을 구성하는 커패시터 외에도 주변 영역에 저장 커패시터(Reservoir Capacitor)를 포함한다. 저장 커패시터가 포함되는 주변영역은 셀 영역에 비해 집적도가 낮아 큰 정전용량을 가지는 커패시터를 형성하기에 용이하였다.
여기서, 저장 커패시터는 반도체 소자의 주변부 구동 회로에 구비되어 반도체 소자 내부에서 생성된 각종 전압들(Vpp, Vblp, Vbb, Vint)의 전하량을 보관하여 반도체 소자 내에 안정적인 전원이 공급되도록 도와주는 역할을 한다. 이러한 저장 커패시터는 그 정전용량이 클수록 안정적인 DC 전압을 공급할 수 있어서 좋다.
일반적으로, 디램(DRAM: Dynamic Random Access Memory)과 같은 반도체 소자는 수많은 미세 소자로 이루어져 있으며, 이와 같은 미세 소자를 동작시키기 위해 내부 전압(Internal voltage)을 생성하여 이를 사용한다.
즉, 셀 영역의 커패시터(C1,C2)뿐만 아니라 페리 영역을 포함한 다른 영역에도 반도체 소자를 동작시키기 위한 여러 전원이 필요하다. 상술된 전원들이 공급 될 때에는 필연적으로 노이즈(Noise)를 동반하게 되어 전압 레벨이 불안정해 지게 된다. 이러한 노이즈를 제거하기 위하여 커패시터의 용량이 큰 저장(Reservoir) 커패시터(M)를 기판 표면에 추가하여 파워 및 그라운드 전원의 공급을 안정화시키게 된다.
저장 커패시터는 셀 영역의 트랜지스터 형성 시, 페리 영역을 포함한 다른 영역에 동시에 형성하고, 가능한 반도체 소자 내 여러 영역에 많이 형성되도록 한다.
통상적으로, 일반적인 반도체 기억 장치의 주변 영역에 포함되는 저장 커패시터(M)는 게이트와 소스/드레인으로 구성되는 모스(MOS)형 커패시터를 이용하고 있다. 저장 커패시터(M)는 소스/드레인 영역을 전기적으로 연결시켜 모스 트랜지스터가 커패시터와 동일한 기능을 하도록 하였다. 즉, 모스(MOS) 커패시터는 반도체 기판인 실리콘과 폴리실리콘층에 의해서 전극이 형성된다.
이러한 모스형 커패시터를 사용하는 이유는 게이트 산화막이 커패시터의 양단 전압에 대해 내압 특성이 좋기 때문이다. 그리고, 주변회로 영역에 커패시터를 형성하기 위한 충분한 공간이 있었고, 주변 영역에 형성되는 저장 커패시터만을 위한 추가적인 공정의 수행없이 셀 영역에 모스 트랜지스터를 형성할 때 넓은 면적에 모스 트랜지스터를 형성하는 것이 공정을 단순화할 수 있었기 때문이다.
하지만, 반도체 소자의 고집적화에 따라 반도체 소자 내 형성된 모스형 커패시터의 면적도 축소가 불가피하게 되었다. 이러한 면적의 축소로 인한 모스형 커패시터의 용량이 줄어들게 되어 저장 커패시터로 사용되기에 부적합한 상황에 이르 렀다.
즉, 종래의 모스형 커패시터는 양단의 전압에 대한 내압 특성은 우수하지만, 반도체 소자 내 차지하는 면적에 대비한 정전용량이 작기 때문에 고집적 반도체 소자에서 저장 커패시터로 사용하는데 한계가 있다.
최근 디자인 규칙은 50nm 이하로 작아지면서 반도체 기억 장치 내 주변 영역의 집적도도 높아졌다. 이로 인해, 주변 영역에 넓은 면적을 차지하던 저장 커패시터의 면적을 줄여야한다.
모스 커패시터는 차지하는 면적이 줄어들면 정전용량도 줄어들 수밖에 없기 때문에, 좁은 면적에 큰 정전용량을 가지는 저장 커패시터를 형성하기 위해서는 셀 영역에 형성된 셀 커패시터와 유사한 형태로 저장 커패시터를 형성하게 되었다. 이러한 경우 스토리지 노드 콘택(SNC)을 통해 저장 커패시터를 서로 분리하게 된다.
그런데, 저장 커패시터의 용량을 확보하기 위해 셀 커패시터를 사용하는 경우 셀 공정 특성상 여러 가지 제약이 따르게 된다. 특히, 셀 어레이 간의 스페이스와 커패시터 노드의 저항(ESR) 등이 셀 공정에 많은 영향을 미치게 된다.
특히, 모스 커패시터를 셀 영역에 사용되는 3차원 구조의 커패시터로 변경하면, 주변 영역 내 동일한 면적을 할당하고도 약 17~18배 정도 큰 정전용량을 가지는 저장 커패시터를 형성할 수 있다.
저장 커패시터가 노이즈에 교류 접지를 제공하여 안정된 직류 전압을 확보하기 위해 전원면 및 접지면에 추가되며 많은 소자가 집적되는 시스템에서 저장 커패 시터는 신호완전성을 위해 매우 중요한 요소가 된다. 따라서, 저장 커패시터의 충분한 정전용량을 확보하여 높은 동작특성을 얻어야 한다.
그런데, 반도체 소자의 고집적화로 인해, 반도체 소자의 크기도 점차 줄어들고 있다. 특히, 디램(DRAM)과 같은 메모리 소자에서 디자인 룰이 감소함에 따라 반도체 소자의 크기가 점차 줄어들고 있다.
또한, 주변 영역에서도 디자인 룰이 감소함에 따라 소자의 크기가 점차 줄어들고 있다. 따라서, 전원 회로 주위에 형성되는 저장 커패시터의 크기도 감소하고 있다.
이와 같이 반도체 소자의 크기가 줄어듦에 따라, 순 다이(Net die) 증가와 소자의 신뢰성 확보에 있어서 트레이드-오프(Trade-off) 관계가 있다. 순 다이를 증가시키기 위해서 소자의 신뢰성의 희생을 감수될 수 있다. 따라서, 현재의 디램(DRAM) 구조에서는 순 다이를 증가시키는데 구조적 한계가 있다. 특히, 주변 영역의 저장 커패시터의 크기가 줄어들며, 노이즈 감소에 구조적 한계가 있다.
커패시터에 대한 정전용량(C: Capacitance)은 다음의 [수학식 1]과 같이 나타낼 수 있다.
C = ε(A/d)
상술된 [수학식 1]에서 ε는 두 전극 사이에 위치한 유전체막의 종류에 의해 결정되는 유전율이며, d는 두 전극이 떨어진 거리이고, A는 두 전극의 평면적을 의미한다.
즉, [수학식 1]에서 알 수 있듯이, 두꺼운 두께의 유전율(ε)이 큰 유전체막을 사용하는 경우, 두 전극 사이의 거리(d)가 짧은 경우, 또는 두 전극의 접촉 면적(A)이 증가하는 경우에 커패시터의 정전용량을 증가시킬 수 있다.
저장 커패시터는 유전체막의 두께나, 유전체의 비유전 상수가 고정되어 있는 경우에는, 두 전극의 접촉 면적이 증가하여 정전 용량을 제어한다.
반도체 소자가 점차 고집적화됨에 따라 셀 영역뿐만 아니라 주변회로 영역, 특히 저장 커패시터의 면적이 감소하면서, 커패시터의 정전 용량을 제어하기 위한 저장 커패시터의 접촉 면적을 확보하는데 제약이 있다.
그 결과, 내부 전압의 사용에 따른 저장 커패시터의 노이즈 발생 억제 능력이 저하되어 정보 처리 시간(turnaround time)이 증가하는 등 반도체 특성이 열화 된다.
본 발명은 전술한 종래의 문제점을 해결하기 위하여 다음과 같은 목적을 갖는다.
첫째, 본 발명은 상부 플레이트 전극을 분리하고 하부 전극을 라인 형태로 연결하여 저장 커패시터를 형성하는데 그 목적이 있다.
둘재, 본 발명은 저장(Reservoir) 커패시터의 하부 전극을 두 단자로 분리하여 저장 커패시터의 형성시 디자인 룰의 제약을 완화시킬 수 있도록 하는데 그 목적이 있다.
셋째, 본 발명은 저장 커패시터의 저항(ESR; Equivalant Series Resistance)을 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 저장 커패시터는,반도체 기판의 상부에 라인 형태로 형성된 메탈 전극; 메탈 전극의 상측에 형성된 층간절연막; 층간절연막을 관통하여 메탈 전극과 접속되며, 일정 간격으로 이격된 다수의 저장 전극; 및 다수의 저장 전극을 포함하는 전체 구조물의 상부에 형성되며 양단이 분리되어 층간절연막이 노출되도록 형성된 플레이트층을 포함하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판의 상부에 형성되어 서로 분리된 제 1메탈 전극 및 제 2메탈 전극; 제 1메탈 전극과 제 2메탈 전극의 상측에 형성된 제 1층간절연 막; 제 1층간절연막을 관통하여 제 1메탈 전극과 제 1메탈 전극과 각각 접속되며, 일정 간격으로 이격된 다수의 저장 전극; 및 다수의 저장 전극을 포함하는 전체 구조물의 상부에 형성되며 전기적으로 연결되는 플레이트층을 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 갖는다.
첫째, 저장(Reservoir) 커패시터의 하부 전극을 두 단자로 분리하여 저장 커패시터의 형성시 디자인 룰의 제약을 완화시킬 수 있도록 한다.
둘째, 저장 커패시터의 하부에 모스 커패시터를 형성하는 경우 모스 커패시터의 저항을 개선할 수 있도록 한다.
셋째, 동일한 면적에서 커패시터의 용량을 최대한 확보하고 동일한 커패시터 용량에서 칩 사이즈를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 및 도 2b는 셀에 사용되는 셀 커패시터 구조를 저장 커패시터로 사용 하는 기술에 있어서, 저장 커패시터에 관한 평면도 및 단면도이다.
본 발명의 일 실시예에 따른 저장 커패시터는 반도체 기판의 상부에 라인 형태의 메탈 전극(10)을 형성한다. 그리고, 메탈 전극(10)의 상부에 층간 절연막(11)과, 층간 절연막(12)을 차례로 증착하게 된다. 여기서, 층간 절연막(12)은 나이트라이드(Nitride) 물질로 이루어진다.
이후에, 메탈 전극(10)을 식각 정지막으로 하여 층간 절연막(12), 층간 절연막(11)을 선택적으로 식각하여 저장 전극 C(SN)을 형성한다. 여기서, 다수의 저장 전극 C은 일정 간격으로 이격되도록 형성된다.
이때, (A) 영역에는 저장 전극 C을 형성하지 않고, 단면 및 평면 구조상에서 볼 때 (A) 영역의 양측으로 저장 전극 C가 분리되는 구조를 갖게 된다. 이렇게 분리된 두 개의 저장 전극 C은 하부의 메탈 전극(10)을 통해 서로 연결된다.
다음에, 저장 전극 C를 포함한 전체 구조물의 상부에 플레이트층(13)을 증착하게 된다. 그리고, 플레이트층(13)을 선택적으로 식각하여 (A) 영역에 형성된 층간 절연막(12)이 노출되도록 한다. 이에 따라, 플레이트층(13)은 (A) 영역을 기준으로 하여 양단으로 분리된 구조를 갖는다.
그리고, 플레이트층(13)의 상부 양측 끝단에 금속 배선과 연결되는 메탈 콘택 M1C을 형성하게 된다. 이때, 저장 전극 C의 일측 단부(End)에 형성된 메탈 콘택 M1C에는 '로우' 전압이 인가되고, 저장 전극 C의 타측 단부(End)에 형성된 메탈 콘택 M1C에는 '하이' 전압이 인가된다.
(A) 영역은 셀 공정에 의해 디자인 룰(Design Rule)이 결정되는 부분이다. 특히, 실린더 타입의 셀 커패시터를 풀 딥아웃(Full Dipout) 공정으로 형성할 경우에 플레이트 패터닝 마진(Plate Pattering Margin)을 고려해야 한다.
즉, 두 셀 어레이 사이의 스페이스 부분 (A) 영역은 플레이트층(13)을 분리할 수 있는 패터닝 마진에 의해 결정된다. 여기서, (A) 영역은 커패시터의 높이(Height) 및 플레이트 두께(Plate Thickness) 등을 고려하여 4㎛ 이상을 유지하는 것이 바람직하다.
도 3은 저장 커패시터의 하부에 모스 커패시터를 동시에 형성한 평면도이다.
본 발명의 다른 실시예에 따른 저장 커패시터는 충분한 커패시터의 용량을 확보하기 위해 모스 커패시터의 상부에 셀 커패시터를 형성하게 된다.
모스 커패시터는 액티브 영역(20) 상에 다수의 콘택(21)이 형성되고, 액티브 영역(20)의 상부에 게이트 영역(22)이 형성된다. 그리고, 게이트 영역(22) 상에 다수의 콘택(23)이 형성된다. 이러한 구조의 저장 커패시터는 라인 타입의 메탈 전극(10)을 이용하여 하부 플레이트를 연결하게 되어 모스 커패시터의 저항을 고려해야 한다. 특히, 채널 길이(Channel Length) (B)로 인하여 셀 커패시터의 사이즈를 증가시키는데 한계가 있다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 저장 커패시터의 평면도 및 단면도이다. 본 발명은 셀에 사용되는 셀 커패시터를 저장 커패시터로 사용하는 기술에 있어서, 저장 커패시터에 관한 평면도 및 단면도이다.
먼저, 본 발명의 저장 커패시터는 반도체 기판의 상부에 메탈 전극을 형성하고, 메탈 전극의 상부에 층간 절연막을 증착한다. 그리고, 식각 공정을 통해 층간 절연막(101a,101b)과 메탈 전극(100a,100b)을 양단으로 분리하게 된다.
그리고, 층간 절연막(101a,101b)의 상부에 층간 절연막(102)을 증착하게 된다. 이후에, 메탈 전극(100a,100b)을 식각 정지막으로 하여 층간 절연막(101a,101b), 층간 절연막(102)을 선택적으로 식각하여 저장 전극 C을 형성한다. 여기서, 다수의 저장 전극 C은 일정 간격으로 이격되도록 형성된다.
이때, (D) 영역에는 저장 전극 C을 형성하지 않고, 단면 및 평면 구조상에서 볼 때 (D) 영역의 양측으로 저장 전극 C가 분리되는 구조를 갖게 된다. 이렇게 형성된 두 개의 저장 전극 C은 하부의 메탈 전극(100a,100b)을 통해 서로 분리된다. 이에 따라, 저장 커패시터의 형성시 플레이트 패터닝 마진(Plate patterning margin)에 의한 제약을 완화시킬 수 있도록 한다.
다음에, 저장 전극 C를 포함한 전체 구조물의 상부에 플레이트층(103)을 증착하게 된다. 그리고, 플레이트층(103)을 선택적으로 식각하여 저장 전극 C의 상부 및 측면과 (D) 영역의 상측에 플레이트층(103)이 잔류되도록 한다. 이에 따라, 플레이트층(103)은 (D) 영역을 기준으로 하여 두 셀 어레이의 저장 전극 C이 서로 연결되도록 한다.
그리고, 층간 절연막(101a,101b), 층간 절연막(102)의 양단을 선택적으로 식각하여 메탈 전극(100a,100b)과 연결되는 메탈 콘택 M1C을 형성하게 된다. 여기서, 메탈 콘택 M1C은 메탈 전극(100a,100b)의 상부 양측 끝단에 형성되어 금속 배선과 연결된다.
이때, 메탈 전극(100a)의 일측 단부(End)에 형성된 메탈 콘택 M1C에는 '로 우' 전압이 인가되고, 메탈 전극(100b)의 타측 단부(End)에 형성된 메탈 콘택 M1C에는 '하이' 전압이 인가된다.
도 5는 저장 커패시터의 하부에 모스 커패시터를 동시에 형성한 평면도이다.
본 발명의 저장 커패시터는 충분한 커패시터의 용량을 확보하기 위해 셀 커패시터의 하부에 모스 커패시터를 형성하게 된다.
모스 커패시터는 액티브 영역(200) 상에 다수의 콘택(201)이 형성되고, 액티브 영역(200)의 상부에 게이트 영역(202a,202b)이 형성된다. 그리고, 게이트 영역(202a,202b) 상에 다수의 콘택(203a,203b)이 형성된다.
여기서, 액티브 영역(200)은 플레이트층(103)과 동일한 장축 방향으로 형성되며, 액티브 영역(200)의 양측에 다수의 콘택(201)이 형성된다. 그리고, 게이트 영역(202a,202b)은 메탈 전극(100a,100b)의 하부에 각각 형성되어, 게이트 영역(202a,202b)과 동일한 장축 방향으로 형성된다. 또한, 게이트 영역(202a,202b)의 상측 및 하측에 다수의 콘택(203a,203b)이 형성된다.
그리고, 메탈 전극(100a,100b) 사이의 영역에는 콘택(205)을 통해 액티브 영역(200)과 연결되는 메탈 라인(204)이 형성된다. 이에 따라, 메탈 전극(100a,100b) 사이의 거리를 늘려도 모스 커패시터의 저항에는 영향이 없도록 한다. 또한, 셀 어레이의 채널 길이(Channel Length) (E)를 증가시키는데 따른 디자인 룰(Design Rule)의 제약을 완화시킬 수 있게 된다.
도 6은 저장 커패시터의 하부에 모스 커패시터를 동시에 형성한 다른 실시예이다. 본 발명의 저장 커패시터는 충분한 커패시터의 용량을 확보하기 위해 셀 커 패시터의 하부에 모스 커패시터를 형성하게 된다.
모스 커패시터는 액티브 영역(300) 상에 다수의 콘택(301)이 형성되고, 액티브 영역(300)의 상부에 게이트 영역(302a~302c)이 형성된다. 그리고, 게이트 영역(302a~302c) 상에 다수의 콘택(303a~303c)이 형성된다.
여기서, 액티브 영역(300)은 플레이트층(103)과 동일한 장축 방향으로 형성되며, 액티브 영역(300)의 양측에 다수의 콘택(301)이 형성된다. 그리고, 게이트 영역(302a~302c)은 메탈 전극(100a,100b)의 하부에 각각 복수개 형성되어, 게이트 영역(302a~302c)과 동일한 장축 방향으로 형성된다. 또한, 게이트 영역(302a~302c)의 상측 및 하측에 다수의 콘택(303a~303c)이 형성된다.
그리고, 메탈 전극(100a,100b)의 하부에는 액티브 영역(300)과 연결되는 복수개의 콘택(304)이 형성된다.
이러한 본 발명은 모스 커패시터의 로우 단자 부분은 게이트 영역(302a,302b)을 (F)와 같이 복수개로 분할하여 모스 커패시터의 저항을 추가적으로 개선할 수 있게 된다. 이때, 모스 커패시터의 하이 단자 부분은 게이트 영역(302c)을 분리할 수 있지만, 콘택 영역의 배치를 고려할 때 분리하지 않고 그대로 유지하여 커패시터 용량을 최대로 사용하는 것이 바람직하다.
이에 따라, 메탈 전극(100a,100b) 사이의 거리를 늘려도 모스 커패시터의 저항에는 영향이 없도록 한다. 또한, 셀 어레이의 채널 길이(Channel Length) (E)를 증가시키는데 따른 디자인 룰(Design Rule)의 제약을 완화시킬 수 있게 된다.
한편, 본 발명의 셀 커패시터가 콘케이브(Concave) 타입이나 셀 딥아 웃(Dipout) 공정을 이용한 실린더(Cylinder) 타입일 경우에는 상부 플레이트층의 패터닝 마진에 의한 디자인 제약을 해결할 수 있다. 그리고, 이러한 구조에서 모스 커패시터가 저장 커패시터의 하부에 형성되는 경우 본 발명의 도 6 및 도 7의 실시예에 따라 모스 커패시터의 저항 문제를 해결할 수 있다.
도 1은 종래의 커패시터를 설명하기 위한 회로도.
도 2a 및 도 2b는 본 발명의 저장 커패시터에 관한 평면도 및 단면도.
도 3은 본 발명의 저장 커패시터에 관한 다른 실시예.
도 4a 및 도 4b는 본 발명의 저장 커패시터에 관한 또 다른 실시예에 따른 평면도 및 단면도.
도 5 및 도 6은 본 발명의 저장 커패시터에 관한 또 다른 실시예.

Claims (23)

  1. 반도체 기판의 상부에 라인 형태로 형성된 메탈 전극;
    상기 메탈 전극의 상측에 형성된 층간절연막;
    상기 층간절연막을 관통하여 상기 메탈 전극과 접속되며, 일정 간격으로 이격된 다수의 저장 전극;
    상기 다수의 저장 전극을 포함하는 전체 구조물의 상부에 형성되며 양단이 분리되어 상기 층간절연막이 노출되도록 형성된 플레이트층; 및
    상기 메탈 전극의 하측에 형성된 모스 커패시터를 포함하는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서, 상기 플레이트층의 양측 끝단에 형성된 제 1콘택 및 제 2콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서, 상기 제 1콘택은 로우 전압 인가 단자와 연결되는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서, 상기 제 2콘택은 하이 전압 인가 단자와 연결되는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  5. 삭제
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서, 상기 모스 커패시터는
    상기 반도체 기판의 상부에 형성된 액티브 영역; 및
    상기 액티브 영역의 상부에 형성된 게이트 영역을 더 포함하는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6항에 있어서, 상기 액티브 영역과 상기 게이트 영역은 상기 메탈전극과 동일한 장축 방향으로 형성되는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 6항 또는 제 7항에 있어서, 상기 액티브 영역은 평면 구조상에서 상기 플레이트층의 상측 및 하측에 형성된 액티브 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 6항 또는 제 7항에 있어서, 상기 게이트 영역은 평면 구조상에서 상기 플레이트층의 양측에 형성된 게이트 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  10. 반도체 기판의 상부에 형성되어 서로 분리된 제 1메탈 전극 및 제 2메탈 전극;
    상기 제 1메탈 전극과 상기 제 2메탈 전극의 상측에 형성된 제 1층간절연막;
    상기 제 1층간절연막을 관통하여 상기 제 1메탈 전극과 상기 제 2메탈 전극과 각각 접속되며, 일정 간격으로 이격된 다수의 저장 전극;
    상기 다수의 저장 전극을 포함하는 전체 구조물의 상부에 형성되며 전기적으로 연결되는 플레이트층; 및
    상기 제 1메탈 전극과 상기 제 2메탈 전극의 하측에 형성된 모스 커패시터를 포함하는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서, 상기 제 1층간절연막을 관통하여 상기 제 1메탈 전극과 접속되는 제 1콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11항에 있어서, 상기 제 1콘택은 로우 전압 인가 단자와 연결되는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서, 상기 제 1층간절연막을 관통하여 상기 제 2메탈 전극과 접속되는 제 2콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13항에 있어서, 상기 제 2콘택은 하이 전압 인가 단자와 연결되는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  15. 삭제
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서, 상기 모스 커패시터는
    상기 반도체 기판의 상부에 형성된 액티브 영역; 및
    상기 액티브 영역의 상부에 형성되어 서로 분리된 제 1게이트 영역과 제 2게이트 영역을 더 포함하는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 16항에 있어서, 상기 액티브 영역은 상기 플레이트층과 동일한 장축 방향으로 형성되는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 16항 또는 제 17항에 있어서, 상기 액티브 영역은 평면 구조상에서 상기 플레이트층의 양측에 형성된 액티브 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 16항에 있어서, 평면 구조상에서 상기 제 1게이트 영역과 상기 제 2게이트 영역의 상측 및 하측에 형성된 게이트 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 16항에 있어서, 상기 제 1메탈 전극과 상기 제 2메탈 전극 사이에 형성되어 상기 액티브 영역과 연결되는 메탈 라인을 더 포함하는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서, 상기 모스 커패시터는
    상기 반도체 기판의 상부에 형성된 액티브 영역; 및
    상기 액티브 영역의 상부에 형성되어 서로 분리된 복수개의 게이트 영역을 포함하는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제 21항에 있어서, 상기 복수개의 게이트 영역은 로우 단자 부분이 상기 복수개의 게이트 영역으로 구분되는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서, 상기 제 1메탈 전극과 상기 제 2메탈 전극의 상부에 형성되어 서로 분리된 제 2층간절연막을 더 포함하는 것을 특징으로 하는 반도체 소자의 저장 커패시터.
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