以下、図面を参照して実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
実施の形態1
まず、実施の形態1にかかる半導体記憶装置について説明する。図1は、実施の形態1にかかる半導体記憶装置1000の構成例を示す回路図である。半導体記憶装置1000は、一対のビット線BT及びBNに接続されたメモリセル部1001及びセンスアンプ部1002を有する。
メモリセル部1001は、メモリセルを構成する複数のトランジスタ1011を有する。トランジスタ1011のゲートは、それぞれワード線(ワード線WL0、WL1)と接続される。メモリセル部1001では、ワード線WL0、WL1に与えられる信号により、行選択が行われる。トランジスタ1011のそれぞれの一端は、ビット線BT又はBNと接続される。トランジスタ1011のそれぞれの他端は、容量1012を介して接地される。なお、ビット線BT及びBNは、それぞれ第1及び第2のビット線とも称する。但し、第1のビット線はビット線BNであってもよいし、第2のビット線はビット線BTであってもよい。また、以下では、Nchトランジスタ及びPchトランジスタのゲートは、単に制御端子とも称する。
センスアンプ部1002は、アンプ部1021、センスアンプドライバ1022、プリチャージ部1023及びYスイッチ部1024を有する。アンプ部1021は、PchトランジスタSPT及びSPN、NchトランジスタSNT及びSNNを有する。PchトランジスタSPTとNchトランジスタSNTは、インバータINVTを構成する。PchトランジスタSPN及びNchトランジスタSNNは、インバータINVNを構成する。
PchトランジスタSPTのソースは共通ソース線SPと接続され、ドレインはNchトランジスタSNTのドレインと接続される。NchトランジスタSNTのソースは、共通ソース線SNと接続される。PchトランジスタSPTのドレインとNchトランジスタSNTのドレインとの間のノードは、インバータINVTの出力となる。PchトランジスタSPTのゲート及びNchトランジスタSNTのゲートは、インバータINVTの入力となる。
PchトランジスタSPNのソースは共通ソース線SPと接続され、ドレインはNchトランジスタSNNのドレインと接続される。NchトランジスタSNNのソースは、共通ソース線SNと接続される。PchトランジスタSPNのドレインとNchトランジスタSNNのドレインとの間のノードは、インバータINVNの出力となる。PchトランジスタSPNのゲート及びNchトランジスタSNNのゲートは、インバータINVNの入力となる。
インバータINVTの出力(PchトランジスタSPTのドレインとNchトランジスタSNTのドレインとの間のノード)及びインバータINVNの入力(PchトランジスタSPNのゲート及びNchトランジスタSNNのゲート)は、ビット線BTと接続される。インバータINVNの出力(PchトランジスタSPNのドレインとNchトランジスタSNNのドレインとの間のノード)及びインバータINVTの入力(PchトランジスタSPTのゲート及びNchトランジスタSNTのゲート)は、ビット線BNと接続される。すなわち、インバータINVTとインバータINVNとは、入出力が相互接続された、ビット線BT及びBNの信号を保持するラッチ回路を構成している。
センスアンプドライバ1022は、PchトランジスタSDP及びNchトランジスタSDNを有する。PchトランジスタSDPのソースは電源VDDと接続され、ドレインは共通ソース線SPと接続される。PchトランジスタSDPのゲートには、センスアンプ制御信号SEPが印加される。NchトランジスタSDNのソースはグランドGNDと接続され、ドレインは共通ソース線SNと接続される。NchトランジスタSDNのゲートには、センスアンプ制御信号SENが印加される。センスアンプ制御信号SEP及びSENは、例えば一対の差動信号である。これにより、PchトランジスタSDPとNchトランジスタSDNとは、同期してオン/オフする。なお、共通ソース線SP及びSNは、それぞれ第1及び第2の共通線とも称する。センスアンプ制御信号SEP及びセンスアンプ制御信号SENは、それぞれ第1及び第2のセンスアンプ制御信号とも称する。但し、第1の共通線は共通ソース線SNであってもよいし、第2の共通線は共通ソース線SPであってもよい。この場合、センスアンプ制御信号SENが第1のセンスアンプ制御信号となり、センスアンプ制御信号SEPが第2のセンスアンプ制御信号となる。
プリチャージ部1023は、NchトランジスタPCT及びPCN、イコライザ回路EQを有する。NchトランジスタPCT及びPCNは、センスアンプ部1002が非活性時に、ビット線BT及びBNを1/2VDDにプリチャージするための素子である。NchトランジスタPCTは、ビット線BTと電源HVDD(1/2VDD)との間に接続される。NchトランジスタPCNは、ビット線BNと電源HVDD(1/2VDD)との間に接続される。イコライザ回路EQは、ビット線BTとビット線BNとを高速に等電位化するための素子である。
イコライザ回路EQは、ビット線BTとビット線BNとの間に接続される。イコライザ回路EQは、NMOSトランスファーゲートとして構成される。換言すれば、イコライザ回路EQは、ビット線BTとビット線BNとの間を電気的に接続または切断するスイッチとして機能する。
なお、NchトランジスタPCT及びPCNのゲート、イコライザ回路EQの制御端子には、プリチャージ制御信号PDLが印加される。よって、NchトランジスタPCT、NchトランジスタPCN及びイコライザ回路EQは、同期してオン/オフする。なお、プリチャージ制御信号PDLは、第1の制御信号とも称する。
Yスイッチ部1024は、NchトランジスタYT及びYNを有する。NchトランジスタYTは、ビット線BTとバス線DTとの間に接続される。NchトランジスタYNは、ビット線BNとバス線DNとの間に接続される。NchトランジスタYT及びYNのゲートには、Yスイッチ制御信号YSWが印加される。なお、バス線DT及びDNは、それぞれ第1及び第2のバス線とも称する。但し、第1のバス線はバス線DNであってもよいし、第2のバス線はバス線DTであってもよい。また、Yスイッチ制御信号YSWは、第2の制御信号とも称する。
図1では、図面を簡略化するため、ビット線対を1つ(BT、BN)のみ表示しているが、ビット線対は複数配置することが可能である。
本実施の形態では、半導体記憶装置は一定の設計ルールに基づいてレイアウトされる。図2Aは、実施の形態1にかかる半導体記憶装置の設計ルールを模式的に示すレイアウト図である。図2Aの半導体記憶装置1030は、半導体記憶装置の設計ルールを説明するための例であり、以下で説明する半導体記憶装置においては、半導体記憶装置1030と同様の設計ルールが適用されるものとする。半導体記憶装置1030では、トランジスタのレイアウト面積を圧縮するために、トランジスタの形状を周期的に揃えて配置する。これにより、プロセスの加工精度を上げて配置上の設計基準(各パーツおよびパーツ間の最小距離)を微細化し、回路密度を高めることができる。
半導体記憶装置1030には、半導体基板(不図示)上にn型半導体層1及びp型半導体層2が形成される。n型半導体層1上には、p型拡散層3が一定の方向(図2Aの方向D1、第1の方向とも称する)に整列して形成されている。p型拡散層3は、一定のピッチPごとに、間隔Lのゲートが配置されない領域5を空けて配置される。p型拡散層3上には、コンタクト7が形成される。但し、上部にコンタクト7が形成されないp型拡散層3が有ってもよい。
p型半導体層2上には、n型拡散層4が、p型拡散層3と同一の方向(図2Aの方向D1)に整列して形成される。n型拡散層4は、一定のピッチPごとに、間隔Lのゲートが配置されない領域6を空けて配置される。なお、領域5及び6は、図2Aの方向D1に直交する方向である方向D2(第2の方向とも称する)上に並んで配置される。n型拡散層4上には、コンタクト8が形成される。但し、上部にコンタクト8が形成されないn型拡散層4が有ってもよい。
図2Bは、半導体記憶装置1030のゲート配置を模式的に示すレイアウト図である。領域5の上には、ゲート9が形成される。よって、領域5を挟む2つのp型拡散層3がソース及びドレインとなり、ゲート9直下のn型半導体層1がチャネル層となることにより、Pchトランジスタ11が構成される。領域6の上には、ゲート10が形成される。よって、領域6を挟む2つのn型拡散層4がソース及びドレインとなり、ゲート10直下のp型半導体層2がチャネル層となることにより、Nchトランジスタ12が構成される。
但し、領域5の中には、上部にゲート9が形成されないものが有ってもよい。また、領域6の中には、上部にゲート10が形成されないものが有ってもよい。この場合、ゲート9及び10を一律に形成した後に、エッチングにより必要な箇所のゲート9及び10を取り除くことで、ゲート9及び10が形成されない領域を容易に形成することが可能である。
ゲート9及び10は方向D2に並んで配置される。そのため、ゲート9及び10を、1つのゲートとして連結して形成することもできる。以上より、ゲート9及び10は、均一なピッチP、間隔Lのチャネル長で配置される。また、コンタクト7及び8は、適宜電源VDDやグランドGNDなどと接続される。
上述の半導体記憶装置の設計ルールを踏まえ、実施の形態1にかかる半導体記憶装置のセンスアンプ部の具体的構成について説明する。図3Aは、実施の形態1にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。図3Aは、3つのセンスアンプ部SA10〜SA12が並列配置される例について表示している。なお、本実施の形態では、センスアンプ部SA10〜SA12のプリチャージ部及びYスイッチ部に着目して説明する。また、図3Aでは、図面の簡略化のため、n型拡散層のみを表示し、n型拡散層をソース及びドレインとして用いたNchトランジスタのみを表示している。つまり、Pchトランジスタは表示されていないが、PchトランジスタはNchトランジスタと同様に配置される。なお、SAPは、1つのセンスアンプ部が配置されるセンスアンプピッチを示す。
センスアンプ部SA10〜SA12のそれぞれは、n型拡散層NW1及びNW2上に形成される。ビット線BT0〜BT2は、それぞれ図1のビット線BTに対応する。ビット線BN0〜BN2は、それぞれ図1のビット線BNに対応する。Yスイッチ制御信号YSW0〜YSW2は、それぞれ図1のYスイッチ制御信号YSWに対応する。以下では、代表として、センスアンプ部SA10の構成について説明する。
センスアンプ部SA10は、ゲートG11〜G15、コンタクトC11〜C18を有する。ゲートG13は、n型拡散層NW1が配列される領域とn型拡散層NW2が配列される領域とにまたがって形成される。ゲートG11は、ゲートG13左側のn型拡散層NW1が形成されない領域に形成される。ゲートG12は、ゲートG13左側のn型拡散層NW2が形成されない領域に形成される。ゲートG14は、ゲートG13右側のn型拡散層NW1が形成されない領域に形成される。ゲートG15は、ゲートG13右側のn型拡散層NW2が形成されない領域に形成される。なお、2つのn型拡散層NW1に挟まれたn型拡散層NW1が形成されない領域を、第1の領域とも称する。2つのn型拡散層NW2に挟まれたn型拡散層NW2が形成されない領域を、第2の領域とも称する。
コンタクトC11は、ゲートG11左側のn型拡散層NW1上に形成される。コンタクトC12は、ゲートG11とゲートG13との間のn型拡散層NW1上に形成される。コンタクトC13は、ゲートG13とゲートG14との間のn型拡散層NW1上に形成される。コンタクトC14は、ゲートG14右側のn型拡散層NW1上に形成される。コンタクトC15は、ゲートG12の左側のn型拡散層NW2上に形成される。コンタクトC16は、ゲートG12とゲートG13との間のn型拡散層NW2上に形成される。コンタクトC17は、ゲートG13とゲートG15との間のn型拡散層NW2上に形成される。コンタクトC18は、ゲートG15右側のn型拡散層NW2上に形成される。
コンタクトC11及びC14は、電源HVDD(1/2VDD)と接続される。コンタクトC12及びC16は、ビット線BT0と接続される。コンタクトC13及び17は、ビット線BN0と接続される。コンタクトC15は、バス線DTと接続される。コンタクトC18は、バス線DNと接続される。ゲートG11、G13及びG14には、プリチャージ制御信号PDLが印加される。ゲートG12及びG15は、Yスイッチ制御信号YSW0が印加される。
図3Bは、センスアンプ部SA10におけるトランジスタ配置を示すレイアウト図である。ゲートG11、コンタクトC11及びC12は、NchトランジスタPCT(以下、第1のトランジスタとも称する)を構成する。ゲートG14、コンタクトC13及びC14は、NchトランジスタPCN(以下、第2のトランジスタとも称する)を構成する。ゲートG13、コンタクトC12、C13、C16及びC17は、イコライザ回路EQを構成する。つまりイコライザ回路EQは、NchトランジスタPCT及びPCNよりもチャネル幅の大きなNchトランジスタとして構成される。ゲートG12、コンタクトC15及びC16は、NchトランジスタYT(以下、第4のトランジスタとも称する)を構成する。ゲートG15、コンタクトC17及びC18は、NchトランジスタYN(以下、第4のトランジスタとも称する)を構成する。
これにより、センスアンプ部SA10が、図1に示すプリチャージ部1023及びYスイッチ部1024を有することが理解できる。
なお、センスアンプ部SA12は、センスアンプ部SA10と同様の構成を有する。センスアンプ部SA11は、センスアンプ部SA10及びSA12を左右反転させた構成を有する。よって、センスアンプ部SA11及びSA12の構成の詳細については、説明を省略する。
また、センスアンプ部SA10とセンスアンプ部SA11とは、コンタクトC14及びC18を共有する。センスアンプ部SA11とセンスアンプ部SA12とは、コンタクトC11及びC15を共有する。このように、1つのセンスアンプ部は、隣接するセンスアンプ部と、コンタクトC11及びC15からなるコンタクト対、及び、コンタクトC14及びC18からなるコンタクト対の一方又は双方を共有する。これにより、センスアンプ部を小さな面積内に高密度に配置することができる。
本構成によれば、同一ピッチかつ同一ゲート長のゲートを配置することで、最小の面積でセンスアンプ部のプリチャージ部及びYスイッチ部を実現することが可能となる。また、本構成では、イコライザ回路EQのゲート幅を大きくすることができるので、イコライズ時に迅速にビット線対を等電位化することができる。
実施の形態2
次に、実施の形態2にかかる半導体記憶装置について説明する。図4Aは、実施の形態2にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。図4Aは、2つのセンスアンプ部SA20及びSA21が並列配置される例について表示している。なお、本実施の形態では、実施の形態1と同様に、センスアンプ部SA20及びSA21のプリチャージ部及びYスイッチ部に着目して説明する。また、図4Aでは、図面の簡略化のため、n型拡散層のみを表示し、n型拡散層をソース及びドレインとして用いたNchトランジスタのみを表示している。
センスアンプ部SA20はn型拡散層NW1上に形成され、センスアンプ部SA21はn型拡散層NW2上に形成される。ビット線BT0及びBT1は、それぞれ図1のビット線BTに対応する。ビット線BN0及びBN1は、それぞれ図1のビット線BNに対応する。Yスイッチ制御信号YSW0及びYSW1は、それぞれ図1のYスイッチ制御信号YSWに対応する。以下では、代表として、センスアンプ部SA20の構成について説明する。
センスアンプ部SA20は、ゲートG21〜G27、コンタクトC21〜C28を有する。コンタクトC21〜C28は、n型拡散層NW1上に順に並んで形成される。ゲートG21〜G27は、それぞれコンタクトC21〜C27とコンタクトC22〜C28との間のn型拡散層NW1が形成されない領域に形成される。但し、ゲートG21、G24及びG27は、センスアンプ部SA21にまで延びて形成される。すなわち、センスアンプ部SA20とセンスアンプ部SA21とは、ゲートG21、G24及びG27を共有する。
図4Bは、センスアンプ部SA20におけるトランジスタ配置を示すレイアウト図である。コンタクトC21及びC28は、電源HVDD(1/2VDD)と接続される。コンタクトC22及びC24は、ビット線BT0と接続される。コンタクトC25及び27は、ビット線BN0と接続される。コンタクトC23は、バス線DTと接続される。コンタクトC26は、バス線DNと接続される。ゲートG21、G24及びG27には、プリチャージ制御信号PDLが印加される。ゲートG22、G23、G25及びG26は、Yスイッチ制御信号YSW0が印加される。
ゲートG21、コンタクトC21及びC22は、NchトランジスタPCTを構成する。ゲートG27、コンタクトC27及びC28は、NchトランジスタPCNを構成する。ゲートG24、コンタクトC24及びC25は、イコライザ回路EQを構成する。ゲートG22及びG23、コンタクトC22〜24は、NchトランジスタYTを構成する。ゲートG25及び26、コンタクトC25〜G27は、NchトランジスタYNを構成する。つまり、NchトランジスタYT及びYNは、NchトランジスタPCT及びPCN、イコライザ回路EQと比較して、2倍のチャネル幅を有する。
これにより、センスアンプ部SA20が、図1に示すプリチャージ部1023及びYスイッチ部1024を有することが理解できる。センスアンプ部SA21は、n型拡散層NW2上に形成され、かつYスイッチ制御信号YSW1が印加される他は、センスアンプ部SA21と同様の構成を有する。
本構成によれば、実施の形態1と同様に、同一ピッチかつ同一ゲート長のゲートを配置することで、最小の面積でセンスアンプ部のプリチャージ部及びYスイッチ部を実現することが可能となる。また、本構成では、Yスイッチ部のNchトランジスタのゲート幅を大きくすることができるので、Yスイッチ部の駆動能力を高めることができる。
実施の形態3
次に、実施の形態3にかかる半導体記憶装置について説明する。図5Aは、実施の形態3にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。図5Aは、2つのセンスアンプ部SA30及びSA31が並列配置される例について表示している。なお、本実施の形態では、実施の形態1と同様に、センスアンプ部SA30及びSA31のプリチャージ部及びYスイッチ部に着目して説明する。また、図5Aでは、図面の簡略化のため、n型拡散層のみを表示し、n型拡散層をソース及びドレインとして用いたNchトランジスタのみを表示している。
センスアンプ部SA30及びSA31は、n型拡散層NW1及びNW2上に形成される。ビット線BT0及びBT1は、それぞれ図1のビット線BTに対応する。ビット線BN0及びBN1は、それぞれ図1のビット線BNに対応する。Yスイッチ制御信号YSW0及びYSW1は、それぞれ図1のYスイッチ制御信号YSWに対応する。以下では、代表として、センスアンプ部SA30の構成について説明する。
センスアンプ部SA30は、ゲートG31〜G36、コンタクトC31〜C39を有する。コンタクトC31〜C35は、n型拡散層NW1上に順に並んで形成される。コンタクトC36〜C39は、それぞれコンタクトC31〜C34と対向する位置のn型拡散層NW2上に順に並んで形成される。
ゲートG31は、コンタクトC31とコンタクトC32との間のn型拡散層NW1が形成されない領域、及び、コンタクトC36とコンタクトC37との間のn型拡散層NW2が形成されない領域に形成される。つまり、ゲートG31は、n型拡散層NW1が配列される領域及びn型拡散層NW2が配列される領域を跨ぐ1本のゲートとして形成される。ゲートG32〜G34は、それぞれコンタクトC32〜C34とコンタクトC33〜C35との間のn型拡散層NW1が形成されない領域に形成される。ゲートG35及びG36は、それぞれコンタクトC37及びC38とコンタクトC38及びC39との間のn型拡散層NW2が形成されない領域に形成される。
図5Bは、センスアンプ部SA30におけるトランジスタ配置を示すレイアウト図である。コンタクトC31及びC36は、電源HVDD(1/2VDD)と接続される。コンタクトC32及びC34は、ビット線BT0と接続される。コンタクトC35、C37及び39は、ビット線BN0と接続される。コンタクトC33は、バス線DTと接続される。コンタクトC38は、バス線DNと接続される。ゲートG31及びG34には、プリチャージ制御信号PDLが印加される。ゲートG32、G33、G35及びG36は、Yスイッチ制御信号YSW0が印加される。
ゲートG31、コンタクトC31及びC32は、NchトランジスタPCTを構成する。ゲートG31、コンタクトC36及びC37は、NchトランジスタPCNを構成する。ゲートG34、コンタクトC34及びC35は、イコライザ回路EQを構成する。ゲートG32及びG33、コンタクトC32〜34は、NchトランジスタYTを構成する。ゲートG35及びG36、コンタクトC37〜G39は、NchトランジスタYNを構成する。つまり、NchトランジスタYT及びYNは、NchトランジスタPCT及びPCN、イコライザ回路EQと比較して、2倍のチャネル幅を有する。
これにより、センスアンプ部SA30が、図1に示すプリチャージ部1023及びYスイッチ部1024を有することが理解できる。センスアンプ部SA31は、センスアンプ部SA30を上下反転させ、n型拡散層NW1及びNW2を入れ換えた構成を有している。また、センスアンプ部SA31は、Yスイッチ制御信号YSW0に代えて、Yスイッチ制御信号YSW1が印加される。
本構成によれば、実施の形態2と同様に、同一ピッチかつ同一ゲート長のゲートを配置することで、最小の面積でセンスアンプ部のプリチャージ部及びYスイッチ部を実現することが可能となる。また、本構成では、Yスイッチ部のNchトランジスタのゲート幅を大きくすることができるので、実施の形態2と同様に、Yスイッチ部の駆動能力を高めることができる。さらに、本構成では、実施の形態2に比べて、ビット線が交差する箇所(図4Aのビット線BN0とBT1とが交差する箇所)を必要としない。よって、ビット線に接続する配線の錯綜を防ぎ、より柔軟な設計を行うことができる。
実施の形態4
次に、実施の形態4にかかる半導体記憶装置について説明する。図6Aは、実施の形態4にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。図6Aは、2つのセンスアンプ部SA40及びSA41が並列配置される例について表示している。なお、本実施の形態では、実施の形態1と同様に、センスアンプ部SA40及びSA41のプリチャージ部及びYスイッチ部に着目して説明する。また、図6Aでは、図面の簡略化のため、n型拡散層のみを表示し、n型拡散層をソース及びドレインとして用いたNchトランジスタのみを表示している。なお、センスアンプ部SA40は、実施の形態1にかかるセンスアンプ部SA10のトランジスタ配置を変更した転換例である。
センスアンプ部SA40及びSA41は、n型拡散層NW1及びNW2上に形成される。ビット線BT0及びBT1は、それぞれ図1のビット線BTに対応する。ビット線BN0及びBN1は、それぞれ図1のビット線BNに対応する。Yスイッチ制御信号YSW0及びYSW1は、それぞれ図1のYスイッチ制御信号YSWに対応する。以下では、代表として、センスアンプ部SA40の構成について説明する。
センスアンプ部SA40は、ゲートG41〜G45、コンタクトC41〜C48を有する。ゲートG43は、n型拡散層NW1が配列される領域とn型拡散層NW2が配列される領域とにまたがって形成される。ゲートG41は、ゲートG43左側のn型拡散層NW1が形成されない領域に形成される。ゲートG42は、ゲートG43左側のn型拡散層NW2が形成されない領域に形成される。ゲートG44は、ゲートG43右側のn型拡散層NW1が形成されない領域に形成される。ゲートG45は、ゲートG43右側のn型拡散層NW2が形成されない領域に形成される。
コンタクトC41は、ゲートG41左側のn型拡散層NW1上に形成される。コンタクトC42は、ゲートG41とゲートG43との間のn型拡散層NW1上に形成される。コンタクトC43は、ゲートG43とゲートG44との間のn型拡散層NW1上に形成される。コンタクトC44は、ゲートG44右側のn型拡散層NW1上に形成される。コンタクトC45は、ゲートG42左側のn型拡散層NW2上に形成される。コンタクトC46は、ゲートG42とゲートG43との間のn型拡散層NW2上に形成される。コンタクトC47は、ゲートG43とゲートG45との間のn型拡散層NW2上に形成される。コンタクトC48は、ゲートG45右側のn型拡散層NW2上に形成される。
コンタクトC44及びC45は、電源HVDD(1/2VDD)と接続される。コンタクトC42及びC46は、ビット線BT0と接続される。コンタクトC43及び47は、ビット線BN0と接続される。コンタクトC41は、バス線DTと接続される。コンタクトC48は、バス線DNと接続される。ゲートG42〜G44には、プリチャージ制御信号PDLが印加される。ゲートG41及びG45は、Yスイッチ制御信号YSW0が印加される。
図6Bは、センスアンプ部SA40におけるトランジスタ配置を示すレイアウト図である。ゲートG44、コンタクトC43及びC44は、NchトランジスタPCNを構成する。ゲートG42、コンタクトC45及びC46は、NchトランジスタPCTを構成する。ゲートG43、コンタクトC42、C43、C46及びC47は、イコライザ回路EQを構成する。つまり、イコライザ回路EQは、NchトランジスタPCT及びPCNよりもチャネル幅の大きなNchトランジスタとして構成される。ゲートG41、コンタクトC41及びC42は、NchトランジスタYTを構成する。ゲートG45、コンタクトC47及びC48は、NchトランジスタYNを構成する。
すなわち、センスアンプ部SA40は、センスアンプ部SA10と比べて、NchトランジスタPCT及びNchトランジスタYTの位置を入れ換えた構成を有する。
これにより、センスアンプ部SA40が、図1に示すプリチャージ部1023及びYスイッチ部1024を有することが理解できる。センスアンプ部SA41は、センスアンプ部SA41を左右反転させた構成を有する。
また、センスアンプ部SA40とセンスアンプ部SA41とは、コンタクトC44及びC48を共有する。よって、実施の形態1と同様に、センスアンプ部を小さな面積内に高密度に配置することができる。さらに、バス線DTを上側に、バス線DNを下側に配置することで、信号の取り出しを容易にすることができる。
本構成によれば、実施の形態1と同様に、同一ピッチかつ同一ゲート長のゲートを配置することで、最小の面積でセンスアンプ部のプリチャージ部及びYスイッチ部を実現することが可能となる。また、本構成では、イコライザ回路EQのゲート幅を大きくすることができるので、イコライズ時に迅速にビット線対を等電位化することができる。
実施の形態5
次に、実施の形態5にかかる半導体記憶装置について説明する。図7Aは、実施の形態5にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。図7Aは、3つのセンスアンプ部SA50〜SA52が並列配置される例について表示している。なお、本実施の形態では、実施の形態1と同様に、センスアンプ部SA50〜SA52のプリチャージ部及びYスイッチ部に着目して説明する。また、図7Aでは、図面の簡略化のため、n型拡散層のみを表示し、n型拡散層をソース及びドレインとして用いたNchトランジスタのみを表示している。
センスアンプ部SA50〜SA52のそれぞれは、n型拡散層NW1及びNW2上に形成される。ビット線BT0〜BT2は、それぞれ図1のビット線BTに対応する。ビット線BN0〜BN2は、それぞれ図1のビット線BNに対応する。Yスイッチ制御信号YSW0〜YSW2は、それぞれ図1のYスイッチ制御信号YSWに対応する。以下では、代表として、センスアンプ部SA50の構成について説明する。
センスアンプ部SA50は、ゲートG51〜G53、コンタクトC51〜C58を有する。ゲートG52は、n型拡散層NW1が配列される領域とn型拡散層NW2が配列される領域とにまたがって形成される。ゲートG51は、ゲートG52左側の、n型拡散層NW1が配列される領域とn型拡散層NW2が配列される領域とにまたがって形成される。ゲートG53は、ゲートG52右側の、n型拡散層NW1が配列される領域とn型拡散層NW2が配列される領域とにまたがって形成される。
コンタクトC51は、ゲートG51左側のn型拡散層NW1上に形成される。コンタクトC52は、ゲートG51とゲートG52との間のn型拡散層NW1上に形成される。コンタクトC53は、ゲートG52とゲートG53との間のn型拡散層NW1上に形成される。コンタクトC54は、ゲートG53右側のn型拡散層NW1上に形成される。コンタクトC55は、ゲートG51左側のn型拡散層NW2上に形成される。コンタクトC56は、ゲートG51とゲートG52との間のn型拡散層NW2上に形成される。コンタクトC57は、ゲートG52とゲートG53との間のn型拡散層NW2上に形成される。コンタクトC58は、ゲートG53右側のn型拡散層NW2上に形成される。
コンタクトC54及びC58は、電源HVDD(1/2VDD)と接続される。コンタクトC52及びC57は、ビット線BT0と接続される。コンタクトC53及びC56は、ビット線BN0と接続される。コンタクトC51は、バス線DTと接続される。コンタクトC55は、バス線DNと接続される。ゲートG52及びG53には、プリチャージ制御信号PDLが印加される。ゲートG51は、Yスイッチ制御信号YSW0が印加される。
図7Bは、センスアンプ部SA50におけるトランジスタ配置を示すレイアウト図である。ゲートG53、コンタクトC57及びC58は、NchトランジスタPCTを構成する。ゲートG53、コンタクトC53及びC54は、NchトランジスタPCNを構成する。ゲートG52、コンタクトC52、C53、C56及びC57は、イコライザ回路EQを構成する。つまり、イコライザ回路EQは、NchトランジスタPCT及びPCNよりもチャネル幅の大きなNchトランジスタとして構成される。ゲートG51、コンタクトC51及びC52は、NchトランジスタYTを構成する。ゲートG51、コンタクトC55及びC56は、NchトランジスタYNを構成する。
これにより、センスアンプ部SA50が、図1に示すプリチャージ部1023及びYスイッチ部1024を有することが理解できる。センスアンプ部SA51は、センスアンプ部SA50を左右反転させた構成を有する。センスアンプ部SA52は、センスアンプ部SA50と同様の構成を有する。
また、センスアンプ部SA50とセンスアンプ部SA51とは、コンタクトC54及びC58を共有する。センスアンプ部SA51とセンスアンプ部SA52とは、コンタクトC51及びC55を共有する。よって、実施の形態1と同様に、センスアンプ部を小さな面積内に高密度に配置することができる。
本構成によれば、実施の形態1と同様に、同一ピッチかつ同一ゲート長のゲートを配置することで、最小の面積でセンスアンプ部のプリチャージ部及びYスイッチ部を実現することが可能となる。また、本構成では、イコライザ回路EQのゲート幅を大きくすることができるので、イコライズ時に迅速にビット線対を等電位化することができる。さらに、ゲートの形状を均一化できるので、ゲートを一括して作成することが可能となる。また、上下段でゲートを分離する必要がないので、n型拡散層NW1とn型拡散層NW2との間の距離をより近接させることができる。
実施の形態6
次に、実施の形態6にかかる半導体記憶装置について説明する。図8Aは、実施の形態6にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。図8Aは、2つのセンスアンプ部SA60及びSA61が並列配置される例について表示している。なお、本実施の形態では、実施の形態1と同様に、センスアンプ部SA60及びSA61のプリチャージ部及びYスイッチ部に着目して説明する。また、図8Aでは、図面の簡略化のため、n型拡散層のみを表示し、n型拡散層をソース及びドレインとして用いたNchトランジスタのみを表示している。センスアンプ部SA60及びSA61は、実施の形態5にかかるセンスアンプ部SA50及びSA51のYスイッチ部の構成を変更した転換例である。
ビット線BT0及びBT1は、それぞれ図1のビット線BTに対応する。ビット線BN0及びBN1は、それぞれ図1のビット線BNに対応する。Yスイッチ制御信号Ya0、Ya1、Yb0及びYb1は、それぞれ図1のYスイッチ制御信号YSWに対応する。なお、本実施の形態では、Yスイッチ制御信号Ya0及びYa1を第2の制御信号、Yスイッチ制御信号Yb0及びYb1を第3の制御信号とも称する。
センスアンプ部SA60では、センスアンプ部SA50のゲートG51を、2本のゲートG61a及びG61bに変更している。また、センスアンプ部SA60では、センスアンプ部SA50のコンタクトC52を2個のコンタクトC62a及びC62bに、コンタクトC56を2個のコンタクトC66a及びC66bに変更している。なお、センスアンプ部SA60のゲートG62及びG63、コンタクトC61、C63〜C65、C67及びC68は、それぞれ、センスアンプ部SA50のゲートG52及びG53、コンタクトC51、C53〜C55、C57及びC58に相当する。
図8Bは、センスアンプ部SA60におけるトランジスタ配置を示すレイアウト図である。センスアンプ部SA60では、ゲートG61a、コンタクトC62a及びC62bは、NchトランジスタYTaを構成する。ゲートG61b、コンタクトC61及びC62bは、NchトランジスタYTbを構成する。ゲートG61a、コンタクトC66a及びC66bは、NchトランジスタYNaを構成する。ゲートG61b、コンタクトC65及びC66bは、NchトランジスタYNbを構成する。なお、本実施の形態では、NchトランジスタYTbを第5のトランジスタ、NchトランジスタYNbを第6のトランジスタとも称する。
つまり、センスアンプ部SA60は、センスアンプ部SA50のNchトランジスタYTと同様の構成を有する2個のNchトランジスタ、すなわちNchトランジスタYTa及びYTbを有する。また、センスアンプ部SA60は、センスアンプ部SA50のNchトランジスタYNと同様の構成を有する2個のNchトランジスタ、すなわちNchトランジスタYNa及びYNbを有する。
図8Cは、NchトランジスタYTa、YTb、YNa及びYNbを有するYスイッチ部1024aの構成を示す回路図である。Yスイッチ制御信号Ya及びYbは、それぞれ図1のYスイッチ制御信号YSWに対応する。図8Cに示すように、NchトランジスタYTa及びYTbは、ビット線BTとビット線BNとの間で並列に接続される。NchトランジスタYNa及びYNbは、ビット線BTとビット線BNとの間で並列に接続される。よって、センスアンプ部SA60の構成を採用することにより、YスイッチのNchトランジスタの実質的なチャネル幅を大きくすることができる。
よって、本構成によれば、実施の形態2と同様に、同一ピッチかつ同一ゲート長のゲートを配置することで、最小の面積でセンスアンプ部のプリチャージ部及びYスイッチ部を実現することが可能となる。また、本構成では、Yスイッチ部のNchトランジスタのゲート幅を大きくすることができるので、実施の形態2と同様に、Yスイッチ部の駆動能力を高めることができる。さらに、本構成では、実施の形態2に比べて、実施の形態5と同様に、ビット線が交差する箇所(図4Aのビット線BN0とBT1とが交差する箇所)を必要としない。よって、ビット線に接続する配線の錯綜を防ぎ、より柔軟な設計を行うことができる。
実施の形態7
次に、実施の形態7にかかる半導体記憶装置について説明する。図9Aは、実施の形態7にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。図9Aは、4つのセンスアンプ部SA710、SA711、SA720及びSA721が配置される例について表示している。なお、本実施の形態では、実施の形態1と同様に、センスアンプ部SA710、SA711、SA720及びSA721のプリチャージ部及びYスイッチ部に着目して説明する。また、図9Aでは、図面の簡略化のため、n型拡散層のみを表示し、n型拡散層をソース及びドレインとして用いたNchトランジスタのみを表示している。
センスアンプ部SA710及び711は、n型拡散層NW1及びNW2上に形成される。センスアンプ部SA720及び721は、n型拡散層NW2及びNW3上に形成される。ビット線BT00、BT01、BT10及びBT11は、それぞれ図1のビット線BTに対応する。ビット線BN00、BN01、BN10及びBN11は、それぞれ図1のビット線BNに対応する。Yスイッチ制御信号Y00、Y01、Y10及びY11は、それぞれ図1のYスイッチ制御信号YSWに対応する。n型拡散層NW1〜NW3は、同一の方向に整列して配置されている。プリチャージ制御信号PDL0及びPDL1は、図1のプリチャージ制御信号PDLに対応する。なお、本実施の形態では、プリチャージ制御信号PDL0を第1の制御信号、プリチャージ制御信号PDL1を第4の制御信号と称する。また、本実施の形態では、Yスイッチ制御信号Y00及びY01を第2の制御信号、Yスイッチ制御信号Y10及びY11を第5の制御信号と称する。本実施の形態では、ビット線BT00及びBT01を第1のビット線、ビット線BN00及びBN01を第2のビット線、ビット線BT10及びBT11を第3のビット線、ビット線BN10及びBN11を第4のビット線と称する。
センスアンプ部SA710は、ゲートG711〜714、コンタクトC711〜C715、C721及びC722を有する。ゲートG712は、n型拡散層NW1が配列される領域とn型拡散層NW2が配列される領域とにまたがって形成される。ゲートG711は、ゲートG712左側のn型拡散層NW1が形成されない領域に形成される。ゲートG713は、ゲートG712右側のn型拡散層NW1が形成されない領域に形成される。ゲートG714は、ゲートG713右側のn型拡散層NW1が形成されない領域に形成される。
コンタクトC711は、ゲートG711左側のn型拡散層NW1上に形成される。コンタクトC712は、ゲートG711とゲートG712との間のn型拡散層NW1上に形成される。コンタクトC713は、ゲートG712とゲートG713との間のn型拡散層NW1上に形成される。コンタクトC714は、ゲートG713とゲートG714との間のn型拡散層NW1上に形成される。コンタクトC715は、ゲートG714右側のn型拡散層NW1上に形成される。コンタクトC721は、ゲートG712左側のn型拡散層NW2上に形成される。コンタクトC722は、ゲートG712右側のn型拡散層NW2上に形成される。
コンタクトC713は、電源HVDD(1/2VDD)と接続される。コンタクトC712及びC721は、ビット線BT00と接続される。コンタクトC714及びC722は、ビット線BN00と接続される。コンタクトC711は、バス線DTと接続される。コンタクトC715は、バス線DNと接続される。ゲートG712及びG713には、プリチャージ制御信号PDL0が印加される。ゲートG711及び714は、Yスイッチ制御信号Y00が印加される。
図9Bは、センスアンプ部SA711におけるトランジスタ配置を示すレイアウト図である。ゲートG712、コンタクトC712及びC713は、NchトランジスタPCTを構成する。ゲートG713、コンタクトC713及びC714は、NchトランジスタPCNを構成する。ゲートG712、コンタクトC721及びC722は、イコライザ回路EQを構成する。ゲートG711、コンタクトC711及びC712は、NchトランジスタYTを構成する。ゲートG714、コンタクトC714及びC715は、NchトランジスタYNを構成する。
センスアンプ部SA711は、ゲートG715〜718、コンタクトC715〜C719、C725及びC726を有する。センスアンプ部SA711は、センスアンプ部SA710と同様の構成を有する。但し、ゲートG715〜718、コンタクトC715〜C719、C725及びC726は、それぞれ、センスアンプ部SA710のゲートG711〜714、コンタクトC711〜C715、C721及びC722に対応する。センスアンプ部SA710及びSA711は、コンタクトC715を共用する。
センスアンプ部SA720及びSA721は、それぞれセンスアンプ部SA711及び710と同様の構成を有する。この場合、センスアンプ部SA720及びSA721では、n型拡散層NW3は、n型拡散層NW1に対応する。ゲートG731〜G738は、それぞれゲートG718〜G711に対応する。n型拡散層NW2上に形成されたコンタクトC731〜C739、C723、C724、C727及びC728は、それぞれ、コンタクトC719〜C711、C726、C725、C722及びC721に対応する。センスアンプ部SA720及びSA721は、コンタクトC735を共用する。
つまり、センスアンプ部SA720及びSA721は、図9A上において、センスアンプ部SA711及び710を上下左右反転(ないしは、180°回転)させて配置したものとして理解できる。
本構成によれば、同一ピッチかつ同一ゲート長のゲートを配置することで、最小の面積でセンスアンプ部のプリチャージ部及びYスイッチ部を実現することが可能となる。また、上下の両方からのビット線対に対して、センスアンプ部を最小の面積で配置することができる。
実施の形態1〜6にかかるセンスアンプ部の場合、上下に2つのセンスアンプ部を配置しようとすると、4列のn型拡散層が必要であった。ところが、本構成によれば、n型拡散層NW2を用いて、イコライザ回路EQを交互に配置することにより、3列のn型拡散層を配置すれば足りる。よって、本構成によれば、センスアンプ部を小面積に効率的に配置することが可能である。
実施の形態8
次に、実施の形態8にかかる半導体記憶装置について説明する。図10は、実施の形態8にかかるセンスアンプ部及びセンスアンプドライバの要部の構成を模式的に示すレイアウト図である。図10では、図面の簡略化のため、n型拡散層のみを表示し、n型拡散層をソース及びドレインとして用いたNchトランジスタのみを表示している。
本実施の形態では、並列配置されたセンスアンプ部SA80〜SA83を有する。但し、図面の簡略化のため、図10では、両端のセンスアンプ部SA80及びSA83のみを表示している。センスアンプ部SA80及びSA82は、実施の形態1にかかるセンスアンプ部SA10と同様の構成を有する。センスアンプ部SA81及びSA83は、実施の形態1にかかるセンスアンプ部SA11と同様の構成を有する。
ビット線BT0〜BT3は、図1のビット線BTに対応し、それぞれセンスアンプ部SA80〜SA83と接続される。ビット線BN0〜BN3は、図1のビット線BNに対応し、それぞれセンスアンプ部SA80〜SA83と接続される。Yスイッチ制御信号YSW0〜YSW3は、図1のYスイッチ制御信号YSWに対応し、それぞれセンスアンプ部SA80〜SA83と接続される。但し、図面の簡略化のため、図10では、ビット線BT0及びBT3、ビット線BN0及びBN3、Yスイッチ制御信号YSW0及びYSW3のみを表示している。なお、SAP0〜SAP3は、それぞれセンスアンプ部SA80〜SA83のセンスアンプピッチである。
センスアンプ部SA80の左側には、センスアンプドライバのNchトランジスタSDN0及びSDN2が形成されている。センスアンプ部SA83の左側には、センスアンプドライバのNchトランジスタSDN2及びSDN3が形成されている。NchトランジスタSDN0〜SDN3は、図1のセンスアンプドライバ1022のNchトランジスタSDNに対応する。NchトランジスタSDN0〜SDN3は、共通ソース線SNとグランドGNDとの間に接続され、ゲートにセンスアンプ制御信号SENが入力される。なお、本実施の形態では、NchトランジスタSDN0〜SDN3を第5のトランジスタとも称する。また、本実施の形態では、図1のPchトランジスタSDPを第6のトランジスタとも称する。
なお、4つのNchトランジスタSDN0〜SDN3は、4つのセンスアンプのピッチSAP0〜SAP3が占有する領域内に形成される。つまり、NchトランジスタSDN0〜SDN3は、センスアンプピッチの余白を利用して配置される。これにより、効率的にセンスアンプ部及びセンスアンプドライバを、4センスアンプピッチごとに繰り返して配置することができる。
実施の形態9
次に、実施の形態9にかかる半導体記憶装置について説明する。実施の形態9にかかる半導体記憶装置では、センスアンプ部及びセンスアンプドライバの他に、共通ソース線SP及びSNをプリチャージする共通ソース線プリチャージ部が追加されている。図11Aは、実施の形態9にかかる半導体記憶装置のセンスアンプ部、センスアンプドライバ及び共通ソース線プリチャージ部の接続関係を模式的に示す回路図である。図11Aでは、図面の簡略化のため、センスアンプドライバ1022、アンプ部1021及び共通ソース線プリチャージ部1025のみを表示している。センスアンプドライバ1022、アンプ部1021は、図1と同様であるので、説明を省略する。
共通ソース線プリチャージ部1025は、NchトランジスタPCSP及びPCSN、イコライザ回路EQSAを有する。NchトランジスタPCSP及びPCSNは、センスアンプ部1002が非活性時に、共通ソース線SP及びSNを1/2VDDにプリチャージするための素子である。NchトランジスタPCSPは、共通ソース線SPと電源HVDD(1/2VDD)との間に接続される。NchトランジスタPCSNは、共通ソース線SNと電源HVDD(1/2VDD)との間に接続される。イコライザ回路EQSAは、共通ソース線SP及びSNを高速に等電位化するための素子である。
イコライザ回路EQSAは、共通ソース線SPと共通ソース線SNとの間に接続される。イコライザ回路EQSAは、NMOSトランスファーゲートとして構成される。換言すれば、イコライザ回路EQSAは、共通ソース線SPと共通ソース線SNとの間を電気的に接続または切断するスイッチとして機能する。
なお、NchトランジスタPCSP及びPCSNのゲート、イコライザ回路EQSAの制御端子には、プリチャージ制御信号PDLが印加される。よって、NchトランジスタPCSP及びPCSN、イコライザ回路EQSAは、同期してオン/オフする。
続いて、実施の形態9にかかる半導体記憶装置のレイアウトについて説明する。図11Bは、実施の形態9にかかるセンスアンプ部、センスアンプドライバ及び共通ソース線プリチャージ部の要部の構成を模式的に示すレイアウト図である。図11Bでは、図面の簡略化のため、n型拡散層のみを表示し、n型拡散層をソース及びドレインとして用いたNchトランジスタのみを表示している。
本実施の形態では、並列配置されたセンスアンプ部SA90〜SA93を有する。図面の簡略化のため、図11Bでは、両端のセンスアンプ部SA90及びSA93のみを表示している。センスアンプ部SA90及びSA92は、実施の形態1にかかるセンスアンプ部SA10と同様の構成を有する。センスアンプ部SA91及びSA93は、実施の形態1にかかるセンスアンプ部SA11と同様の構成を有する。
ビット線BT0〜BT3は、図1のビット線BTに対応し、それぞれセンスアンプ部SA90〜SA93と接続される。ビット線BN0〜BN3は、図1のビット線BNに対応し、それぞれセンスアンプ部SA90〜SA93と接続される。Yスイッチ制御信号YSW0〜YSW3は、図1のYスイッチ制御信号YSWに対応し、それぞれSA90〜SA93と接続される。但し、図面の簡略化のため、図11Bでは、ビット線BT0及びBT3、ビット線BN0及びBN3、Yスイッチ制御信号YSW0及びYSW3のみを表示している。なお、SAP0〜SAP3は、それぞれセンスアンプ部SA90〜SA93のセンスアンプピッチである。
図11Bに示すように、センスアンプ部SA90の左側のn型拡散層NW1を用いて、共通ソース線プリチャージ部のNchトランジスタPCSP及びPCSN、イコライザ回路EQSAが形成される。また、センスアンプ部SA90の左側のn型拡散層NW2を用いて、センスアンプドライバのNchトランジスタSDNが形成されている。
なお、NchトランジスタPCSP及びPCSN、イコライザ回路EQSAは、4つのセンスアンプ部SA90〜SA93のピッチSAP0〜SAP3が占有する領域内に形成される。つまり、NchトランジスタPCSP及びPCSN、イコライザ回路EQSAは、センスアンプピッチの余白を利用して配置される。これにより、効率的にセンスアンプ部、センスアンプドライバ及び共通ソース線プリチャージ部を、4センスアンプピッチごとに繰り返して配置することができる。
実施の形態10
次に、実施の形態10にかかる半導体記憶装置について説明する。実施の形態10にかかる半導体記憶装置では、アンプ部とプリチャージ部及びYスイッチ部が形成される領域との間のゲート配置が異なる例について説明する。図12Aは、実施の形態11にかかるアンプ部及びプリチャージ部及びYスイッチ部が形成される領域の要部の構成を模式的に示すレイアウト図である。図12Aでは、プリチャージ部及びYスイッチ部が形成される領域SAについては、図面の簡略化のため、プリチャージ部及びYスイッチ部が形成される領域SAのゲートGSA、コンタクトCSA及びn型拡散層NW1のみを表示している。なお、プリチャージ部及びYスイッチ部が形成される領域SAには、上述の共通ソース線プリチャージ部及びセンスアンプドライバが形成されていてもよい。
図12Aでは、アンプ部が配置される領域AMPに、アンプ部AMP0〜AMP2が配置される例を示している。アンプ部AMP0〜AMP2はそれぞれセンスアンプピッチSAP内に配置される。アンプ部AMP0〜AMP2は、センスアンプ部よりも大きなゲート長、ゲート幅を有するトランジスタが用いられる。ビット線BT0〜BT2は、図1のビット線BTに対応し、それぞれアンプ部AMP0〜AMP2と接続される。ビット線BN0〜BN2は、図1のビット線BNに対応し、それぞれアンプ部AMP0〜AMP2と接続される。
アンプ部が配置される領域AMPでは、n型拡散層NW1と同一の方向に、n型拡散層NW4が整列して配置される。アンプ部AMP0〜AMP2は、ゲートG1及びG2を有する。ゲートG2は、ゲートG1の右側に配置される。なお、ゲートG1とゲートG2との間には、1つのゲートが配置されない領域が存在する。
図12Bは、アンプ部AMP0におけるトランジスタ配置を示すレイアウト図である。ゲートG1左側のn型拡散層NW4上には、コンタクトC111〜C113がゲートG1に沿って形成される。ゲートG1右側のn型拡散層NW4上には、コンタクトC121〜C123がゲートG1に沿って形成される。ゲートG2左側のn型拡散層NW4上には、コンタクトC131〜C133がゲートG2に沿って形成される。ゲートG2右側のn型拡散層NW4上には、コンタクトC141〜C143がゲートG2に沿って形成される。なお、図12Aでは、図面の簡略化のため、コンタクトC111〜C113、C121〜C123、C131〜C133及びC141〜C143については、符号の表示を省略している。
ゲートG1及びコンタクトC131〜133は、ビット線BN0と接続される。ゲートG2及びコンタクトC121〜123は、ビット線BT0と接続される。コンタクトC111〜C113及びコンタクトC141〜C143は、共通ソース線SNと接続される。
以上より、ゲートG1、コンタクトC111〜C113、コンタクトC121〜123は、NchトランジスタSNTを構成する。ゲートG2、コンタクトC131〜C133、コンタクトC141〜143は、NchトランジスタSNNを構成する。
アンプ部AMP1及びAMP2は、アンプ部AMP0と同様の構成を有する。但し、アンプ部AMP1は、アンプ部AMP0のビット線BT0及びBN0の代わりに、ビット線BT1及びBNに接続される。アンプ部AMP2は、アンプ部AMP0のビット線BT0及びBN0の代わりに、ビット線BT2及びBN2に接続される。また、アンプ部AMP1及びAMP2は、コンタクトC111〜C113として、アンプ部AMP0及びAMP1のコンタクトC141〜C143を共有する。
以上、本構成によれば、ゲート長及びピッチの異なる領域を混載することができる。本構成では、センスアンプ部とアンプ部との間のゲートを不連続に配置するので、センスアンプ部を、アンプ部から独立して微細化することが可能である。
なお、図12Aではプリチャージ部およびYスイッチ部が形成される領域SAのゲートは、アンプ部が配置される領域AMPのゲートと同じ方向に延伸している。しかし、これは例示に過ぎない。すなわち、ゲート幅及びピッチが異なる2つの領域のゲートの延伸方向は、90°異なっていてもよい。例えば、プリチャージ部およびYスイッチ部が形成される領域SAのゲート延伸方向は、アンプ部が配置される領域AMPのゲート延伸方向と90°異なっていてもよい。図13は、プリチャージ部およびYスイッチ部が形成される領域SAのゲート延伸方向とアンプ部が配置される領域AMPのゲート延伸方向とが90°異なる場合のレイアウトを模式的に示すレイアウト図である。なお、図13では、図面の簡略化のため、アンプ部が配置される領域AMPのn型拡散層NW4、コンタクトCAMP、ゲートG1及びG2と、プリチャージ部及びYスイッチ部が形成される領域SAのゲートGSA、コンタクトCSA及びn型拡散層NW1と、のみを表示している。但し、この場合でも、図12Aと同様に、プリチャージ部およびYスイッチ部が形成される領域SA内に形成されるゲート長及びピッチは同一である。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態ではノンシェアードタイプのセンスアンプを例示して説明したが、シェアードタイプであっても同様に応用できる。センスアンプ部とビット線とを分離する伝達トランジスタを同一のゲート長の他のトランジスタと連続して配置することも可能である。同様に、オープンビット方式のセンスアンプを適用することもできる。
また、メモリセルの繰り返しピッチに合わせてセンスアンプ部を配置できる半導体記憶装置ならば、SRAMやフラッシュメモリなどの不揮発性半導体記憶装置にも応用できる。
上述の実施の形態で説明した各センスアンプ部の構成は例示に過ぎない。すなわち、各センスアンプ部のレイアウトは、適宜左右反転、上下反転、180°反転することが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。