JP3004177B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3004177B2 JP3004177B2 JP6216264A JP21626494A JP3004177B2 JP 3004177 B2 JP3004177 B2 JP 3004177B2 JP 6216264 A JP6216264 A JP 6216264A JP 21626494 A JP21626494 A JP 21626494A JP 3004177 B2 JP3004177 B2 JP 3004177B2
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Description
【０００１】
【産業上の利用分野】この発明は、センスアンプに係わ
り、特に半導体記憶装置に用いられ、ビット線に流れる
信号を増幅し、この増幅された信号をデ−タ線に伝える
機能を有するセンスアンプに関する。
り、特に半導体記憶装置に用いられ、ビット線に流れる
信号を増幅し、この増幅された信号をデ−タ線に伝える
機能を有するセンスアンプに関する。
【０００２】
【従来の技術】現在、典型的なダイナミック型半導体記
憶装置では、メモリセルにビット線対が接続され、この
ビット線対間の電位差をセンスアンプで増幅することに
より、ビット線に流れる信号を増幅するようにしてい
る。
憶装置では、メモリセルにビット線対が接続され、この
ビット線対間の電位差をセンスアンプで増幅することに
より、ビット線に流れる信号を増幅するようにしてい
る。
【０００３】上記センスアンプには、ビット線対間の電
位差をセンス増幅するセンス回路が含まれている。この
センス回路としては、２つのトランジスタが、互いにビ
ット線対間にクロスカップルされたものが一般的であ
る。
位差をセンス増幅するセンス回路が含まれている。この
センス回路としては、２つのトランジスタが、互いにビ
ット線対間にクロスカップルされたものが一般的であ
る。
【０００４】また、ビット線対は所定カラム分設けられ
ている。メモリセルからデ−タを取り出す時、あるいは
メモリセルへデ−タを書き込む時には、カラムデコ−ダ
から出力されるカラム選択信号により、複数のビット線
対から任意のビット線対を選択する。このようなカラム
選択信号に基いて、ビット線対とデ−タ線対とを電気的
に接続したり、遮断したりするために、ビット線対とデ
−タ線対との間にはカラムゲ−トが設けられている。
ている。メモリセルからデ−タを取り出す時、あるいは
メモリセルへデ−タを書き込む時には、カラムデコ−ダ
から出力されるカラム選択信号により、複数のビット線
対から任意のビット線対を選択する。このようなカラム
選択信号に基いて、ビット線対とデ−タ線対とを電気的
に接続したり、遮断したりするために、ビット線対とデ
−タ線対との間にはカラムゲ−トが設けられている。
【０００５】図２３は、この類いの回路の一般的な回路
図である。この図２３には１カラム（１ビット）分が示
されている。図２３に示すように、半導体記憶装置内に
はビット線ＢＬ、およびこれと対となる反転ビット線Ｂ
ＢＬ（この明細書においては、最先のＢが反転信号を示
すものとする）が設けられ、ビット線対を構成してい
る。
図である。この図２３には１カラム（１ビット）分が示
されている。図２３に示すように、半導体記憶装置内に
はビット線ＢＬ、およびこれと対となる反転ビット線Ｂ
ＢＬ（この明細書においては、最先のＢが反転信号を示
すものとする）が設けられ、ビット線対を構成してい
る。
【０００６】センス回路４はビット線対ＢＬ、ＢＢＬ間
に接続され、Ｎチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳ
と称す）Ｑ１およびＱ２と、Ｐチャネル型ＭＯＳＦＥＴ
（以下ＰＭＯＳと称す）Ｑ５およびＱ６とにより構成さ
れている。
に接続され、Ｎチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳ
と称す）Ｑ１およびＱ２と、Ｐチャネル型ＭＯＳＦＥＴ
（以下ＰＭＯＳと称す）Ｑ５およびＱ６とにより構成さ
れている。
【０００７】ＮＭＯＳ Ｑ１のソ−スは反転センス信号
線ＢＳＡＮに接続され、そのドレインはビット線ＢＬに
接続され、そのゲ−トは反転ビット線ＢＢＬに接続され
ている。ＮＭＯＳ Ｑ２のソ−スは反転センス信号線Ｂ
ＳＡＮに接続され、そのドレインは反転ビット線ＢＢＬ
に接続され、そのゲ−トはビット線ＢＬに接続されてい
る。ＰＭＯＳ Ｑ５のソ−スはセンス信号線ＳＡＮに接
続され、そのドレインはビット線ＢＬに接続され、その
ゲ−トは反転ビット線ＢＢＬに接続されている。ＰＭＯ
Ｓ Ｑ６のソ−スはセンス信号線ＳＡＮに接続され、そ
のドレインは反転ビット線ＢＢＬに接続され、そのゲ−
トはビット線ＢＬに接続されている。
線ＢＳＡＮに接続され、そのドレインはビット線ＢＬに
接続され、そのゲ−トは反転ビット線ＢＢＬに接続され
ている。ＮＭＯＳ Ｑ２のソ−スは反転センス信号線Ｂ
ＳＡＮに接続され、そのドレインは反転ビット線ＢＢＬ
に接続され、そのゲ−トはビット線ＢＬに接続されてい
る。ＰＭＯＳ Ｑ５のソ−スはセンス信号線ＳＡＮに接
続され、そのドレインはビット線ＢＬに接続され、その
ゲ−トは反転ビット線ＢＢＬに接続されている。ＰＭＯ
Ｓ Ｑ６のソ−スはセンス信号線ＳＡＮに接続され、そ
のドレインは反転ビット線ＢＢＬに接続され、そのゲ−
トはビット線ＢＬに接続されている。
【０００８】また、ビット線対ＢＬ、ＢＢＬとセンス回
路との相互接続点と、デ−タ線対ＤＱ、ＢＤＱとの間に
はカラムゲ−ト５が設けられている。カラムゲ−ト５
は、ＮＭＯＳ Ｑ３およびＮＭＯＳ Ｑ４により構成さ
れている。
路との相互接続点と、デ−タ線対ＤＱ、ＢＤＱとの間に
はカラムゲ−ト５が設けられている。カラムゲ−ト５
は、ＮＭＯＳ Ｑ３およびＮＭＯＳ Ｑ４により構成さ
れている。
【０００９】ＮＭＯＳ Ｑ３のソ−スはビット線ＢＬに
接続され、そのドレインはデ−タ線ＤＱに接続され、そ
のゲ−トはカラム選択信号線ＣＳＬに接続されている。
ＮＭＯＳ Ｑ４のソ−スは反転ビット線ＢＢＬに接続さ
れ、そのドレインは反転デ−タ線ＢＤＱに接続され、そ
のゲ−トはカラム選択信号線ＣＳＬに接続されている。
上記構成のように、一般的な回路では、１カラムにつ
いて、４つのＮＭＯＳと、２つのＰＭＯＳとから成る。
これらのトランジスタを半導体基板中に形成するために
は、トランジスタを互いに分離するための領域、即ちフ
ィ−ルド酸化膜などの素子分離領域を形成して基板上に
素子領域を得る必要がある。上記センスアンプでは、６
つの素子があるために、基本的に６つの素子領域が必要
である。
接続され、そのドレインはデ−タ線ＤＱに接続され、そ
のゲ−トはカラム選択信号線ＣＳＬに接続されている。
ＮＭＯＳ Ｑ４のソ−スは反転ビット線ＢＢＬに接続さ
れ、そのドレインは反転デ−タ線ＢＤＱに接続され、そ
のゲ−トはカラム選択信号線ＣＳＬに接続されている。
上記構成のように、一般的な回路では、１カラムにつ
いて、４つのＮＭＯＳと、２つのＰＭＯＳとから成る。
これらのトランジスタを半導体基板中に形成するために
は、トランジスタを互いに分離するための領域、即ちフ
ィ−ルド酸化膜などの素子分離領域を形成して基板上に
素子領域を得る必要がある。上記センスアンプでは、６
つの素子があるために、基本的に６つの素子領域が必要
である。
【００１０】特にＮＭＯＳ回路部分のみに着目すると、
４つの素子領域が必要である。しかしながら、上記セン
スアンプでは、特にＮＭＯＳ回路部分で、４つの素子領
域を必要とすることにより、基板上で素子分離領域が占
める面積が増加するという問題があった。このため、チ
ップサイズの縮小が困難となっている。
４つの素子領域が必要である。しかしながら、上記セン
スアンプでは、特にＮＭＯＳ回路部分で、４つの素子領
域を必要とすることにより、基板上で素子分離領域が占
める面積が増加するという問題があった。このため、チ
ップサイズの縮小が困難となっている。
【００１１】
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みて為されたもので、その目的は、センスアン
プを構成するトランジスタを分離するための領域を少な
くでき、チップサイズの縮小を図ることのできるセンス
アンプを具備する半導体集積回路装置を提供することに
ある。
な点に鑑みて為されたもので、その目的は、センスアン
プを構成するトランジスタを分離するための領域を少な
くでき、チップサイズの縮小を図ることのできるセンス
アンプを具備する半導体集積回路装置を提供することに
ある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体集積回路装置では、カラムゲ
−トとセンス回路とを持ち、カラムゲ−トの素子パタ−
ンとセンス回路の素子パタ−ンとが融合されたセンスア
ンプを持つ。
に、この発明に係る半導体集積回路装置では、カラムゲ
−トとセンス回路とを持ち、カラムゲ−トの素子パタ−
ンとセンス回路の素子パタ−ンとが融合されたセンスア
ンプを持つ。
【００１３】
【作用】この構成であると、カラムゲ−トが含む素子
と、センス回路が含む素子とをそれぞれパタ−ンとして
融合することにより、素子領域を設定するために必要な
素子分離領域を削減でき、チップサイズの縮小化を達成
できる。
と、センス回路が含む素子とをそれぞれパタ−ンとして
融合することにより、素子領域を設定するために必要な
素子分離領域を削減でき、チップサイズの縮小化を達成
できる。
【００１４】しかも、カラムゲ−トの素子と、センス回
路の素子とをそれぞれパタ−ンとして融合したことで、
メモリ容量の増大に伴ってカラム数が増加したとして
も、一つの素子領域中で上記の構成を繰り返すだけで、
増加したカラム数に必要なセンスアンプを得ることがで
きるようになる。即ち、上記構成は、一つの素子領域で
無限に繰り返せる。
路の素子とをそれぞれパタ−ンとして融合したことで、
メモリ容量の増大に伴ってカラム数が増加したとして
も、一つの素子領域中で上記の構成を繰り返すだけで、
増加したカラム数に必要なセンスアンプを得ることがで
きるようになる。即ち、上記構成は、一つの素子領域で
無限に繰り返せる。
【００１５】このように、上記センスアンプは、一つの
素子領域で無限に繰り返すことができるため、半導体記
憶装置の記憶容量が増えるに連れて、そのチップサイズ
の縮小化率は、自動的に高まる。
素子領域で無限に繰り返すことができるため、半導体記
憶装置の記憶容量が増えるに連れて、そのチップサイズ
の縮小化率は、自動的に高まる。
【００１６】
【実施例】以下、図面を参照して、この発明を実施例に
より説明する。この説明において全図にわたり共通の部
分には共通の参照符号を付すことで重複する説明を避け
ることにする。
より説明する。この説明において全図にわたり共通の部
分には共通の参照符号を付すことで重複する説明を避け
ることにする。
【００１７】図３は、この発明の第１の実施例に係るセ
ンスアンプを適用できるダイナミック型ＲＡＭの概略構
成を示すブロック図である。図３に示すように、半導体
チップ上には、複数のダイナミック型メモリセルＭ11〜
Ｍ44がマトリクス状に形成されたメモリセルマトリクス
（アレ−）１が設けられている。ここで、メモリセルＭ
11〜Ｍ44は、ドレインをビット線に接続し、ソ−スをキ
ャパシタに接続した１トランジスタ１キャパシタ型セル
により構成されている。
ンスアンプを適用できるダイナミック型ＲＡＭの概略構
成を示すブロック図である。図３に示すように、半導体
チップ上には、複数のダイナミック型メモリセルＭ11〜
Ｍ44がマトリクス状に形成されたメモリセルマトリクス
（アレ−）１が設けられている。ここで、メモリセルＭ
11〜Ｍ44は、ドレインをビット線に接続し、ソ−スをキ
ャパシタに接続した１トランジスタ１キャパシタ型セル
により構成されている。
【００１８】同一のロウに配置されているメモリセルの
ゲ−トにはワ−ド線ＷＬ１〜ＷＬ４が共通に接続され、
これらワ−ド線ＷＬ１〜ＷＬ４それぞれの一端には、ロ
ウアドレス信号（図示せず）に基いて所定のロウを選択
するロウデコ−ダ２が接続されている。
ゲ−トにはワ−ド線ＷＬ１〜ＷＬ４が共通に接続され、
これらワ−ド線ＷＬ１〜ＷＬ４それぞれの一端には、ロ
ウアドレス信号（図示せず）に基いて所定のロウを選択
するロウデコ−ダ２が接続されている。
【００１９】同一のカラムに配置されているメモリセル
のドレインは、基本的に１つのビット線に接続されるも
のであるが、この実施例では、同一のカラムに配置され
ているメモリセルのドレインを、ビット線ＢＬ（ＢＬ１
〜ＢＬ４）、およびこのビット線ＢＬと対になる反転ビ
ット線ＢＢＬ（ＢＢＬ１〜ＢＢＬ４）に交互に接続し、
ビット線対によりカラムを構成する形となっている。そ
のビット線対の配置形状は、折り返しビット線（FOLDED
BIT LINE ）型である。
のドレインは、基本的に１つのビット線に接続されるも
のであるが、この実施例では、同一のカラムに配置され
ているメモリセルのドレインを、ビット線ＢＬ（ＢＬ１
〜ＢＬ４）、およびこのビット線ＢＬと対になる反転ビ
ット線ＢＢＬ（ＢＢＬ１〜ＢＢＬ４）に交互に接続し、
ビット線対によりカラムを構成する形となっている。そ
のビット線対の配置形状は、折り返しビット線（FOLDED
BIT LINE ）型である。
【００２０】ビット線対ＢＬ、ＢＢＬの一端には、ビッ
ト線対間の電位差を増幅するカラム用センスアンプ３が
接続されている。このセンスアンプ３は、各ビット線対
（カラム）毎に設けられたセンス回路４-1〜４-4および
カラムゲ−ト５-1〜５-4を含む。
ト線対間の電位差を増幅するカラム用センスアンプ３が
接続されている。このセンスアンプ３は、各ビット線対
（カラム）毎に設けられたセンス回路４-1〜４-4および
カラムゲ−ト５-1〜５-4を含む。
【００２１】尚、センスアンプ３は、現在の技術段階で
は、クロスカップルラッチ型のセンス回路、即ちセンス
回路４のみと考えるのが通常であるが、この発明では、
後の記載から明らかとなるように、センス回路４とカラ
ムゲ−ト５とが融合されるため、この明細書において
は、センスアンプ３がセンス回路４およびカラムゲ−ト
５を含む、と定義する。
は、クロスカップルラッチ型のセンス回路、即ちセンス
回路４のみと考えるのが通常であるが、この発明では、
後の記載から明らかとなるように、センス回路４とカラ
ムゲ−ト５とが融合されるため、この明細書において
は、センスアンプ３がセンス回路４およびカラムゲ−ト
５を含む、と定義する。
【００２２】センス回路４-1〜４-4のそれぞれには、セ
ンス信号ＳＡＮと、その反転信号ＢＳＡＮが供給され
る。また、カラムゲ−ト５-1〜５-4のそれぞれには、カ
ラムセレクト信号ＣＳＬ１〜ＣＳＬ４が供給される。こ
れらカラムセレクト信号ＣＳＬ１〜ＣＳＬ４をカラムゲ
−ト５-1〜５-4へ供給するための配線はカラムデコ−ダ
６に接続されている。カラムデコ−ダ６は、カラムアド
レス信号（図示せず）に基いて、上記カラムセレクト信
号ＣＳＬ１〜ＣＳＬ４を生成する。
ンス信号ＳＡＮと、その反転信号ＢＳＡＮが供給され
る。また、カラムゲ−ト５-1〜５-4のそれぞれには、カ
ラムセレクト信号ＣＳＬ１〜ＣＳＬ４が供給される。こ
れらカラムセレクト信号ＣＳＬ１〜ＣＳＬ４をカラムゲ
−ト５-1〜５-4へ供給するための配線はカラムデコ−ダ
６に接続されている。カラムデコ−ダ６は、カラムアド
レス信号（図示せず）に基いて、上記カラムセレクト信
号ＣＳＬ１〜ＣＳＬ４を生成する。
【００２３】センス回路を、その一つについてのみ着目
して説明すると、センス回路４-1は、ビット線ＢＬ１と
ＢＢＬ１との間に挿設されており、センス信号ＳＡＮ
と、その反転信号ＢＳＡＮが供給されることで導通され
る。
して説明すると、センス回路４-1は、ビット線ＢＬ１と
ＢＢＬ１との間に挿設されており、センス信号ＳＡＮ
と、その反転信号ＢＳＡＮが供給されることで導通され
る。
【００２４】同様にカラムゲ−トを、その一つについて
のみ着目して説明すると、カラムゲ−ト５-1は、ビット
線ＢＬ１およびＢＢＬ１それぞれと、デ−タ線ＤＱおよ
びこのデ−タ線ＤＱと対となるデ−タ線ＢＤＱそれぞれ
との間に挿設され、カラムセレクト信号ＣＳＬ１が供給
されることで導通される。
のみ着目して説明すると、カラムゲ−ト５-1は、ビット
線ＢＬ１およびＢＢＬ１それぞれと、デ−タ線ＤＱおよ
びこのデ−タ線ＤＱと対となるデ−タ線ＢＤＱそれぞれ
との間に挿設され、カラムセレクト信号ＣＳＬ１が供給
されることで導通される。
【００２５】デ−タ線対ＤＱ、ＢＤＱの一端は、入力回
路７に接続されている。この入力回路７は、書き込み動
作時、ライトイネ−ブル信号ＷＥに基いて入力デ−タＤ
inをデ−タ線対ＤＱ、ＢＤＱに導く。デ−タ線対ＤＱ、
ＢＤＱへ導かれた入力デ−タＤinは、カラムデコ−ダ６
により選ばれ、導通状態となっているカラムゲ−トを介
して、ビット線対（カラム）へと導かれる。さらにこの
カラムに導かれた入力デ−タＤinは、ロウデコ−ダ２に
より選ばれ、導通状態となっているメモリセルへ導かれ
て格納、記憶される。
路７に接続されている。この入力回路７は、書き込み動
作時、ライトイネ−ブル信号ＷＥに基いて入力デ−タＤ
inをデ−タ線対ＤＱ、ＢＤＱに導く。デ−タ線対ＤＱ、
ＢＤＱへ導かれた入力デ−タＤinは、カラムデコ−ダ６
により選ばれ、導通状態となっているカラムゲ−トを介
して、ビット線対（カラム）へと導かれる。さらにこの
カラムに導かれた入力デ−タＤinは、ロウデコ−ダ２に
より選ばれ、導通状態となっているメモリセルへ導かれ
て格納、記憶される。
【００２６】また、デ−タ線対ＤＱ、ＢＤＱの他端は、
出力増幅部８に接続されている。出力増幅部８はデ−タ
線対ＤＱ、ＢＤＱを差動の入力とするセンスアンプ９か
ら成る。センスアンプ９は、デ−タ線対ＤＱ、ＢＤＱ間
に電位差がある時、例えば“１”レベルのデ−タＤout
を出力し、デ−タ線対ＤＱ、ＢＤＱ間に電位差がない
時、例えば“０”レベルのデ−タＤout を出力する。
出力増幅部８に接続されている。出力増幅部８はデ−タ
線対ＤＱ、ＢＤＱを差動の入力とするセンスアンプ９か
ら成る。センスアンプ９は、デ−タ線対ＤＱ、ＢＤＱ間
に電位差がある時、例えば“１”レベルのデ−タＤout
を出力し、デ−タ線対ＤＱ、ＢＤＱ間に電位差がない
時、例えば“０”レベルのデ−タＤout を出力する。
【００２７】次に、センスアンプ３の詳細について説明
する。尚、この説明は、１つのカラムにのみ着目して行
う。図４は、図３に示されたセンスアンプ３の回路図で
ある。
する。尚、この説明は、１つのカラムにのみ着目して行
う。図４は、図３に示されたセンスアンプ３の回路図で
ある。
【００２８】図４に示すように、センス回路４-1は、ソ
−スを反転センス信号線ＢＳＡＮに接続し、ドレインを
ビット線ＢＬ１に接続し、ゲ−トを反転ビット線ＢＢＬ
１に接続したＮＭＯＳ Ｑ１-1と、ソ−スを反転センス
信号線ＢＳＡＮに接続し、ドレインをビット線ＢＢＬ１
に接続し、ゲ−トを反転ビット線ＢＬ１に接続したＮＭ
ＯＳ Ｑ２-1とを有する。さらに、この実施例のセンス
回路４-1では、ソ−スをセンス信号線ＳＡＮに接続し、
ドレインをビット線ＢＬ１に接続し、ゲ−トを反転ビッ
ト線ＢＢＬ１に接続したＰＭＯＳ Ｑ５-1と、ソ−スを
センス信号線ＳＡＮに接続し、ドレインをビット線ＢＢ
Ｌ１に接続し、ゲ−トを反転ビット線ＢＬ１に接続した
ＰＭＯＳ Ｑ６-1とが設けられ、ＣＭＯＳ型のセンス回
路となっている。
−スを反転センス信号線ＢＳＡＮに接続し、ドレインを
ビット線ＢＬ１に接続し、ゲ−トを反転ビット線ＢＢＬ
１に接続したＮＭＯＳ Ｑ１-1と、ソ−スを反転センス
信号線ＢＳＡＮに接続し、ドレインをビット線ＢＢＬ１
に接続し、ゲ−トを反転ビット線ＢＬ１に接続したＮＭ
ＯＳ Ｑ２-1とを有する。さらに、この実施例のセンス
回路４-1では、ソ−スをセンス信号線ＳＡＮに接続し、
ドレインをビット線ＢＬ１に接続し、ゲ−トを反転ビッ
ト線ＢＢＬ１に接続したＰＭＯＳ Ｑ５-1と、ソ−スを
センス信号線ＳＡＮに接続し、ドレインをビット線ＢＢ
Ｌ１に接続し、ゲ−トを反転ビット線ＢＬ１に接続した
ＰＭＯＳ Ｑ６-1とが設けられ、ＣＭＯＳ型のセンス回
路となっている。
【００２９】また、カラムゲ−ト５-1は、ソ−スをビッ
ト線ＢＬ１に接続し、ドレインをデ−タ線ＤＱに接続
し、ゲ−トをカラム選択信号線ＣＳＬ１に接続したＮＭ
ＯＳＱ３-1と、ソ−スを反転ビット線ＢＢＬ１に接続
し、ドレインを反転デ−タ線ＢＤＱ１に接続し、ゲ−ト
をカラム選択信号線ＣＳＬ１に接続したＮＭＯＳ Ｑ４
-1とにより構成されている。
ト線ＢＬ１に接続し、ドレインをデ−タ線ＤＱに接続
し、ゲ−トをカラム選択信号線ＣＳＬ１に接続したＮＭ
ＯＳＱ３-1と、ソ−スを反転ビット線ＢＢＬ１に接続
し、ドレインを反転デ−タ線ＢＤＱ１に接続し、ゲ−ト
をカラム選択信号線ＣＳＬ１に接続したＮＭＯＳ Ｑ４
-1とにより構成されている。
【００３０】上記構成のセンスアンプ３を有するダイナ
ミック型ＲＡＭにおいて、この発明では、装置として無
効な領域を極力無くし、チップサイズの縮小化率を向上
させるために、センスアンプ３の素子レイアウトパタ−
ンを図４Ａに示す構成としている。
ミック型ＲＡＭにおいて、この発明では、装置として無
効な領域を極力無くし、チップサイズの縮小化率を向上
させるために、センスアンプ３の素子レイアウトパタ−
ンを図４Ａに示す構成としている。
【００３１】図１（ａ）はこの発明の第１の実施例に係
るセンスアンプのレイアウトパタ−ンを示す平面図、図
１（ｂ）はその等価回路図、図２（ａ）は図１（ａ）中
の2a−2a線に沿う断面図、図２（ｂ）は図１（ａ）中の
2b−2b線に沿う断面図である。
るセンスアンプのレイアウトパタ−ンを示す平面図、図
１（ｂ）はその等価回路図、図２（ａ）は図１（ａ）中
の2a−2a線に沿う断面図、図２（ｂ）は図１（ａ）中の
2b−2b線に沿う断面図である。
【００３２】図１（ａ）には、特に図４に示されるセン
スアンプ３のうち、センス回路４-1のＮＭＯＳ部分、お
よびカラムゲ−ト５-1のレイアウトパタ−ンが示されて
いる。即ち図１（ｂ）中に実線により示された配線を持
つ回路部分が示されている。
スアンプ３のうち、センス回路４-1のＮＭＯＳ部分、お
よびカラムゲ−ト５-1のレイアウトパタ−ンが示されて
いる。即ち図１（ｂ）中に実線により示された配線を持
つ回路部分が示されている。
【００３３】図１（ａ）、図２（ａ）および図２（ｂ）
それぞれに示すように、Ｐ型シリコン基板２１の表面領
域には、フィ−ルド酸化膜などで構成された素子分離領
域２２が形成されている。この素子分離領域２２によ
り、基板２１の主要な表面に素子領域２３および２４が
それぞれ画定されている。素子領域２３上にはＭＯＳＦ
ＥＴのゲ−トとなる導電性のポリシリコン層２５-1およ
び２５-2が互いに離隔して形成されており、同様に素子
領域２４上にもＭＯＳＦＥＴのゲ−トとなる導電性のポ
リシリコン層２６-1および２６-2が互いに離隔して形成
されている。素子領域２３のうち、ポリシリコン層２５
-1および２５-2により隠された部分を除いた領域中に
は、Ｎ型拡散層２７-1〜２７-3が形成され、これら拡散
層２７-1〜２７-3はそれぞれ、ＭＯＳＦＥＴのソ−スま
たはドレインとして機能している。同様にポリシリコン
層２６-1および２６-2により隠された部分を除いた素子
領域２４にも、Ｎ型拡散層２８-1〜２８-3が形成され、
それぞれＭＯＳＦＥＴのソ−スまたはドレインとして機
能している。
それぞれに示すように、Ｐ型シリコン基板２１の表面領
域には、フィ−ルド酸化膜などで構成された素子分離領
域２２が形成されている。この素子分離領域２２によ
り、基板２１の主要な表面に素子領域２３および２４が
それぞれ画定されている。素子領域２３上にはＭＯＳＦ
ＥＴのゲ−トとなる導電性のポリシリコン層２５-1およ
び２５-2が互いに離隔して形成されており、同様に素子
領域２４上にもＭＯＳＦＥＴのゲ−トとなる導電性のポ
リシリコン層２６-1および２６-2が互いに離隔して形成
されている。素子領域２３のうち、ポリシリコン層２５
-1および２５-2により隠された部分を除いた領域中に
は、Ｎ型拡散層２７-1〜２７-3が形成され、これら拡散
層２７-1〜２７-3はそれぞれ、ＭＯＳＦＥＴのソ−スま
たはドレインとして機能している。同様にポリシリコン
層２６-1および２６-2により隠された部分を除いた素子
領域２４にも、Ｎ型拡散層２８-1〜２８-3が形成され、
それぞれＭＯＳＦＥＴのソ−スまたはドレインとして機
能している。
【００３４】図１（ａ）に示されるレイアウトパタ−ン
について説明すると、ビット線ＢＬ１に接続されるＮＭ
ＯＳ Ｑ１-1およびＱ３-1はそれぞれ素子領域２４に設
けられている。ＮＭＯＳ Ｑ１-1はポリシリコン層２６
-2をゲ−トとするＭＯＳＦＥＴ部に形成され、ＮＭＯＳ
Ｑ３-1はポリシリコン層２６-1をゲ−トとするＭＯＳ
ＦＥＴ部に形成されている。
について説明すると、ビット線ＢＬ１に接続されるＮＭ
ＯＳ Ｑ１-1およびＱ３-1はそれぞれ素子領域２４に設
けられている。ＮＭＯＳ Ｑ１-1はポリシリコン層２６
-2をゲ−トとするＭＯＳＦＥＴ部に形成され、ＮＭＯＳ
Ｑ３-1はポリシリコン層２６-1をゲ−トとするＭＯＳ
ＦＥＴ部に形成されている。
【００３５】さらにＮＭＯＳ Ｑ１-1のドレインとＮＭ
ＯＳ Ｑ３-1のソ−スとは１つのＮ型拡散層２８-2に設
けられ、互いに共通化されている。この拡散層２８-2
は、ビット線ＢＬ１に接続される。また、Ｎ型拡散層２
８-1はデ−タ線ＤＱに接続され、Ｎ型拡散層２８-2は反
転センス信号線ＢＳＡＮに接続される。
ＯＳ Ｑ３-1のソ−スとは１つのＮ型拡散層２８-2に設
けられ、互いに共通化されている。この拡散層２８-2
は、ビット線ＢＬ１に接続される。また、Ｎ型拡散層２
８-1はデ−タ線ＤＱに接続され、Ｎ型拡散層２８-2は反
転センス信号線ＢＳＡＮに接続される。
【００３６】一方、反転ビット線ＢＢＬ１に接続される
ＮＭＯＳ Ｑ２-1およびＱ４-1はそれぞれ素子領域２３
に設けられている。ＮＭＯＳ Ｑ２-1はポリシリコン層
２５-2をゲ−トとするＭＯＳＦＥＴ部に形成され、一
方、ＮＭＯＳ Ｑ４-1はポリシリコン層２５-1をゲ−ト
とするＭＯＳＦＥＴ部に形成されている。
ＮＭＯＳ Ｑ２-1およびＱ４-1はそれぞれ素子領域２３
に設けられている。ＮＭＯＳ Ｑ２-1はポリシリコン層
２５-2をゲ−トとするＭＯＳＦＥＴ部に形成され、一
方、ＮＭＯＳ Ｑ４-1はポリシリコン層２５-1をゲ−ト
とするＭＯＳＦＥＴ部に形成されている。
【００３７】ＮＭＯＳ Ｑ２-1のドレインおよびＮＭＯ
Ｓ Ｑ４-1のソ−スは、上記同様、１つのＮ型拡散層２
７-2に設けられて互いに共通化されている。そして、拡
散層２７-2は、反転ビット線ＢＢＬ１に接続される。ま
た、Ｎ型拡散層２７-1は反転デ−タ線ＢＤＱに接続さ
れ、Ｎ型拡散層２７-2は反転センス信号線ＢＳＡＮに接
続される。
Ｓ Ｑ４-1のソ−スは、上記同様、１つのＮ型拡散層２
７-2に設けられて互いに共通化されている。そして、拡
散層２７-2は、反転ビット線ＢＢＬ１に接続される。ま
た、Ｎ型拡散層２７-1は反転デ−タ線ＢＤＱに接続さ
れ、Ｎ型拡散層２７-2は反転センス信号線ＢＳＡＮに接
続される。
【００３８】尚、図１（ｂ）中に破線により示される配
線を持つ回路部分、即ちクロスカップルラッチ型センス
回路４-1のＰＭＯＳ部分については、特に図示しない
が、例えばＰ型シリコン基板２１中にＮ型のウェル領域
を形成し、このウェル領域上に素子分離領域を形成する
ことで素子領域を画定する。そして、この画定された素
子領域中に、ＰＭＯＳ Ｑ５-1およびＱ６-1をそれぞれ
形成する。
線を持つ回路部分、即ちクロスカップルラッチ型センス
回路４-1のＰＭＯＳ部分については、特に図示しない
が、例えばＰ型シリコン基板２１中にＮ型のウェル領域
を形成し、このウェル領域上に素子分離領域を形成する
ことで素子領域を画定する。そして、この画定された素
子領域中に、ＰＭＯＳ Ｑ５-1およびＱ６-1をそれぞれ
形成する。
【００３９】図１（ａ）に示された構成のレイアウトパ
タ−ンを、２カラム（２ビット）分に拡張した例を図５
に示す。図５に示すように、２カラム分に拡張した場合
には、基本的に図１（ａ）に示されたレイアウトパタ−
ンを、拡散層２７-3および２８-3の部分、即ち図５中に
示すＡ−Ａ線に沿って折り返すだけで良い。
タ−ンを、２カラム（２ビット）分に拡張した例を図５
に示す。図５に示すように、２カラム分に拡張した場合
には、基本的に図１（ａ）に示されたレイアウトパタ−
ンを、拡散層２７-3および２８-3の部分、即ち図５中に
示すＡ−Ａ線に沿って折り返すだけで良い。
【００４０】図５に示すように、図１（ａ）を参照して
説明したパタ−ンを、Ａ−Ａ線に沿って線対象に折り返
すことで、素子領域２４中には、ＮＭＯＳ Ｑ１-2およ
びＱ３-2が設けられる。ここで、ＮＭＯＳ Ｑ１-2はポ
リシリコン層２６-3をゲ−トとするＭＯＳＦＥＴ部に形
成され、ＮＭＯＳ Ｑ３-2はポリシリコン層２６-4をゲ
−トとするＭＯＳＦＥＴ部に形成される。そして、ＮＭ
ＯＳ Ｑ１-2のドレインとＮＭＯＳ Ｑ３-2のソ−スと
を同一のＮ型拡散層２８-4に設け互いに共通化する。こ
の拡散層２８-4は、ビット線ＢＬ２に接続される。さら
にＮＭＯＳ Ｑ１-1のソ−スとＮＭＯＳ Ｑ１-2のソ−
スとを同一のＮ型拡散層２８-3に設け互いに共通化す
る。この拡散層２８-3は、反転センス信号線ＢＳＡＮに
接続される。
説明したパタ−ンを、Ａ−Ａ線に沿って線対象に折り返
すことで、素子領域２４中には、ＮＭＯＳ Ｑ１-2およ
びＱ３-2が設けられる。ここで、ＮＭＯＳ Ｑ１-2はポ
リシリコン層２６-3をゲ−トとするＭＯＳＦＥＴ部に形
成され、ＮＭＯＳ Ｑ３-2はポリシリコン層２６-4をゲ
−トとするＭＯＳＦＥＴ部に形成される。そして、ＮＭ
ＯＳ Ｑ１-2のドレインとＮＭＯＳ Ｑ３-2のソ−スと
を同一のＮ型拡散層２８-4に設け互いに共通化する。こ
の拡散層２８-4は、ビット線ＢＬ２に接続される。さら
にＮＭＯＳ Ｑ１-1のソ−スとＮＭＯＳ Ｑ１-2のソ−
スとを同一のＮ型拡散層２８-3に設け互いに共通化す
る。この拡散層２８-3は、反転センス信号線ＢＳＡＮに
接続される。
【００４１】同様に、素子領域２３中には、ＮＭＯＳ
Ｑ２-2およびＱ４-2が設けられる。ＮＭＯＳ Ｑ２-2は
ポリシリコン層２５-3をゲ−トとするＭＯＳＦＥＴ部に
形成され、ＮＭＯＳ Ｑ４-2はポリシリコン層２５-4を
ゲ−トとするＭＯＳＦＥＴ部に形成される。さらにＮＭ
ＯＳ Ｑ２-2のドレインとＮＭＯＳ Ｑ４-2のソ−スと
は、同一のＮ型拡散層２７-4に設けられることで互いに
共通化されている。さらにＮＭＯＳ Ｑ２-1のソ−スと
ＮＭＯＳ Ｑ２-2のソ−スとは、同一のＮ型拡散層２７
-3に設けられることで互いに共通化されている。
Ｑ２-2およびＱ４-2が設けられる。ＮＭＯＳ Ｑ２-2は
ポリシリコン層２５-3をゲ−トとするＭＯＳＦＥＴ部に
形成され、ＮＭＯＳ Ｑ４-2はポリシリコン層２５-4を
ゲ−トとするＭＯＳＦＥＴ部に形成される。さらにＮＭ
ＯＳ Ｑ２-2のドレインとＮＭＯＳ Ｑ４-2のソ−スと
は、同一のＮ型拡散層２７-4に設けられることで互いに
共通化されている。さらにＮＭＯＳ Ｑ２-1のソ−スと
ＮＭＯＳ Ｑ２-2のソ−スとは、同一のＮ型拡散層２７
-3に設けられることで互いに共通化されている。
【００４２】このように、図１（ａ）に示されたパタ−
ンにより、２カラムに必要なセンスアンプを構成した装
置では、素子領域数を増加させる必要もなく、そのパタ
−ンを折り返すだけで良い。換言すれば、センスアンプ
の増加に合わせて素子領域２３および２４をそれぞれ延
長するだけで良い。従って、チップサイズが縮小され
る。さらに図４Ａに示されたパタ−ンをカラム毎に基板
２１中に作り込んだ場合よりも、図５に示すように折り
返すことで、素子領域を分離するための分離領域を形成
する必要がなくなるため、その縮小化率はさらに高ま
る。
ンにより、２カラムに必要なセンスアンプを構成した装
置では、素子領域数を増加させる必要もなく、そのパタ
−ンを折り返すだけで良い。換言すれば、センスアンプ
の増加に合わせて素子領域２３および２４をそれぞれ延
長するだけで良い。従って、チップサイズが縮小され
る。さらに図４Ａに示されたパタ−ンをカラム毎に基板
２１中に作り込んだ場合よりも、図５に示すように折り
返すことで、素子領域を分離するための分離領域を形成
する必要がなくなるため、その縮小化率はさらに高ま
る。
【００４３】図６には、上記図１（ａ）に示されたレイ
アウトパタ−ンを、さらに４カラムに拡張した場合の例
が示されている。図６に示すように、４カラム分に拡張
された場合には、図５に示された２カラムのパタ−ンを
そのまま繰り返すことで実現できる。この時、ＮＭＯＳ
Ｑ４-2のドレインとＮＭＯＳ Ｑ４-3のドレインとは
同一のＮ型拡散層２７-5に設けることで共通化し、ＮＭ
ＯＳ Ｑ３-2のドレインとＮＭＯＳ Ｑ３-3のドレイン
とは同一のＮ型拡散層２８-5に設けることで共通化す
る。
アウトパタ−ンを、さらに４カラムに拡張した場合の例
が示されている。図６に示すように、４カラム分に拡張
された場合には、図５に示された２カラムのパタ−ンを
そのまま繰り返すことで実現できる。この時、ＮＭＯＳ
Ｑ４-2のドレインとＮＭＯＳ Ｑ４-3のドレインとは
同一のＮ型拡散層２７-5に設けることで共通化し、ＮＭ
ＯＳ Ｑ３-2のドレインとＮＭＯＳ Ｑ３-3のドレイン
とは同一のＮ型拡散層２８-5に設けることで共通化す
る。
【００４４】このように、４カラム分に拡張された場合
であっても、２カラムの時と同様、素子領域の数は増加
しない。このように図１（ａ）に示されるパタ−ンで
は、そのパタ−ンを同一素子領域中で、折り返す、ある
いは繰り返す、あるいは折り返した後に繰り返すこと
で、８カラム（ビット）、１６カラム（ビット）、３２
カラム（ビット）、…、とカラム（ビット）数が増加し
ていったとしても、増加したカラムに必要なセンスアン
プはそれぞれ、同一素子領域中に得ることができる。
であっても、２カラムの時と同様、素子領域の数は増加
しない。このように図１（ａ）に示されるパタ−ンで
は、そのパタ−ンを同一素子領域中で、折り返す、ある
いは繰り返す、あるいは折り返した後に繰り返すこと
で、８カラム（ビット）、１６カラム（ビット）、３２
カラム（ビット）、…、とカラム（ビット）数が増加し
ていったとしても、増加したカラムに必要なセンスアン
プはそれぞれ、同一素子領域中に得ることができる。
【００４５】尚、この発明では、８、あるいは１６とい
ったバイト単位のカラムだけでなく、様々な他の数のカ
ラムに対応できることは勿論である。次に、この発明の
第２の実施例に係るセンスアンプについて説明する。
ったバイト単位のカラムだけでなく、様々な他の数のカ
ラムに対応できることは勿論である。次に、この発明の
第２の実施例に係るセンスアンプについて説明する。
【００４６】図７は、この発明の第２の実施例に係るセ
ンスアンプを適用できるダイナミック型ＲＡＭの概略構
成を示すブロック図である。図７に示すダイナミック型
ＲＡＭは、図３に示すダイナミック型ＲＡＭと、デ−タ
線対がＤＱ１、ＢＤＱ１、およびＤＱ２、ＢＤＱ２とい
うように複数組設けられ、複数のデ−タ線対からそれぞ
れ、デ−タＤout1、Ｄout2を出力する点で異なってい
る。一般に多ビット構成と呼ばれるものである。
ンスアンプを適用できるダイナミック型ＲＡＭの概略構
成を示すブロック図である。図７に示すダイナミック型
ＲＡＭは、図３に示すダイナミック型ＲＡＭと、デ−タ
線対がＤＱ１、ＢＤＱ１、およびＤＱ２、ＢＤＱ２とい
うように複数組設けられ、複数のデ−タ線対からそれぞ
れ、デ−タＤout1、Ｄout2を出力する点で異なってい
る。一般に多ビット構成と呼ばれるものである。
【００４７】図８に、図７に示す多ビット構成のダイナ
ミック型ＲＡＭにおけるセンスアンプ３の回路図を示
す。図８に示すように、カラム選択信号線ＣＳＬ１は、
カラムゲ−ト５-1およびカラムゲ−ト５-2に接続されて
いる。これにより、一つのカラム選択信号が２つのカラ
ムに共通して供給されるようになっている。これらのカ
ラムに含まれるビット線対のうちの一方は、カラムゲ−
ト５-1を介して第１のデ−タ線対ＤＱ１、ＢＤＱ１に接
続され、他方は、カラムゲ−ト５-2を第２のデ−タ線対
ＤＱ２、ＢＤＱ２に接続されている。
ミック型ＲＡＭにおけるセンスアンプ３の回路図を示
す。図８に示すように、カラム選択信号線ＣＳＬ１は、
カラムゲ−ト５-1およびカラムゲ−ト５-2に接続されて
いる。これにより、一つのカラム選択信号が２つのカラ
ムに共通して供給されるようになっている。これらのカ
ラムに含まれるビット線対のうちの一方は、カラムゲ−
ト５-1を介して第１のデ−タ線対ＤＱ１、ＢＤＱ１に接
続され、他方は、カラムゲ−ト５-2を第２のデ−タ線対
ＤＱ２、ＢＤＱ２に接続されている。
【００４８】上記構成のセンスアンプ３を有する多ビッ
ト構成のダイナミック型ＲＡＭにおいて、チップサイズ
の縮小化率を向上させるために、センスアンプ３の素子
レイアウトパタ−ンを図９に示す構成とする。
ト構成のダイナミック型ＲＡＭにおいて、チップサイズ
の縮小化率を向上させるために、センスアンプ３の素子
レイアウトパタ−ンを図９に示す構成とする。
【００４９】図９に示すように、ビット線ＢＬ１、およ
びＢＬ２に電流通路を接続するＮＭＯＳ Ｑ１-1、Ｑ１
-2、Ｑ３-1およびＱ３-2はそれぞれ、一つの素子領域２
４中に設けられている。
びＢＬ２に電流通路を接続するＮＭＯＳ Ｑ１-1、Ｑ１
-2、Ｑ３-1およびＱ３-2はそれぞれ、一つの素子領域２
４中に設けられている。
【００５０】ＮＭＯＳ Ｑ１-1はポリシリコン層２６-2
をゲ−トとするＭＯＳＦＥＴ部に形成され、ＮＭＯＳ
Ｑ３-1はポリシリコン層２６-1をゲ−トとするＭＯＳＦ
ＥＴ部に形成されている。また、ＮＭＯＳ Ｑ１-2はポ
リシリコン層２６-3をゲ−トとするＭＯＳＦＥＴ部に形
成され、ＮＭＯＳ Ｑ３-2はポリシリコン層２６-4をゲ
−トとするＭＯＳＦＥＴ部に形成されている。ポリシリ
コン層２６-2には反転ビット線ＢＢＬ１が接続され、ポ
リシリコン層２６-3には反転ビット線ＢＢＬ２が接続さ
れている。また、ポリシリコン層２６-1およびポリシリ
コン層２６-4のそれぞれには、第１カラム選択線ＣＳＬ
１が共通して接続されている。
をゲ−トとするＭＯＳＦＥＴ部に形成され、ＮＭＯＳ
Ｑ３-1はポリシリコン層２６-1をゲ−トとするＭＯＳＦ
ＥＴ部に形成されている。また、ＮＭＯＳ Ｑ１-2はポ
リシリコン層２６-3をゲ−トとするＭＯＳＦＥＴ部に形
成され、ＮＭＯＳ Ｑ３-2はポリシリコン層２６-4をゲ
−トとするＭＯＳＦＥＴ部に形成されている。ポリシリ
コン層２６-2には反転ビット線ＢＢＬ１が接続され、ポ
リシリコン層２６-3には反転ビット線ＢＢＬ２が接続さ
れている。また、ポリシリコン層２６-1およびポリシリ
コン層２６-4のそれぞれには、第１カラム選択線ＣＳＬ
１が共通して接続されている。
【００５１】ＮＭＯＳ Ｑ１-1のドレインとＮＭＯＳ
Ｑ３-1のソ−スとは１つのＮ型拡散層２８-2に設けら
れ、ＮＭＯＳ Ｑ１-1のソ−スとＮＭＯＳ Ｑ１-1のソ
−スとは１つのＮ型拡散層２８-3に設けられ、ＮＭＯＳ
Ｑ１-2のドレインとＮＭＯＳＱ３-2のソ−スとは１つ
のＮ型拡散層２８-4に設けられている。Ｎ型拡散層２８
-2はビット線ＢＬ１に接続され、Ｎ型拡散層２８-3は反
転センス信号線ＢＳＡＮに接続され、Ｎ型拡散層２８-4
はビット線ＢＬ２に接続されている。
Ｑ３-1のソ−スとは１つのＮ型拡散層２８-2に設けら
れ、ＮＭＯＳ Ｑ１-1のソ−スとＮＭＯＳ Ｑ１-1のソ
−スとは１つのＮ型拡散層２８-3に設けられ、ＮＭＯＳ
Ｑ１-2のドレインとＮＭＯＳＱ３-2のソ−スとは１つ
のＮ型拡散層２８-4に設けられている。Ｎ型拡散層２８
-2はビット線ＢＬ１に接続され、Ｎ型拡散層２８-3は反
転センス信号線ＢＳＡＮに接続され、Ｎ型拡散層２８-4
はビット線ＢＬ２に接続されている。
【００５２】また、ＮＭＯＳ Ｑ３-1のドレインとなる
Ｎ型拡散層２８-1は、一方のデ−タ線ＤＱ１に接続さ
れ、ＮＭＯＳ Ｑ３-2のドレインとなるＮ型拡散層２８
-5は、他方のデ−タ線ＤＱ２に接続されている。
Ｎ型拡散層２８-1は、一方のデ−タ線ＤＱ１に接続さ
れ、ＮＭＯＳ Ｑ３-2のドレインとなるＮ型拡散層２８
-5は、他方のデ−タ線ＤＱ２に接続されている。
【００５３】反転ビット線ＢＢＬ１、およびＢＢＬ２に
電流通路を接続するＮＭＯＳ Ｑ２-1、Ｑ２-2、Ｑ４-1
およびＱ４-2はそれぞれ、一つの素子領域２３中に設け
られている。
電流通路を接続するＮＭＯＳ Ｑ２-1、Ｑ２-2、Ｑ４-1
およびＱ４-2はそれぞれ、一つの素子領域２３中に設け
られている。
【００５４】ＮＭＯＳ Ｑ２-1はポリシリコン層２５-2
をゲ−トとするＭＯＳＦＥＴ部に形成され、ＮＭＯＳ
Ｑ４-1はポリシリコン層２５-1をゲ−トとするＭＯＳＦ
ＥＴ部に形成されている。また、ＮＭＯＳ Ｑ２-2はポ
リシリコン層２５-3をゲ−トとするＭＯＳＦＥＴ部に形
成され、ＮＭＯＳ Ｑ４-2はポリシリコン層２５-4をゲ
−トとするＭＯＳＦＥＴ部に形成されている。ポリシリ
コン層２５-2にはビット線ＢＬ１が接続され、ポリシリ
コン層２５-3にはビット線ＢＬ２が接続されている。ま
た、ポリシリコン層２５-1およびポリシリコン層２５-4
のそれぞれには、第１のカラム選択線ＣＳＬ１が共通し
て接続されている。
をゲ−トとするＭＯＳＦＥＴ部に形成され、ＮＭＯＳ
Ｑ４-1はポリシリコン層２５-1をゲ−トとするＭＯＳＦ
ＥＴ部に形成されている。また、ＮＭＯＳ Ｑ２-2はポ
リシリコン層２５-3をゲ−トとするＭＯＳＦＥＴ部に形
成され、ＮＭＯＳ Ｑ４-2はポリシリコン層２５-4をゲ
−トとするＭＯＳＦＥＴ部に形成されている。ポリシリ
コン層２５-2にはビット線ＢＬ１が接続され、ポリシリ
コン層２５-3にはビット線ＢＬ２が接続されている。ま
た、ポリシリコン層２５-1およびポリシリコン層２５-4
のそれぞれには、第１のカラム選択線ＣＳＬ１が共通し
て接続されている。
【００５５】ＮＭＯＳ Ｑ２-1のドレインとＮＭＯＳ
Ｑ４-1のソ−スとは１つのＮ型拡散層２７-2に設けら
れ、ＮＭＯＳ Ｑ２-1のソ−スとＮＭＯＳ Ｑ２-1のソ
−スとは１つのＮ型拡散層２７-3に設けられ、ＮＭＯＳ
Ｑ２-2のドレインとＮＭＯＳＱ４-2のソ−スとは１つ
のＮ型拡散層２７-4に設けられている。Ｎ型拡散層２７
-2は反転ビット線ＢＢＬ１に接続され、Ｎ型拡散層２７
-3は反転センス信号線ＢＳＡＮに接続され、Ｎ型拡散層
２７-4は反転ビット線ＢＢＬ２に接続されている。
Ｑ４-1のソ−スとは１つのＮ型拡散層２７-2に設けら
れ、ＮＭＯＳ Ｑ２-1のソ−スとＮＭＯＳ Ｑ２-1のソ
−スとは１つのＮ型拡散層２７-3に設けられ、ＮＭＯＳ
Ｑ２-2のドレインとＮＭＯＳＱ４-2のソ−スとは１つ
のＮ型拡散層２７-4に設けられている。Ｎ型拡散層２７
-2は反転ビット線ＢＢＬ１に接続され、Ｎ型拡散層２７
-3は反転センス信号線ＢＳＡＮに接続され、Ｎ型拡散層
２７-4は反転ビット線ＢＢＬ２に接続されている。
【００５６】また、ＮＭＯＳ Ｑ４-1のドレインとなる
Ｎ型拡散層２７-1は反転デ−タ線ＢＤＱ１に接続され、
ＮＭＯＳ Ｑ４-2のドレインとなるＮ型拡散層２７-5は
反転デ−タ線ＢＤＱ２に接続されている。
Ｎ型拡散層２７-1は反転デ−タ線ＢＤＱ１に接続され、
ＮＭＯＳ Ｑ４-2のドレインとなるＮ型拡散層２７-5は
反転デ−タ線ＢＤＱ２に接続されている。
【００５７】図１０は、図９に示すレイアウトパタ−ン
の等価回路図である。図１０において、実線により示さ
れた配線を持つ回路部分は、図１０に示されたパタ−ン
部分を示している。尚、破線により示された配線を持つ
回路部分は、ＰＭＯＳにより構成される部分であり、そ
のパタ−ンについては特に図示はしない。
の等価回路図である。図１０において、実線により示さ
れた配線を持つ回路部分は、図１０に示されたパタ−ン
部分を示している。尚、破線により示された配線を持つ
回路部分は、ＰＭＯＳにより構成される部分であり、そ
のパタ−ンについては特に図示はしない。
【００５８】上記構成を持つレイアウトパタ−ンを、４
カラム（４ビット）分に拡張した例を図１１に示す。図
１１に示すように、４カラム分に拡張した場合には、上
記第１の実施例と同様に、基本的に図１０に示されたレ
イアウトパタ−ンを、拡散層２７-5および２８-5の部
分、即ち図１１中に示すＢ−Ｂ線に沿って折り返すだけ
で良い。
カラム（４ビット）分に拡張した例を図１１に示す。図
１１に示すように、４カラム分に拡張した場合には、上
記第１の実施例と同様に、基本的に図１０に示されたレ
イアウトパタ−ンを、拡散層２７-5および２８-5の部
分、即ち図１１中に示すＢ−Ｂ線に沿って折り返すだけ
で良い。
【００５９】さらに、特に図示はしないが、８カラム分
に拡張する場合には、図１１に示すパタ−ンを繰り返せ
ば良い。次に、この発明に係るセンスアンプを集積回路
化した際の、より好適なパタ−ンを第３の実施例として
説明する。この第３の実施例の説明は、第２の実施例に
て説明した多ビット構成の装置に適用したものを一例と
して説明する。
に拡張する場合には、図１１に示すパタ−ンを繰り返せ
ば良い。次に、この発明に係るセンスアンプを集積回路
化した際の、より好適なパタ−ンを第３の実施例として
説明する。この第３の実施例の説明は、第２の実施例に
て説明した多ビット構成の装置に適用したものを一例と
して説明する。
【００６０】図１２は、第３の実施例に係るセンスアン
プのゲ−トパタ−ンを示す平面図、図１３は、図１２に
示すパタ−ン上に内部接続配線層が形成された状態を示
す平面図、図１４は、その等価回路図である。
プのゲ−トパタ−ンを示す平面図、図１３は、図１２に
示すパタ−ン上に内部接続配線層が形成された状態を示
す平面図、図１４は、その等価回路図である。
【００６１】図１２に示すように、素子領域２３と素子
領域２４とがシリコン基板中に素子分離領域２２によっ
て分離されて形成されている。これら素子領域２３と素
子領域２４とは互いに並行して配置されている。
領域２４とがシリコン基板中に素子分離領域２２によっ
て分離されて形成されている。これら素子領域２３と素
子領域２４とは互いに並行して配置されている。
【００６２】第１カラム選択線ＣＳＬ１が接続されるポ
リシリコン層２５-1、２５-4、２６-1および２６-4はそ
れぞれ、一つのポリシリコン層３０-1により一体的に形
成されている。さらに第２カラム選択線ＣＳＬ２が接続
されるポリシリコン層２５-5、２５-8、２６-5および２
６-8はそれぞれ、一つのポリシリコン層３０-2により一
体的に形成されている。これらのポリシリコン層３０-1
およびポリシリコン層３０-2が互いに相対する部分では
それぞれ直線状に加工され、かつ互いに近接されてい
る。他のポリシリコン層については、素子領域２３、ま
たは素子領域２４上の途中でチャネル長方向（この実施
例のチャネル長方向はロウ方向となる）に沿って平面的
に折り曲げられている。
リシリコン層２５-1、２５-4、２６-1および２６-4はそ
れぞれ、一つのポリシリコン層３０-1により一体的に形
成されている。さらに第２カラム選択線ＣＳＬ２が接続
されるポリシリコン層２５-5、２５-8、２６-5および２
６-8はそれぞれ、一つのポリシリコン層３０-2により一
体的に形成されている。これらのポリシリコン層３０-1
およびポリシリコン層３０-2が互いに相対する部分では
それぞれ直線状に加工され、かつ互いに近接されてい
る。他のポリシリコン層については、素子領域２３、ま
たは素子領域２４上の途中でチャネル長方向（この実施
例のチャネル長方向はロウ方向となる）に沿って平面的
に折り曲げられている。
【００６３】また、図１３に示すように、ビット線ＢＬ
１〜ＢＬ４、反転ビット線ＢＢＬ１〜ＢＢＬ４はそれぞ
れ、ＮＭＯＳのチャネル幅方向（この実施例のチャネル
幅方向はカラム方向となる）に沿って、例えば第１層ア
ルミニウム層（１Ａｌ）により形成されている。デ−タ
線ＤＱ１、ＤＱ２、反転デ−タ線ＢＤＱ１、ＢＤＱ２は
それぞれ、素子領域２３および２４上に配置されるとと
もにＮＭＯＳのチャネル長方向に沿って、例えば第２層
アルミニウム層（２Ａｌ）により形成されている。
１〜ＢＬ４、反転ビット線ＢＢＬ１〜ＢＢＬ４はそれぞ
れ、ＮＭＯＳのチャネル幅方向（この実施例のチャネル
幅方向はカラム方向となる）に沿って、例えば第１層ア
ルミニウム層（１Ａｌ）により形成されている。デ−タ
線ＤＱ１、ＤＱ２、反転デ−タ線ＢＤＱ１、ＢＤＱ２は
それぞれ、素子領域２３および２４上に配置されるとと
もにＮＭＯＳのチャネル長方向に沿って、例えば第２層
アルミニウム層（２Ａｌ）により形成されている。
【００６４】尚、図１２〜図１４中に示される一点鎖線
による枠Ｃは、図９に示されたパタ−ンに対応する部分
を示している。上記構成のセンスアンプでは、まず、カ
ラム選択信号線が共通して接続されるポリシリコン層
（ゲ−ト）それぞれを、一つのポリシリコン層で一体的
に形成することにより、コンタクト孔の数を減らすこと
ができる。
による枠Ｃは、図９に示されたパタ−ンに対応する部分
を示している。上記構成のセンスアンプでは、まず、カ
ラム選択信号線が共通して接続されるポリシリコン層
（ゲ−ト）それぞれを、一つのポリシリコン層で一体的
に形成することにより、コンタクト孔の数を減らすこと
ができる。
【００６５】また、ポリシリコン層（ゲ−ト）を素子領
域上でチャネル長方向に折り曲げることにより、ＮＭＯ
Ｓのゲ−ト幅を拡張でき、ＮＭＯＳの通電能力を増加さ
せることができる。
域上でチャネル長方向に折り曲げることにより、ＮＭＯ
Ｓのゲ−ト幅を拡張でき、ＮＭＯＳの通電能力を増加さ
せることができる。
【００６６】また、素子領域２３と素子領域２４とを互
いに並行して配置することにより、図１３および図１４
に特に良く示されるように、一対のビット線ＢＬ、ＢＢ
Ｌ間に、これらに接続されるＮＭＯＳ、例えばＮＭＯＳ
Ｑ１-1、Ｑ２-1をそれぞれ配置することができる。こ
のように素子領域２３と素子領域２４とを並行させるパ
タ−ンは、ビット線ＢＬとＢＢＬとが互いに近接してメ
モリセルアレイ中に設けられる折り返しビット線型の装
置に、特に有効である。
いに並行して配置することにより、図１３および図１４
に特に良く示されるように、一対のビット線ＢＬ、ＢＢ
Ｌ間に、これらに接続されるＮＭＯＳ、例えばＮＭＯＳ
Ｑ１-1、Ｑ２-1をそれぞれ配置することができる。こ
のように素子領域２３と素子領域２４とを並行させるパ
タ−ンは、ビット線ＢＬとＢＢＬとが互いに近接してメ
モリセルアレイ中に設けられる折り返しビット線型の装
置に、特に有効である。
【００６７】さらに、ポリシリコン層３０-1およびポリ
シリコン層３０-2が互いに相対する部分ではそれぞれ直
線状に加工され、かつ互いに近接されている。これは、
デ−タ線コンタクト孔が、ポリシリコン層３０-1および
ポリシリコン層３０-2に対して自己整合的に形成できる
ことを示唆している。即ちポリシリコン層上に厚いシリ
コン酸化膜を形成した後、シリコン酸化膜とエッチング
選択比のとれる物質、例えばシリコン窒化膜などを形成
する。このように３層構造が出来た状態でパタ−ニング
を行い、その上部にシリコン窒化膜を含む絶縁層が形成
されたポリシリコン層３０-1および３０-2のパタ−ンを
得る。この後、これらの側壁にサイドウォ−ルスペ−サ
を形成する。このサイドウォ−ルスペ−サ中にも、シリ
コン窒化膜が含まれる。
シリコン層３０-2が互いに相対する部分ではそれぞれ直
線状に加工され、かつ互いに近接されている。これは、
デ−タ線コンタクト孔が、ポリシリコン層３０-1および
ポリシリコン層３０-2に対して自己整合的に形成できる
ことを示唆している。即ちポリシリコン層上に厚いシリ
コン酸化膜を形成した後、シリコン酸化膜とエッチング
選択比のとれる物質、例えばシリコン窒化膜などを形成
する。このように３層構造が出来た状態でパタ−ニング
を行い、その上部にシリコン窒化膜を含む絶縁層が形成
されたポリシリコン層３０-1および３０-2のパタ−ンを
得る。この後、これらの側壁にサイドウォ−ルスペ−サ
を形成する。このサイドウォ−ルスペ−サ中にも、シリ
コン窒化膜が含まれる。
【００６８】このようにして、ポリシリコン層３０-1お
よび３０-2の周囲をそれぞれ、エッチング障壁となる窒
化膜を含んだ絶縁層で覆う。このような構造であると、
コンタクト孔の開孔がポリシリコン層３０-1および３０
-2上にかかったとしても、エッチング障壁によりポリシ
リコン層３０-1および３０-2が保護され、エッチングさ
れることはない。よって、ポリシリコン層３０-1および
３０-2上にかかってコンタクト孔を形成することが可能
で、集積度を向上させるのに好適である。このようなコ
ンタクト技術は、自己整合コンタクトと呼ばれる。デ−
タ線ＤＱとカラムゲ−トの共通ノ−ドとの接続に自己整
合コンタクトを用いた時の断面図を図１５に示す。尚、
図１５に示される断面は、拡散層２７-5とデ−タ線ＢＤ
Ｑ２との接続部分であるが、図１３に示される２Ａｌ−
基板コンタクトの部分ならば、どこでも使うことができ
る。
よび３０-2の周囲をそれぞれ、エッチング障壁となる窒
化膜を含んだ絶縁層で覆う。このような構造であると、
コンタクト孔の開孔がポリシリコン層３０-1および３０
-2上にかかったとしても、エッチング障壁によりポリシ
リコン層３０-1および３０-2が保護され、エッチングさ
れることはない。よって、ポリシリコン層３０-1および
３０-2上にかかってコンタクト孔を形成することが可能
で、集積度を向上させるのに好適である。このようなコ
ンタクト技術は、自己整合コンタクトと呼ばれる。デ−
タ線ＤＱとカラムゲ−トの共通ノ−ドとの接続に自己整
合コンタクトを用いた時の断面図を図１５に示す。尚、
図１５に示される断面は、拡散層２７-5とデ−タ線ＢＤ
Ｑ２との接続部分であるが、図１３に示される２Ａｌ−
基板コンタクトの部分ならば、どこでも使うことができ
る。
【００６９】次に、この発明の第４の実施例に係るセン
スアンプについて説明する。第４の実施例は、第２の実
施例にて説明した多ビット構成の装置を一例とし、説明
する。また、この説明は、２つのカラムに着目して行
う。
スアンプについて説明する。第４の実施例は、第２の実
施例にて説明した多ビット構成の装置を一例とし、説明
する。また、この説明は、２つのカラムに着目して行
う。
【００７０】図１６は、この発明の第４の実施例に係る
センスアンプ３の回路図である。図１６に示すように、
センス回路４-1およびセンス回路４-2の共通ノ−ド（共
通ソ−ス）１１-1は、センス回路４-1〜４-4の電源であ
る反転センス信号線ＢＳＡＮ、および接地電位に固定さ
れた接地線ＧＮＤに、センスアンプ選択活性化回路１０
-1を介して接続されている。センスアンプ選択活性化回
路１０-1は、複数のセンス回路のうち、いずれか一つ、
あるいは図１３に示されるように、カラム選択信号ＣＳ
Ｌによりペアとされるセンス回路ペアを選択して活性化
させるものである。この実施例により紹介される選択活
性化回路１０-1は、ＮＭＯＳ Ｑ７-1とＮＭＯＳ Ｑ８
-1とを含む。
センスアンプ３の回路図である。図１６に示すように、
センス回路４-1およびセンス回路４-2の共通ノ−ド（共
通ソ−ス）１１-1は、センス回路４-1〜４-4の電源であ
る反転センス信号線ＢＳＡＮ、および接地電位に固定さ
れた接地線ＧＮＤに、センスアンプ選択活性化回路１０
-1を介して接続されている。センスアンプ選択活性化回
路１０-1は、複数のセンス回路のうち、いずれか一つ、
あるいは図１３に示されるように、カラム選択信号ＣＳ
Ｌによりペアとされるセンス回路ペアを選択して活性化
させるものである。この実施例により紹介される選択活
性化回路１０-1は、ＮＭＯＳ Ｑ７-1とＮＭＯＳ Ｑ８
-1とを含む。
【００７１】ＮＭＯＳ Ｑ７-1の電流通路の一端は、共
通ノ−ド１１-1に接続される。共通ノ−ド１１-1は、セ
ンス回路４-1のＮＭＯＳＱ１-1、ＮＭＯＳＱ２-1の共通
ソ−ス、並びにセンス回路４-2のＮＭＯＳＱ１-2、ＮＭ
ＯＳＱ２-2の共通ソ−スを、さらに共通とした部分であ
る。また、ＮＭＯＳ Ｑ７-1の他端は反転センス信号線
ＢＳＡＮに接続され、そのゲ−トは、高電位電源線ＶＤ
Ｄに接続されている。ＮＭＯＳ Ｑ７-1は、そのゲ−ト
に高電位電源線ＶＤＤが供給されることから、選択活性
化回路１０-1に、高電位ＶＤＤが供給されている間、常
にオンしている。
通ノ−ド１１-1に接続される。共通ノ−ド１１-1は、セ
ンス回路４-1のＮＭＯＳＱ１-1、ＮＭＯＳＱ２-1の共通
ソ−ス、並びにセンス回路４-2のＮＭＯＳＱ１-2、ＮＭ
ＯＳＱ２-2の共通ソ−スを、さらに共通とした部分であ
る。また、ＮＭＯＳ Ｑ７-1の他端は反転センス信号線
ＢＳＡＮに接続され、そのゲ−トは、高電位電源線ＶＤ
Ｄに接続されている。ＮＭＯＳ Ｑ７-1は、そのゲ−ト
に高電位電源線ＶＤＤが供給されることから、選択活性
化回路１０-1に、高電位ＶＤＤが供給されている間、常
にオンしている。
【００７２】ＮＭＯＳ Ｑ８-1の電流通路の一端は、共
通ノ−ド１１-1に接続され、その他端は、接地線ＧＮＤ
に接続されている。また、そのゲ−トは、カラム選択線
ＣＳＬ１に接続されており、ＮＭＯＳ Ｑ８-1は、カラ
ム選択線ＣＳＬ１の電位が、“Ｈ”レベルとなっている
間だけ、オン状態となる。
通ノ−ド１１-1に接続され、その他端は、接地線ＧＮＤ
に接続されている。また、そのゲ−トは、カラム選択線
ＣＳＬ１に接続されており、ＮＭＯＳ Ｑ８-1は、カラ
ム選択線ＣＳＬ１の電位が、“Ｈ”レベルとなっている
間だけ、オン状態となる。
【００７３】このような選択活性化回路１０-1を持つセ
ンスアンプ３では、カラムが、カラム選択信号ＣＳＬに
よって選択された時だけ、共通ノ−ド１１に、ＮＭＯＳ
Ｑ７-1、およびＮＭＯＳ Ｑ７-1と並列接続されたＮ
ＭＯＳ Ｑ８-1の２つのトランジスタにより、電源が供
給される。即ちセンス回路４-1および４-2に、高速に電
源が供給されるようになるため、メモリのアクセスタイ
ムが高速化する。しかも、アクセスタイムを高速化させ
るために、消費電力が増加することもない。
ンスアンプ３では、カラムが、カラム選択信号ＣＳＬに
よって選択された時だけ、共通ノ−ド１１に、ＮＭＯＳ
Ｑ７-1、およびＮＭＯＳ Ｑ７-1と並列接続されたＮ
ＭＯＳ Ｑ８-1の２つのトランジスタにより、電源が供
給される。即ちセンス回路４-1および４-2に、高速に電
源が供給されるようになるため、メモリのアクセスタイ
ムが高速化する。しかも、アクセスタイムを高速化させ
るために、消費電力が増加することもない。
【００７４】また、図１３に示すように、反転センス信
号線ＢＳＡＮをＢＳＡＮ１に置き換え、また、接地線Ｇ
ＮＤをＢＳＡＮ２に置き換えるようにしても良い。これ
らの使い分けは、メモリセルアレ−の構成によって変え
られる。
号線ＢＳＡＮをＢＳＡＮ１に置き換え、また、接地線Ｇ
ＮＤをＢＳＡＮ２に置き換えるようにしても良い。これ
らの使い分けは、メモリセルアレ−の構成によって変え
られる。
【００７５】図１７（ａ）は、１つのカラムデコ−タ
に、１つのメモリセルアレ−が付属している半導体記憶
装置のブロック図である。メモリアレ−の構成が、図１
７（ａ）に示す構成の時は、センスアンプ活性化信号Ｂ
ＳＡＮおよび接地電位ＧＮＤを使うのが良い。
に、１つのメモリセルアレ−が付属している半導体記憶
装置のブロック図である。メモリアレ−の構成が、図１
７（ａ）に示す構成の時は、センスアンプ活性化信号Ｂ
ＳＡＮおよび接地電位ＧＮＤを使うのが良い。
【００７６】また、図１７（ｂ）は、１つのカラムデコ
−タに、１つのメモリセルアレ−が付属し、かつ１つの
メモリセルアレ−が所定数のロウ毎にブロック単位で分
割されている半導体記憶装置のブロック図である。この
類いのメモリセルアレ−は、超大規模容量（例えば１６
Ｍ、６４Ｍ以上）ＤＲＡＭに、良く見られる。
−タに、１つのメモリセルアレ−が付属し、かつ１つの
メモリセルアレ−が所定数のロウ毎にブロック単位で分
割されている半導体記憶装置のブロック図である。この
類いのメモリセルアレ−は、超大規模容量（例えば１６
Ｍ、６４Ｍ以上）ＤＲＡＭに、良く見られる。
【００７７】メモリセルアレ−の構成が、図１７（ｂ）
に示す構成の時は、反転センス信号線ＢＳＡＮおよび接
地線ＧＮＤをそれぞれ、選択されたメモリセルブロック
全体のセンスアンプを一斉に活性化する信号ＢＳＡＮ１
と、選択されたメモリセルブロック中からさらにカラム
選択信号（ＣＳＬ）により選択されたセンスアンプを活
性化する信号ＢＳＡＮ２とに置き換えると良い。
に示す構成の時は、反転センス信号線ＢＳＡＮおよび接
地線ＧＮＤをそれぞれ、選択されたメモリセルブロック
全体のセンスアンプを一斉に活性化する信号ＢＳＡＮ１
と、選択されたメモリセルブロック中からさらにカラム
選択信号（ＣＳＬ）により選択されたセンスアンプを活
性化する信号ＢＳＡＮ２とに置き換えると良い。
【００７８】図１６に示す構成のセンスアンプ３を持つ
ダイナミック型ＲＡＭにおいて、より集積度を高めため
に、センスアンプ３の素子パタ−ンを図１８および図１
９に示す構成とする。
ダイナミック型ＲＡＭにおいて、より集積度を高めため
に、センスアンプ３の素子パタ−ンを図１８および図１
９に示す構成とする。
【００７９】図１８は、第３の実施例に係るセンスアン
プのゲ−トパタ−ンを示す平面図、図１９は、図１８に
示すパタ−ン上に内部接続配線層が形成された状態を示
す平面図、図２０は、その等価回路図である。
プのゲ−トパタ−ンを示す平面図、図１９は、図１８に
示すパタ−ン上に内部接続配線層が形成された状態を示
す平面図、図２０は、その等価回路図である。
【００８０】図１８Ａおよび図１９に示すパタ−ンは、
図１２および図１３に示したパタ−ンと同様なタイプで
ある。特に異なるところは、選択活性化回路１０-1およ
び１０-2を構成するＮＭＯＳ Ｑ７-1、Ｑ８-1、Ｑ７-
2、Ｑ８-2を、センス回路の共通ソ−ス、即ち図１３に
示した共通ノ−ド１１-1、１１-2に接続したことであ
る。
図１２および図１３に示したパタ−ンと同様なタイプで
ある。特に異なるところは、選択活性化回路１０-1およ
び１０-2を構成するＮＭＯＳ Ｑ７-1、Ｑ８-1、Ｑ７-
2、Ｑ８-2を、センス回路の共通ソ−ス、即ち図１３に
示した共通ノ−ド１１-1、１１-2に接続したことであ
る。
【００８１】図１８〜図２０に示すように、共通ノ−ド
１１-1のパタ−ンは、以下の構成により得られている。
まず、ＮＭＯＳ Ｑ２-1とのＱ２-2との共通ノ−ドであ
るＮ型拡散層２７-3と、ＮＭＯＳ Ｑ１-1とのＱ１-2と
の共通ノ−ドであるＮ型拡散層２８-3とを、素子領域を
新たに設けることで得たＮ型拡散層５０-1で一体につな
ぐ。同様にして、Ｎ型拡散層２７-3と、ＮＭＯＳ Ｑ７
-1を形成するために、素子領域２３に対してカラム方向
に隣接して設けられた素子領域２３´-1とをＮ型拡散層
３１-1で一体につなぐ。さらにＮ型拡散層２８-3と、Ｎ
ＭＯＳ Ｑ８-1を形成するために、素子領域２３に対し
てカラム方向に隣接して設けられた素子領域２４´-1と
を、Ｎ型拡散層３２-1で一体につなぐ。
１１-1のパタ−ンは、以下の構成により得られている。
まず、ＮＭＯＳ Ｑ２-1とのＱ２-2との共通ノ−ドであ
るＮ型拡散層２７-3と、ＮＭＯＳ Ｑ１-1とのＱ１-2と
の共通ノ−ドであるＮ型拡散層２８-3とを、素子領域を
新たに設けることで得たＮ型拡散層５０-1で一体につな
ぐ。同様にして、Ｎ型拡散層２７-3と、ＮＭＯＳ Ｑ７
-1を形成するために、素子領域２３に対してカラム方向
に隣接して設けられた素子領域２３´-1とをＮ型拡散層
３１-1で一体につなぐ。さらにＮ型拡散層２８-3と、Ｎ
ＭＯＳ Ｑ８-1を形成するために、素子領域２３に対し
てカラム方向に隣接して設けられた素子領域２４´-1と
を、Ｎ型拡散層３２-1で一体につなぐ。
【００８２】また、共通ノ−ド１１-2のパタ−ンも、図
１８〜図２０に示されるように、接続されるトランジス
タが異なるだけで、共通ノ−ド１１-1のパタ−ンと同様
のパタ−ンとなっている。
１８〜図２０に示されるように、接続されるトランジス
タが異なるだけで、共通ノ−ド１１-1のパタ−ンと同様
のパタ−ンとなっている。
【００８３】尚、図１８中、参照符号３３-1により示さ
れる領域は、ＮＭＯＳ Ｑ７-1のソ−スであり、同様に
参照符号３３-2により示される領域はＮＭＯＳ Ｑ７-2
のソ−ス、参照符号３４-1により示される領域はＮＭＯ
Ｓ Ｑ８-1のソ−ス、参照符号３４-2により示される領
域はＮＭＯＳ Ｑ８-2のソ−スである。
れる領域は、ＮＭＯＳ Ｑ７-1のソ−スであり、同様に
参照符号３３-2により示される領域はＮＭＯＳ Ｑ７-2
のソ−ス、参照符号３４-1により示される領域はＮＭＯ
Ｓ Ｑ８-1のソ−ス、参照符号３４-2により示される領
域はＮＭＯＳ Ｑ８-2のソ−スである。
【００８４】また、図１８中、参照符号３５-1、３５-2
により示される部材は、ＮＭＯＳＱ７-1、Ｑ７-2のゲ−
トであり、参照符号３６-1、３６-2により示される部材
は、ＮＭＯＳ Ｑ８-1、Ｑ８-2のゲ−トである。
により示される部材は、ＮＭＯＳＱ７-1、Ｑ７-2のゲ−
トであり、参照符号３６-1、３６-2により示される部材
は、ＮＭＯＳ Ｑ８-1、Ｑ８-2のゲ−トである。
【００８５】次に、この発明に係るセンスアンプが持つ
素子領域２３および２４と、メモリセルアレ−との関係
について説明する。上記第１〜第４の実施例により説明
したセンスアンプでは、センス回路に含まれてビット線
ＢＬに接続されるＮＭＯＳと、カラムゲ−トに含まれて
上記ビット線ＢＬに接続されるＮＭＯＳとを同一の素子
領域に形成することで、カラム数が増加していったとし
ても、それに必要なセンスアンプの特にＮＭＯＳ回路部
分を、永久的に１つの素子領域に集積して形成すること
ができる。このことを、簡単な図に示す。
素子領域２３および２４と、メモリセルアレ−との関係
について説明する。上記第１〜第４の実施例により説明
したセンスアンプでは、センス回路に含まれてビット線
ＢＬに接続されるＮＭＯＳと、カラムゲ−トに含まれて
上記ビット線ＢＬに接続されるＮＭＯＳとを同一の素子
領域に形成することで、カラム数が増加していったとし
ても、それに必要なセンスアンプの特にＮＭＯＳ回路部
分を、永久的に１つの素子領域に集積して形成すること
ができる。このことを、簡単な図に示す。
【００８６】図２１（ａ）は、メモリセルアレ−と素子
領域との関係を示す図である。まず、図２１（ａ）に示
すように、２５６本のカラムを集積したメモリセルアレ
−（またはメモリブロック）がチップ中にある時、この
発明に係るセンスアンプは、メモリセルアレ−（または
メモリブロック）のロウ方向に沿った直線区域（センス
アンプアレ−）１００の中に配置される。しかも、その
区域１００の中で、素子領域２３および２４はメモリセ
ルアレ−（またはメモリブロック）の端から端まで、一
つのパタ−ンで作ることができる。もちろんカラムが５
１２本あっても、１０２４本、それ以上あっても同様で
ある。
領域との関係を示す図である。まず、図２１（ａ）に示
すように、２５６本のカラムを集積したメモリセルアレ
−（またはメモリブロック）がチップ中にある時、この
発明に係るセンスアンプは、メモリセルアレ−（または
メモリブロック）のロウ方向に沿った直線区域（センス
アンプアレ−）１００の中に配置される。しかも、その
区域１００の中で、素子領域２３および２４はメモリセ
ルアレ−（またはメモリブロック）の端から端まで、一
つのパタ−ンで作ることができる。もちろんカラムが５
１２本あっても、１０２４本、それ以上あっても同様で
ある。
【００８７】尚、素子領域が２本あるのは、基本的に、
ビット線およびデ−タ線に、対を用いているためで、こ
の対を用いないで、一本のビット線およびデ−タ線を用
いた装置では、素子領域２３および２４のいずれか一つ
を形成するだけで良い。
ビット線およびデ−タ線に、対を用いているためで、こ
の対を用いないで、一本のビット線およびデ−タ線を用
いた装置では、素子領域２３および２４のいずれか一つ
を形成するだけで良い。
【００８８】また、装置が対を有するものであったとし
ても、従来、１つのカラムについて、素子領域が４つ必
要であった点を、２つの素子領域だけで済ませることが
できる。さらにこの種の装置においても、カラム数が増
えるに連れて、それに必要なセンスアンプを形成するた
めに必然的に素子領域の数が増加していたが、上記実施
例により説明したセンスアンプによれば、カラム数が増
えたとしても、常に２つの素子領域だけで済むようにな
る。
ても、従来、１つのカラムについて、素子領域が４つ必
要であった点を、２つの素子領域だけで済ませることが
できる。さらにこの種の装置においても、カラム数が増
えるに連れて、それに必要なセンスアンプを形成するた
めに必然的に素子領域の数が増加していたが、上記実施
例により説明したセンスアンプによれば、カラム数が増
えたとしても、常に２つの素子領域だけで済むようにな
る。
【００８９】また、この発明は、次のような変形も可能
である。図２１（ｂ）は、他の構成を持つメモリセルア
レ−と素子領域との関係を示す図である。
である。図２１（ｂ）は、他の構成を持つメモリセルア
レ−と素子領域との関係を示す図である。
【００９０】ＤＲＡＭなどの半導体メモリには、メモリ
セルアレ−（またはメモリブロック）が、数カラム毎に
グル−プ分けされたものもある。図２１（ｂ）は、その
類いのメモリセルアレ−が図示されており、２５６本の
カラムが、１６カラム毎に分割され、全部で１６のメモ
リグル−プＧ１〜Ｇ１６を有している。メモリグル−プ
を持つメモリでは一般に、グル−プ毎に独立して設けら
れた小さいワ−ド線１０１…と、これら小さいワ−ド線
１０１…に接続された大きいワ−ド線１０２を持つ。
セルアレ−（またはメモリブロック）が、数カラム毎に
グル−プ分けされたものもある。図２１（ｂ）は、その
類いのメモリセルアレ−が図示されており、２５６本の
カラムが、１６カラム毎に分割され、全部で１６のメモ
リグル−プＧ１〜Ｇ１６を有している。メモリグル−プ
を持つメモリでは一般に、グル−プ毎に独立して設けら
れた小さいワ−ド線１０１…と、これら小さいワ−ド線
１０１…に接続された大きいワ−ド線１０２を持つ。
【００９１】この類いのメモリでは、メモリグル−プと
メモリグル−プとの間に、小さいワ−ド線１０１と大き
いワ−ド線１０２とを接続するための領域１０３が設け
られている。この領域１０３にはメモリセルが無く、従
ってビット線も配置されない。ビット線が配置されない
ため、素子領域２３および２４を、図２１（ａ）に示す
ように一本で作ると、領域１０３の部分で、素子領域２
３および２４に形成される拡散層が、ロウ方向にビット
線が配置されている部分に比べて長くなる。このため、
拡散層と基板との間の寄生容量に、アンバランスが生ず
る。寄生容量がアンバランスとなると、メモリセル間で
のアクセスタイムのばらつきが大きくなる可能性があ
る。
メモリグル−プとの間に、小さいワ−ド線１０１と大き
いワ−ド線１０２とを接続するための領域１０３が設け
られている。この領域１０３にはメモリセルが無く、従
ってビット線も配置されない。ビット線が配置されない
ため、素子領域２３および２４を、図２１（ａ）に示す
ように一本で作ると、領域１０３の部分で、素子領域２
３および２４に形成される拡散層が、ロウ方向にビット
線が配置されている部分に比べて長くなる。このため、
拡散層と基板との間の寄生容量に、アンバランスが生ず
る。寄生容量がアンバランスとなると、メモリセル間で
のアクセスタイムのばらつきが大きくなる可能性があ
る。
【００９２】従って、メモリセルアレ−（またはメモリ
ブロック）が、数カラム毎にグル−プ分けされた装置で
は、図２１（ｂ）に示すように素子領域２３および２４
を、メモリグル−プＧ１〜Ｇ１６毎に、素子領域２３-1
〜２３-16 、２４-1〜２４-16 と分割されことが好まし
い。この構成とすることで、寄生容量のアンバランスを
無くすことができ、メモリセル間でのアクセスタイムの
ばらつきを小さくすることができる。
ブロック）が、数カラム毎にグル−プ分けされた装置で
は、図２１（ｂ）に示すように素子領域２３および２４
を、メモリグル−プＧ１〜Ｇ１６毎に、素子領域２３-1
〜２３-16 、２４-1〜２４-16 と分割されことが好まし
い。この構成とすることで、寄生容量のアンバランスを
無くすことができ、メモリセル間でのアクセスタイムの
ばらつきを小さくすることができる。
【００９３】以上説明したように、この発明によれば、
センスアンプを構成するトランジスタを分離するための
領域を少なくでき、チップサイズの縮小を図ることので
きるセンスアンプを提供できる。
センスアンプを構成するトランジスタを分離するための
領域を少なくでき、チップサイズの縮小を図ることので
きるセンスアンプを提供できる。
【００９４】しかも上記の効果は、カラム数が増加す
る、即ち半導体記憶装置が大容量化するに連れて、漸次
向上する。さらに素子分離領域は、チップ中において装
置として機能しない無効領域（デッド・リジョン）であ
るが、この発明によれば、無効領域も削減されるので、
チップの使用効率の向上にも貢献する。
る、即ち半導体記憶装置が大容量化するに連れて、漸次
向上する。さらに素子分離領域は、チップ中において装
置として機能しない無効領域（デッド・リジョン）であ
るが、この発明によれば、無効領域も削減されるので、
チップの使用効率の向上にも貢献する。
【００９５】図２２は、この発明に係るセンスアンプに
よる、センスアンプアレ−の縮小効果を示す図である。
典型的なセンスアンプにより構成したセンスアンプアレ
−の面積を１００％とした時、この発明に係るセンスア
ンプにより構成したセンスアンプアレ−の面積は、１６
ＭＤＲＡＭで９８％、６４ＭＤＲＡＭで９７％、２５６
ＭＤＲＡＭで９５．６％、１ＧＤＲＡＭで９３．８％と
予測される（図中三角印により示す）。
よる、センスアンプアレ−の縮小効果を示す図である。
典型的なセンスアンプにより構成したセンスアンプアレ
−の面積を１００％とした時、この発明に係るセンスア
ンプにより構成したセンスアンプアレ−の面積は、１６
ＭＤＲＡＭで９８％、６４ＭＤＲＡＭで９７％、２５６
ＭＤＲＡＭで９５．６％、１ＧＤＲＡＭで９３．８％と
予測される（図中三角印により示す）。
【００９６】このように、この発明に係るセンスアンプ
では、記憶容量の規模が大きくなるに連れて、センスア
ンプアレ−の面積を、確実に減少させることができる。
また、典型的なセンスアンプにより構成したセンスアン
プアレ−が、チップ中で占める面積を１００％とした
時、この発明に係るセンスアンプにより構成したセンス
アンプアレ−が、チップ中で占める面積は、１６ＭＤＲ
ＡＭで９９．２％、６４ＭＤＲＡＭで９８．４％、２５
６ＭＤＲＡＭで９６．７％、１ＧＤＲＡＭで９３．４％
と予測される（図中丸印により示す）。
では、記憶容量の規模が大きくなるに連れて、センスア
ンプアレ−の面積を、確実に減少させることができる。
また、典型的なセンスアンプにより構成したセンスアン
プアレ−が、チップ中で占める面積を１００％とした
時、この発明に係るセンスアンプにより構成したセンス
アンプアレ−が、チップ中で占める面積は、１６ＭＤＲ
ＡＭで９９．２％、６４ＭＤＲＡＭで９８．４％、２５
６ＭＤＲＡＭで９６．７％、１ＧＤＲＡＭで９３．４％
と予測される（図中丸印により示す）。
【００９７】このように、この発明に係るセンスアンプ
では、チップ中でセンスアンプアレ−が占める面積も、
記憶容量の規模が大きくなるに連れて確実に減少させる
ことができる。
では、チップ中でセンスアンプアレ−が占める面積も、
記憶容量の規模が大きくなるに連れて確実に減少させる
ことができる。
【００９８】
【発明の効果】以上説明したように、この発明によれ
ば、センスアンプを構成するトランジスタを分離するた
めの領域を少なくでき、チップサイズの縮小を図ること
のできるセンスアンプを具備する半導体集積回路装置を
提供できる。
ば、センスアンプを構成するトランジスタを分離するた
めの領域を少なくでき、チップサイズの縮小を図ること
のできるセンスアンプを具備する半導体集積回路装置を
提供できる。
【図１】図１はこの発明の第１の実施例に係るセンスア
ンプを示す図で、（ａ）図はそのレイアウトパタ−ンを
示す平面図、（ｂ）図はその等価回路図。
ンプを示す図で、（ａ）図はそのレイアウトパタ−ンを
示す平面図、（ｂ）図はその等価回路図。
【図２】図２はこの発明の第１の実施例に係るセンスア
ンプの断面図で、（ａ）図は図１（ａ）中の2a−2a線に
沿う断面図、（ｂ）図は図１（ａ）中の2b−2b線に沿う
断面図。
ンプの断面図で、（ａ）図は図１（ａ）中の2a−2a線に
沿う断面図、（ｂ）図は図１（ａ）中の2b−2b線に沿う
断面図。
【図３】図３はこの発明の第１の実施例に係るセンスア
ンプを適用できるダイナミック型ＲＡＭのブロック図。
ンプを適用できるダイナミック型ＲＡＭのブロック図。
【図４】図４は図３に示されたセンスアンプの回路図。
【図５】図５は図１（ａ）に示されたレイアウトパタ−
ンを、２カラムに拡張した時の平面図。
ンを、２カラムに拡張した時の平面図。
【図６】図６は図１（ａ）に示されたレイアウトパタ−
ンを、４カラムに拡張した時の平面図。
ンを、４カラムに拡張した時の平面図。
【図７】図７はこの発明の第２の実施例に係るセンスア
ンプを適用できるダイナミック型ＲＡＭのブロック図。
ンプを適用できるダイナミック型ＲＡＭのブロック図。
【図８】図８は図７に示されたセンスアンプの回路図。
【図９】図９はこの発明の第２の実施例に係るセンスア
ンプのレイアウトパタ−ンを示す平面図。
ンプのレイアウトパタ−ンを示す平面図。
【図１０】図１０は図９に示すセンスアンプの等価回路
図。
図。
【図１１】図１１は図９に示されたレイアウトパタ−ン
を、４カラムに拡張した時の平面図。
を、４カラムに拡張した時の平面図。
【図１２】図１２はこの発明の第３の実施例に係るセン
スアンプのゲ−トパタ−ンを示す平面図。
スアンプのゲ−トパタ−ンを示す平面図。
【図１３】図１３は図１２に示すパタ−ン上に内部接続
配線層が形成された状態を示す平面図。
配線層が形成された状態を示す平面図。
【図１４】図１４は図１２および図１３に示すセンスア
ンプの等価回路図。
ンプの等価回路図。
【図１５】図１５は自己整合コンタクトが用いられた部
分の断面図。
分の断面図。
【図１６】図１６はこの発明の第４の実施例に係るセン
スアンプの回路図。
スアンプの回路図。
【図１７】図１７はメモリセルアレ−の構成を概略的に
示す図で、（ａ）図は典型的な構成を示す図、（ｂ）図
は他の構成を示す図。
示す図で、（ａ）図は典型的な構成を示す図、（ｂ）図
は他の構成を示す図。
【図１８】図１８はこの発明の第４の実施例に係るセン
スアンプのゲ−トパタ−ンを示す平面図。
スアンプのゲ−トパタ−ンを示す平面図。
【図１９】図１９は図１８に示すパタ−ン上に内部接続
配線層が形成された状態を示す平面図。
配線層が形成された状態を示す平面図。
【図２０】図２０は図１８および図１９に示すセンスア
ンプの等価回路図。
ンプの等価回路図。
【図２１】図２１はメモリセルアレ−と素子領域との関
係を示す図で、（ａ）図はメモリセルアレ−と素子領域
パタ−ンとの関係の一例が示された平面図、（ｂ）図は
メモリセルアレ−と素子領域パタ−ンとの関係の他例が
示された平面図。
係を示す図で、（ａ）図はメモリセルアレ−と素子領域
パタ−ンとの関係の一例が示された平面図、（ｂ）図は
メモリセルアレ−と素子領域パタ−ンとの関係の他例が
示された平面図。
【図２２】図２２はメモリ容量とセンスアンプの縮小率
との関係を示す図。
との関係を示す図。
【図２３】図２３は、一般的なセンスアンプの回路図。
１…メモリセルアレイ、２…ロウデコ−ダ、３…センス
アンプ、４-1〜４-4…センス回路、５-1〜５-4…カラム
ゲ−ト、６…カラムデコ−ダ、２１…Ｐ型シリコン基
板、２２…素子分離領域、２３，２３´-1，２３´-2…
素子領域、２４，２４´-1，２４´-2…素子領域、２５
-1〜２５-8…ポリシリコン層（ゲ−ト）、２６-1〜２６
-8…ポリシリコン層（ゲ−ト）、２７-1〜２７-9…Ｎ型
拡散層、２８-1〜２８-9…Ｎ型拡散層、３０-1〜３０-2
…ポリシリコン層（ゲ−ト）、３１-1〜３１-2…Ｎ型拡
散層、３２-1〜３２-2…Ｎ型拡散層、３３-1，３３-2…
Ｎ型拡散層、３４-1，３４-2…Ｎ型拡散層、３５-1，３
５-2…ポリシリコン層（ゲ−ト）、３６-1，３６-2…ポ
リシリコン層（ゲ−ト）、５０-1，５０-2…Ｎ型拡散
層。
アンプ、４-1〜４-4…センス回路、５-1〜５-4…カラム
ゲ−ト、６…カラムデコ−ダ、２１…Ｐ型シリコン基
板、２２…素子分離領域、２３，２３´-1，２３´-2…
素子領域、２４，２４´-1，２４´-2…素子領域、２５
-1〜２５-8…ポリシリコン層（ゲ−ト）、２６-1〜２６
-8…ポリシリコン層（ゲ−ト）、２７-1〜２７-9…Ｎ型
拡散層、２８-1〜２８-9…Ｎ型拡散層、３０-1〜３０-2
…ポリシリコン層（ゲ−ト）、３１-1〜３１-2…Ｎ型拡
散層、３２-1〜３２-2…Ｎ型拡散層、３３-1，３３-2…
Ｎ型拡散層、３４-1，３４-2…Ｎ型拡散層、３５-1，３
５-2…ポリシリコン層（ゲ−ト）、３６-1，３６-2…ポ
リシリコン層（ゲ−ト）、５０-1，５０-2…Ｎ型拡散
層。
Claims (11)
- 【請求項１】 第１の回路要素を含むカラムゲートと、 第２の回路要素を含むセンス回路とを具備し、 前記第１、第２の回路要素は互いに、同じパターンに集
積されている ことを特徴とする半導体集積回路装置。 - 【請求項２】 前記カラムゲートは前記第１の回路要素
として少なくとも、半導体基体の素子領域に設けられた
第１のトランジスタを含み、 前記センス回路は前記第２の回路要素として少なくと
も、前記素子領域に設けられた前記第１のトランジスタ
との共通ノードを持つ第２のトランジスタを含むことを
特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記第１のトランジスタは、前記素子領
域内に設けられた第１の半導体領域と、前記素子領域内
に設けられた第２の半導体領域と、前記第１の半導体領
域と前記第２の半導体領域との間の前記素子領域上に設
けられた第１のゲート電極とを含み、 前記第２のトランジスタは、前記第１のトランジスタと
の共通ノードである前記第２の半導体領域と、前記素子
領域内に設けられた第３の半導体領域と、前記第２の半
導体領域と前記第３の半導体領域との間の前記素子領域
上に設けられた第２のゲート電極とを含むことを特徴と
する請求項２に記載の半導体集積回路装置。 - 【請求項４】 前記第１の半導体領域はデータ線に接続
され、前記第２の半導体領域はビット線に接続され、前
記第１のゲート電極はカラム選択線に接続され、前記第
３の半導体領域はセンスアンプ電源線に接続され、前記
第２のゲート電極はセンス増幅のための基準電位線に接
続されていることを特徴とする請求項３に記載の半導体
集積回路装置。 - 【請求項５】 前記センスアンプ電源線はセンスアンプ
活性化信号線であり、前記センス増幅のための基準電位
線は前記ビット線と対をなす他のビット線であることを
特徴とする請求項４に記載の半導体集積回路装置。 - 【請求項６】 第３の回路要素を含む、前記センス回路
を選択活性するためのセンスアンプ選択活性化回路をさ
らに具備し、 前記第３の回路要素は、前記第１、第２の回路要素と互
いに、同じパターンに集積されている ことを特徴とする
請求項１に記載の半導体集積回路装置。 - 【請求項７】 前記カラムゲートは前記第１の回路要素
として少なくとも、半導体基体の素子領域に設けられた
第１のトランジスタを含み、 前記センス回路は前記第２の回路要素として少なくと
も、前記素子領域に設けられた、前記第１のトランジス
タとの共通ノードを持つ第２のトランジスタを含み、 前記センスアンプ選択活性化回路は前記第３の回路要素
として少なくとも、前記素子領域に設けられた、前記第
２のトランジスタとの共通ノードを持つ第３のトランジ
スタを含むことを特徴とする請求項６に記載の半導体集
積回路装置。 - 【請求項８】 前記第１のトランジスタは、前記素子領
域内に設けられた第１の半導体領域と、前記素子領域内
に設けられた第２の半導体領域と、前記第１の半導体領
域と前記第２の半導体領域との間の前記素子領域上に設
けられた第１のゲート電極とを含み、 前記第２のトランジスタは、前記第１のトランジスタと
の共通ノードである前記第２の半導体領域と、前記素子
領域内に設けられた第３の半導体領域と、前記第２の半
導体領域と前記第３の半導体領域との間の前記素子領域
上に設けられた第２のゲート電極とを含み、 前記第３のトランジスタは、前記第２のトランジスタと
の共通ノードである前記第３の半導体領域と、前記素子
領域と一体化された他の素子領域内に設けられた第４の
半導体領域と、前記第３の半導体領域と前記第４の半導
体領域との間の前記他の素子領域上に設けられた第３の
ゲート電極とを含むことを特徴とする請求項７に記載の
半導体集積回路装置。 - 【請求項９】 前記第１の半導体領域はデータ線に接続
され、前記第２の半導体領域はビット線に接続され、前
記第１のゲート電極はカラム選択線に接続され、前記第
２のゲート電極はセンス増幅のための基準電位線に接続
され、前記第４の半導体領域はセンスアンプ電源線に接
続され、前記第３のゲート電極は前記カラム選択線に接
続されていることを特徴とする請求項８に記載の半導体
集積回路装置。 - 【請求項１０】 前記センスアンプ電源線は接地線およ
びセンスアンプ活性化信号線のいずれか一つであり、前
記センス増幅のための基準電位線は前記ビット線と対を
なす他のビット線であることを特徴とする請求項９に記
載の半導体集積回路装置。 - 【請求項１１】 複数のメモリブロックと複数のセンス
アンプアレイとを含むメモリアレイを具備する半導体集
積回路装置、複数のメモリグループと複数のセンスアン
プアレイとを含むメモリアレイを具備する半導体集積回
路装置、並びに複数のメモリグループを含む複数のメモ
リブロックと複数のセンスアンプアレイとを含むメモリ
アレイを具備する半導体集積回路装置のいずれか一つの
前記センスアンプアレイに、前記センスアンプが配置さ
れていることを特徴とする請求項１乃至請求項１０いず
れか一項に記載の半導体集積回路装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6216264A JP3004177B2 (ja) | 1993-09-16 | 1994-09-09 | 半導体集積回路装置 |
| US08/305,716 US5528542A (en) | 1993-09-16 | 1994-09-14 | Sense amplifier |
| DE69426343T DE69426343T2 (de) | 1993-09-16 | 1994-09-15 | Abfühlverstärker |
| EP94114567A EP0644551B1 (en) | 1993-09-16 | 1994-09-15 | Sense amplifier |
| US08/611,372 US5666319A (en) | 1993-09-16 | 1996-03-05 | Sense amplifier |
| US08/869,997 US5929492A (en) | 1993-09-16 | 1997-06-05 | Contact structure of column gate and data line |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-229904 | 1993-09-16 | ||
| JP22990493 | 1993-09-16 | ||
| JP6216264A JP3004177B2 (ja) | 1993-09-16 | 1994-09-09 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28710799A Division JP3241351B2 (ja) | 1993-09-16 | 1999-10-07 | センスアンプ、半導体装置及び半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135257A JPH07135257A (ja) | 1995-05-23 |
| JP3004177B2 true JP3004177B2 (ja) | 2000-01-31 |
Family
ID=26521333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6216264A Expired - Fee Related JP3004177B2 (ja) | 1993-09-16 | 1994-09-09 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5528542A (ja) |
| EP (1) | EP0644551B1 (ja) |
| JP (1) | JP3004177B2 (ja) |
| DE (1) | DE69426343T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7414907B2 (en) | 2004-04-09 | 2008-08-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9087605B2 (en) | 2011-04-12 | 2015-07-21 | Renesas Electronics Corporation | Semiconductor storage device |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3004177B2 (ja) * | 1993-09-16 | 2000-01-31 | 株式会社東芝 | 半導体集積回路装置 |
| JP3028913B2 (ja) * | 1994-11-10 | 2000-04-04 | 株式会社東芝 | 半導体記憶装置 |
| KR100224769B1 (ko) * | 1995-12-29 | 1999-10-15 | 김영환 | 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치 |
| JP3277192B2 (ja) * | 1996-12-27 | 2002-04-22 | 富士通株式会社 | 半導体装置 |
| JPH10242419A (ja) * | 1997-02-27 | 1998-09-11 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JP4005663B2 (ja) * | 1997-05-09 | 2007-11-07 | 株式会社東芝 | 半導体記憶装置 |
| US5982673A (en) * | 1997-09-30 | 1999-11-09 | Siemens Aktiengesellschaft | Secondary sense amplifier with window discriminator for self-timed operation |
| US6004861A (en) * | 1997-12-19 | 1999-12-21 | Advanced Micro Devices | Process for making a discontinuous source/drain formation for a high density integrated circuit |
| DE19822750A1 (de) * | 1998-05-20 | 1999-11-25 | Siemens Ag | Halbleiterspeicher mit differentiellen Bitleitungen |
| US6207498B1 (en) | 1998-06-05 | 2001-03-27 | United Integrated Circuits Corp. | Method of fabricating a coronary-type capacitor in an integrated circuit |
| US6288419B1 (en) | 1999-07-09 | 2001-09-11 | Micron Technology, Inc. | Low resistance gate flash memory |
| KR100313151B1 (ko) * | 1999-12-30 | 2001-11-07 | 박종섭 | 컬럼 트랜지스터의 레이아웃방법 |
| US6339541B1 (en) * | 2000-06-16 | 2002-01-15 | United Memories, Inc. | Architecture for high speed memory circuit having a relatively large number of internal data lines |
| US7184290B1 (en) * | 2000-06-28 | 2007-02-27 | Marvell International Ltd. | Logic process DRAM |
| JP3433741B2 (ja) * | 2000-09-05 | 2003-08-04 | セイコーエプソン株式会社 | 半導体装置 |
| DE10150498C2 (de) * | 2001-10-12 | 2003-08-07 | Infineon Technologies Ag | Halbleiterspeichervorrichtung |
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