KR100224769B1 - 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치 - Google Patents

고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치 Download PDF

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KR100224769B1 KR1019950066057A KR19950066057A KR100224769B1 KR 100224769 B1 KR100224769 B1 KR 100224769B1 KR 1019950066057 A KR1019950066057 A KR 1019950066057A KR 19950066057 A KR19950066057 A KR 19950066057A KR 100224769 B1 KR100224769 B1 KR 100224769B1
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Abstract

본 발명은 다수의 데이타 버스를 셀 어레이 및 센스 앰프 에레이위로 지나도록 배치하여 동시에 많은 수의 센스 앰프의 데이타를 지역 데이타 버스 센스 앰프에 프리페치함으로써 고속 버스트 리드/라이트 동작이 가능하도록 한 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갔는 반도체 메모리 장치에 관한 것이다.

Description

고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치
제1도는 종래의 데이타 버스 구조를 갖는 DRAM의 회로도.
제2도는 2개의 연속적인 로오 어드레스에 대한 종래의 버스트 리드 타이밍도.
제3도는 본 발명의 제1실시예에 의한 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 DRAM의 회로도.
제4도는 본 발명의 제2실시예에 의한 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 DRAM의 회로도.
제5도는 2개의 연속적인 로오 어드레스에 대한 본 발명의 버스트 리드 타이밍도.
제6a도는 제3도 및 제4도에 도시된 서브 컬럼 디코더의 제1실시 회로도.
제6b도는 제3도 및 제4도에 도시된 서브 컬럼 디코더의 제2 실시 회로도.
제7도는 본 발명의 데이타 리드 경로의 제1 실시예를 도시한 회로도.
제8도는 본 발명의 데이타 리드 경로의 제2 실시예를 도시한 회로도.
제9a도는 본 발명의 데이타 리드 경로의 제3 실시예를 도시한 회로도.
제9b도는 본 발명의 데이타 리드 경로의 제4 실시예를 도시한 회로도.
제10도는 본 발명의 데이타 라이트 경로의 실시예를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 셀 어레이 11 : 비트 라인 센스 앰프
12 : 데이타 버스 센스 앰프 13 : 로오 디코더
14 : 컬럼 디코더 15 : 서브 컬럼 디코더
16 : 리드 데이타 버퍼 17 : 데이타 출력 드라이버
18 : 데이타 입력/출력 핀 19 : 입력 선택기
20 : 출력 선택기 21 : 래치 회로
22 : 라이트 데이타 드라이버
* BLSA : 비트 라인 센스 앰프(Bit Line Sense Amplifier)
* DBSA : 데이타 버스 센스 앰프(Data Bus Sense Amplifier)
* SCD : 서브 컬럼 디코더(Sub Column Decoder)
* WDD : 라이트 데이타 드라이버(WRITE Data Driver)
* AYi AYj : 일부분의 컬럼 어드레스(Column Address) 신호
* BS : 블럭 선택(Block Selection) 신호. 엑세스하는 워드 라인이 속한 셀 어레이의 35 신호만 활성화된다.
* LYi (0≤i≤2n-1) : 2n개의 BLSA로 구성된 그룹에서 하나를 선택하기 위한 서브 컬럼 디코더의 출력으로 n개의 컬럼 어드레스를 받아 생성된다.
* GYi (0≤i≤2n-1) : 메인 컬럼 디코더(Main Column Decoder)의 출력으로 나머지 n개의 컬럼 어드레스를 받아 생성된다.
* QAi (1≤i≤k) : 로오 어드레스 Xa 와 컬럼 어드레스 Ya에 의하여 지정된 버스트 리드 데이타.
* QBi (1 ≤ i ≤ k) : 로오 어드레스 Xb 와 컬럼 어드레스 Yb에 의하여 지정된 버스트 리드 데이타.
* Di (1≤i≤m) : DBSA 그룹으로 각 그룹내의 DBSA들은 같은 컬럼 디코더 출력 GYi를 받아 글로벌 데이타 버스(Global Data Bus)로 데이타를 전달한다.
* Wi (1≤i≤m) : WDD 그룹으로 각 그룹내의 WDD들은 같은 컬럼 디코더 출력 GYi를 받아 지역 데이타 버스(Local Data Bus)로 데이타를 전달한다.
* OSa OSb : 출력 선택기(Output Selector)의 출력으로 DBSA와 글로벌 데이타 버스와의 연결을 조정한다.
* ISi (i=1, 2, 3, 4) : DBSA와 래치들 사이의 연결을 조정하는 신호.
* OSi (i=1, 2, 3, 4) : 래치들과 글로벌 데이타 버스 사이의 연결을 조정하는 신호.
본 발명은 고속 버스트 리드/라이트 등작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치에 관한 것으로, 더 자세하게는 다수의 데이타 버스를 셀 어레이 및 센스 앰프 어레이위로 지나도록 배치하여 동시에 많은 수의 센스 앰프의 데이타를 지역데이타버스센스앰프에 미리 데이타를 읽어내도록 함으로써 고속 버스트 리드/라이트 동작이 가능하도록 한 반도체 메모리 장치에 관한 것이다.
통상적으로, 마이크로프로세서(Microprocessor)의 동작 속도에 비하여 메모리의 동작은 저속이므로 전체 시스템의 성능 향상에 제약이 되고 있다. 최근 주목받고 있는 램버스 디램(Rambus DRAM)이나 고속 동기식 디램(Synchronous DRAM : 이하 'SDRAM'이라 함)은 이러한 요구에 부응하여 종래의 디램(Dynamic Ramdom Access Memory : 이하 'DRAM'이라 함)에 비하여 혁신적으로 대역폭(Bandwidth) 및 동작 속도를 증가시키고 있다. (여기서, 대역폭이란 버스 동작 주파수 × 데이타 버스 폭이다.) 그러나 기가비트(Gigabit)급 DRAM에 대하여 램버스 디램이나 고속 SDRAM을 구현하기에는 여러 가지 문제점이 예상된다. 그중 하나는 리드(READ)/라이트(WRITE) 데이타 버스 구조인데, 현재의 데이타 버스 구조로는 하이 스피드/하이 대역폭의 요구 조건을 만족시키기 어렵다.
종래의 지역 데이타 버스(Local Data Bus) 구조는 일반적으로 수평 지역 데이타 버스(Horizontal Local Data Bus) 와 수직 지역 데이타 버스(Vertical Local Data Bus)로 구성되어 있으며, 메탈 라인으로 셀 어레이 위를 지나는 메인 컬럼 디코더의 출력인 GYi 신호에 의하여 비트라인 센스앰프(Bit Line Sense Amplifier : 이하 'BLSA'라 함) 어레이에 저장된 데이타중 극히 일부분의 데이타만 수평 지역 데이타 버스를 거쳐 데이타 버스 센스 앰프(Data Bus Sense Amplifier : 이하 'DBSA'라 함)에 전달되고, 이 DBSA에서 센싱된 데이타는 수직 지역 데이타 버스를 거쳐 글로벌 데이타 버스(Global Data Bus)에 출력된다. 한편, 64메가-비트 디램(64Mb DRAM) 이후로부터는 메탈 피치 완화를 위하여 필수적으로 적용되기 시작한 서브 워드 라인 드라이버(Sub Word Line Driver) 위로 수직 지역 데이타 버스를 배치하여 동시에 엑세스되는 BLSA의 수는 제한된다. 또한, 메모리의 집적도가 증가할수록 수직 지역 데이타 버스 및 메인 컬럼 디코더의 출력인 GYi 신호 라인의 길이가 길어지게 되어 컬럼 억세스 시간 감소에 제한 요인이 되고 있다.
그러면, 제1도에 도시된 종래의 데이타 버스 구조를 갖는 반도체 메모리 장비를 보면서 더 자세히 설명하기로 한다.
컬럼 디코더(14)의 출력인 GYi신호에 의하여 선택된 BLSA는 데이타를 수평 지역 데이타 버스로 전달하고, DBSA는 그 전달된 데이타를 센싱하여 저장한다. DBSA에 저장된 데이타는 수직 지역 데이타 버스를 통하여 글로벌 데이타 버스에 전달된다. 따라서 종래의 지역 데이타 버스 구조에서는 각각의 활성화된 워드라인마다 동시에 엑세스되는 BLSA의 수가 2 또는 4로 제한된다.
제2도는 2개의 연속적인 로오 어드레스(Xa Xb)에 대한 종래의 버스트 리드(READ) 타이밍도이다.
현재의 SDRAM에서는, 같은 뱅크(Bank) 내의 2개의 로오 어드레스(Xa Xb)를 연속해서 엑세스하는 경우에는 로오 어드레스 Xa와 컬럼 어드레스 Ya에 의한 버스트 데이타(QAi, 1≤i≤k)와 로오 어드레스 Xb와 컬럼 어드레스 Yb에 의한 버스트 데이타(QBi, 1≤i≤k) 사이에 프리차지 + 로오 엑세스 타임이 요구되어 DRAM의 버스트 리드 성능을 저하시킨다.
따라서 본 발명에서는 다수의 데이타 버스를 셀 어레이 및 센스 앰프 에레이위로 지나도록 배치하여 동시에 많은 수의 센스 앰프의 데이타를 지역데이타버스센스앰프에 미리 읽어내도록 함으로써 고속 버스트 리드/라이트 동작이 가능하도록 한 반도체 메모리 장치를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치에서는 컬럼 방향으로 2n개씩 나누어진 K개의 비트라인 센스앰프로 구성된 비트라인센스앰프 어레이와, 상기 동일한 컬럼 방향의 비트라인센스앰프 어레이에 공유되며 셀 어레이 및 상기 비트라인센스앰프 어레이 위를 지나도록 배치된 모두 K/2n개의 지역데이타버스라인과, 상기 각 비트라인센스앰프 어레이에서 2n개마다 한 개의 비트라인센스앰프가 상기 지역데이타버스라인과 연결되도록 상기 셀 어레이의 양쪽에 연결된 서브 컬럼 디코더 수단과,상기 각 비트라인센스앰프 어레이마다 2n개씩의 서브 컬럼 디코더 출력에 의하여 선택된 비트라인센스앰프가 상기 지역데이타버스라인과 연결되도록 하는 스위치 수단과,상기 컬럼 디코더 출력에 의해 선택된 K/2n개의 비트라인센스앰프 데이타를 동시에 미리 읽어내기 위해 상기 지역데이타라인에 K/2n개로 연결된 데이타버스센스앰프 어레이를 구비하 였다.
상기 목적을 달성하기 위하여, 본 발명의 다른 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치에서는 컬럼 방향으로 2n개씩 나누어진, K개의 비트라인 센스앰프로 구성된 비트라인겐스앰프 어레이와, 동일한 컬럼 방향의 비트라인센스앰프의 그룹을 상기 비트라인 센스앰프 어레이마다 하나씩 건너 공유되며 셀 어레이 및 상기 비트라인센스앰프 어레이 위를 지나도록 배치된 모두 2K/2n개의 지역데이타버스라인과, 상기 각 비트라인센스앰프 어레이에서 2n개마다 한 개의 비트라인센스앰프가 상시 지역 데이타버스라인과 연결되도록 상기 셀 어레이의 양쪽에 연결된 서브 컬럼 디코더 수단과, 상기 각 비트라인센스앰프 어레이마다 2n개씩의 서브 컬럼 디코더 출력에 의하여 선택된 비트라인센스앰프가 상기 지역데이타버스라인과 연결되도록 하는 스위치 수단과, 상기 컬럼 디코더 출력에 의해 선택된 2K/2n개의 비트라인 센스앰프 데이타를 동시에 미리 읽어내기 위해 상기 지역데이타라인에 2K/2n개로 연결된 데이타버스센스앰프 어레이를 구비하였다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치에서는 2개의 연속적인 로오 어드레스에 대한 버스트 리드 과정에서 앞선 로오 어드레스와 다음 로오 어드레스에 의한 버스트 데이타 사이에 중단없이 연속적으로 버스트 리드 동작이 가능하도록 하기 위하여, 앞선 로오 어드레스의 데이타를 데이타버스센스앰프에 미리 읽어내고 버스트 리드 동작을 하는 동안 바로 프리차지 상태를 거쳐, 다음 로오 어드레스의 데이타를 엑세스함으로써 처음 버스트 리드 후에 중단없이 다음 버스트 리드 동작을 수행하도록 구비하였다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치에서는 m×n개의 데이타버스센스앰프로 구성된 데이타버스센스앰프 어레이에서 컬럼 디코더의 출력을 공유하는 n개의 데이타버스센스앰프들을 한 개의 블럭으로 하여 m개의 데이타버스센스앰프 블럭으로 나누고, 이 데이타버스센스앰프 블럭에 속한 n개의 비트라인센스앰프는 상기 컬럼 디코더의 출력에 의하여 동시에 n개의 글로벌 데이타 버스에 연결되어 저장된 데이타를 전달하고, 이 전달된 데이타는 리드 데이타 버퍼에 입력된 후, 데이타 출력 드라이버를 거쳐 데이타 핀으로 출력되는 데이타 리드 경로를 갖도록 구비하였다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치에서는 m ×2n개의 데이타버스센스앰프로 구성된 데이타버스센스앰프 어레이에서 컬럼 디코더의 출력을 공유하는 2n개의 데이타버스센스앰프들을 한 개의 블럭으로 하여 m개의 데이타버스센스앰프 블럭으로 나누고, 이 데이타버스센스앰프 블럭에 속한 2n개의 비트라인센스앰프중에서 n개의 데이타버스센스앰프는 상기 컬럼 디코더의 출력과 출력 선택기의 출력에 의하여 동시에 n개의 글로벌 데이타 버스에 연결되어 저장된 데이타를 전달하고, 이 전달된 데이타는 리드 데이타 버퍼에 입력된 후, 데이타 출력 드라이버를 거쳐 데이타 핀으로 출력되는 데이타 리드 경로를 갖도록 구비하였다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치에서는 m×n개의 지역데이타버스에 대하여 m×n개의 라이트 데이타 드라이버에서 컬럼 디코더의 출력을 공유하는 n개의 라이트 데이타 드라이버가 한 개의 블럭이 되어 m개의 라이트데이타드라이버 블럭으로 나누어지고, 이 라이트데이타드라이버 블럭에 속한 n개의 라이트데이타드라이버는 상기 컬럼 디코더의 출력에 의하여 동시에 글로벌 데이타 버스에 연결되어 데이타 핀에서 글로벌 데이타 버스를 거쳐 전달된 데이타를 지역데이타버스로 드라이빙하여 라이트 동작을 연속적으로 수행되도록 구비하였다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 더 상세히 설명하기로 한다.
제3도는 본 발명의 제1실시 예에 의한 고속 버스트 리드/라이트 동작에 적합한 데이타 보스라인 구조를 갖는 DRAM의 회로도로서, 각 BLSA(11) 어레이를 컬럼 방향으로 2n개씩으로 나누고 그 위에 각 1쌍(2개의 라인)의 지역 데이타 버스를 배치한 구조이다.
제3도에서는 각 BLSA(11) 어레이를 4(=2n)개씩으로 나누었는데, 필요에 따라 1(=20), 2(=21) 또는 8(=23)개로도 나눌 수 있다. 각 지역 데이타 버스(2개 라인으로 구성)는 동일한 컬럼 방향의 BLSA(11)의 그룹에 공유되어 셀 어레이 (10) 위를 지나며, 수평 방향을 지나는 서브 컬럼 디코더(Sub Column Decoder : 이하 'SCD'라 함), (15)의 출력(LYi)에 의하여 선택된 BLSA(11)만 지역 데이타 버스와 연결된다. 지역 데이타 버스에 전달된 데이타는 각 지역 데이타 버스에 연결된 DBSA(12)에 의하여 센싱후에 래칭된다. 여기에서 DBSA(12)는 지역 데이타 버스에 실린 데이타를 센싱하는 부분과 그 데이타를 래칭하고 있는 부분으로 구성되며, 일종의 캐쉬(Cache) 메모리의 역할을 한다. DBSA(12)의 회로는 여러 가지 방법으로 구현 가능하므로 본 발명의 상세한 설명에서는 구체적인 회로를 제시하지 않는다.
따라서, 본 발명에서는 워드 라인에 연결된 셀의 수가 2K개 일때, K/2n개(제3도에서는 K/4개)의 지역 데이타 버스를 통하여 BLSA(11) 어레이에 저장된 데이타를 K/2n개의 DBSA(12)에 동시에 프리페치(Prefetch)한다. 그 다음 컬럼 디코더(14)의 출력에 의가여 지정된 DBSA(12)의 데이타만을 글로벌 데이타 버스를 통해 데이타 출력 드라이버에 전달한다. 종래의 데이타 버스 구조에서는, 필요한 데이타가 BLSA 어레이에 저장되어 있으므로 긴 메탈 라인으로 되어 있는 메인 컬럼 디코더 출력인 GYi 신호로 필요한 BLSA(11)를 선택한 후, 긴 수직 지역 데이타 버스를 통하여 데이타를 리드(READ)하므로 컬럼 엑세스 시간이 길어진다. 그러나, 본 발명에서는 필요한 데이타가 컬럼 디코더(14)에 인접한 DBSA(12) 어레이에 프리페치되어 있어 빠르게 컬럼 엑세스를 할 수 있고, 고속으로 버스트 리드(READ)가 가능하다.
제4도는 본 발명의 제2실시예에 의한 고속 버스트 리드/라이트 동작에 적합한 데이타 버스라인 구조를 갖는 DRAM의 회로도로서, 각 BLSA(11)어레이를 컬럼 방향으로 2n개씩으로 나누어 그 위에 각 2쌍(4개의 라인)의 지역 데이타 버스를 배치한 구조이다.
제4도에서는 각 BLSA(11) 어레이를 4(=22)개씩으로 나누었는데, 필요에 따라 2(=21),또는 8(=23)개로도 나눌 수 있다. 2쌍의 지역 데이타 버스는 동일한 컬럼 방향의 BLSA(11)의 그룹을 어레이마다 하나씩 건너 공유하여 셀 어레이 위를 지나며, 수평 방향을 지나는 서브 컬럼 디코더(SCD), (15)의 출력(LYi)에 의하여 선택된 BLSA(11)만 지역 데이타 버스에 연결된다. 제3도에서는 엑세스하는 워드라인이 속한 셀 어레이(10)의 양쪽 SCD(15)중에서 한 개의 SCD만 활성화되지만, 제4도에서는 양쪽의 SCD가 동시에 활성화된다. 즉, 활성화된 워드 라인이 속한 셀 어레이(10)의 양쪽 BLSA 어레이에 데이타가 래칭되어 있으므로 지역 데이타 버스가 공유되어 있는 제3도의 실시예에서는 한쪽의 SCD만 활성화되어야 하고, 제4도에서는 지역 데이타 버스가 2쌍으로 서로 공유되어 있지 않아 양쪽의 SCD가 활성화된다. 지역 데이타 버스에 전달된 데이타는 각 지역 데이타 버스에 연결된 DBSA(12)에 의하여 센싱후에 래칭된다.
따라서, 제4도에서는 워드 라인에 연결된 셀의 수가 2K개일패, 2K/2n개(제4도에서는 2K/4)의 지역 데이타 버스를 통하여 BLSA 어레이에 저장된 데이타를 2K/2n개의 DBSA에 동시에 프리페치한다. 그 다음,컬럼 디코더(14)의 출력 GYi에 의하여 선택된 DBSA(12)의 데이타만을 글로벌 데이타 버스를 통해 데이타 출력 드라이버에 전달한다.
제5도는 2개의 연속적인 로오 어드레스(Xa Xb)에 대한 본 발명의 버스트 리드(READ) 타이밍도이다. 종래의 타이밍도(제2도)와 달리 로오 어드레스 Xa와 컬럼 어드레스 Ya에 의한 버스트 데이타(QAi, 1≤i≤k)와, 로오 어드레스 Xb와 컬럼 어드레스 Yb에 의한 버스트 데이타(QBi, 1≤i≤k) 사이에 중단없이 연속적으로 버스트 리드(READ) 동작이 가능하다. 이는 로오 어드레스 Xa의 데이타를 DBSA 어레이에 프리페치한 후, 바로 프리차지 상태를 거쳐 로오 어드레스 Xb의 데이타를 엑세스할 수 있기 때문이다. 이와 같은 버스트 리드(READ) 동작은 같은 뱅크(Bank)내의 로오 어드레스를 연속적으로 엑세스하는 경우에도 가능하므로, 연속적인 로오 어드레스의 엑세스에 의한 성능 저하가 없다.
제6a도는 제3도 및 제4도에 도시된 서브 컬럼 디코더의 제1 실시 회로도로써, 컬럼 어드레스 신호 AYi, AYj를 각각 입력하는 제1, 제2노드(N1, N2)와, 블럭 선택 신호(BS)를 입력하는 제3 노드(N3)와, 상기 제1노드(N1) 및 제4 노드(N4), 사이에 접속된 인버터(G1)와, 상기 제2노드(N2) 및 제5노드(N5) 사이에 접속된 인버터(G2)와, 상기 제4, 제5, 제3노드(N4, N5, N3)의 신호를 NAND연산하여 제6노드(N6)로 출력하는 NAND게이트(G3)와, 상기 제1, 제5, 제3노드(N1, N5, N3)의 신호를 NAND연산하여 제7노드(N7)로 출력하는 NAND게이트(G4)와, 상기 제4, 제2, 제3 노드(N4, N2, N3)의 신호를 NAND연산하여 제8노드(N8)로 출력하는 NAND게이트(G5)와, 상기 제1, 제2, 제3노드 (N1, N2, N3)의 신호를 NAND연산하여 제9노드(N9)로 출력하는 NAMD게이트(G6)와, 상기 제6노드(N6) 및 서브 컬럼 디코더의 출력인 LY0신호를 출력하는 제10 노드(N10) 사이에 접속된 인버터(G7)와, 상기 제7노드(N7) 및 서브 컬럼 디코더의 출력인 LY1신호를 출력하는 제11노드(N11)사이에 접속된 인버터(G8)와, 상기 제8노드(N8) 및 서브 컬럼 디코더의 출력인 LY2 신호를 출력하는 제12노드(N12) 사이에 접속된 인버터(G9)와, 상기 제9노드(N9) 및 서브 컬럼 디코더의 출력인 LY3 신호를 출력하는 제13노드(N13) 사이에 접속된 인버터(G10)로 구성된다.
각 BLSA 어레이가 2n개씩으로 나누어져 있을 때, n개의 컬럼 어드레스가 입력되어 LYi(0≤i≤2n-1)를 생성한다. 선택된 셀 어레이의 활성화된 블럭 선택 신호(Block Selection : 이하 'BS'라 함)를 입력으로 하는 서브 컬럼 디코더인 SCD만 선별적으로 동작한다.
제6b도는 제3도 및 제4도에 도시된 서브 컬럼 디코더의 제2 실시 회로도로써, 어드레스 신호 Y0 및 블럭선택신호(BS)를 입 력으로 하여 NAND연산한 값을 제14 노드(N14)로 출력하는 NAND게이트(G11)와, 어드레스 신호 Y1 및 블럭선택신호(BS)를 입력으로 하여 NAND연산한 값을 제15노드(N15)로 출력 하는 NAND게이트(G12)와, 어드레드 신호 Y2 및 블럭선택신호(BS)를 입력으로 하여 NAND연산한 값을 제16노드(N16)로 출력하는 NAND게이트(G13)와, 어드레스 신호 Y3 및 블럭선택신호(BS)를 입력으로 하여 NAND연산한 값을 제17노드(N17)로 출력하는 NAND게이트(G14)와, 상기 제14노드(N14) 및 서브 컬럼 디코더의 출력 신호(LY0)를 출력하는 제18노드(N18) 사이에 접속된 인버터(G15)와, 상기 제15노드(N15) 및 서브 컬럼 디코더의 출력 신호(LY1)를 출력하는 제19노드(N19) 사이에 접속된 인버터(G16)와, 상기 제16노드(N16) 및 서브 컬럼 디코더의 출력 신호(LY2)를 출력하는 제20노드(N20) 사이에 접속된 인버터(G17)와, 상기 제17노드(N17) 및 서브 컬럼 디코더의 출력 신호(LY3)를 출력하는 제21노드(N21) 사이에 접속된 인버터(G18)로 구성된다.
각 BLSA 어레이가 2n개씩으로 나누어져 있는 경우, n개의 컬럼 어드레스가 디코딩되어 LYi(0≤i≤2n-1)늘 생성하고 모든 서브 컬럼 디코더(SCD)는 컬럼 디코더 출력 신호(LYi)를 공유한다. 선택된 셀 어레이의 활성화된 BS 신호를 입력으로 하는 서브 컬럼 디코더만 컬럼 디코더 출력 신호(LYi), (0≤i≤2n-1)를 입력으로 받아 동작한다.
제7도는 본 발명의 데이타 리드 경로의 제1 실시예를 도시한 회로도이다.
전체 데이타버스센스앰프(DBSA) 어레이(m×n개의 DBSA)는 컬럼 디코더(14)의 출력 GYi를 공유하는 n개의 DBSA에 의하여 m개의 DBSA 블럭 Di(1≤i≤m)으로 나누어 진다. 따라서 DBSA 블럭 Di에 속한 n개의 BLSA는 GYi에 의하여 동시에 글로벌 데이타 버스에 연결되어 프리페치된 데이타를 전달하고, 전달된 데이타는 리드 데이타 버퍼(16)에 입력된 후 데이타 출력 드라이버(17)를 거쳐 데이타 입/출력 핀(18)으로 출력된다.
제8도는 본 발명의 데이타 리드 경로의 제2실시예를 도시한 회로도이다.
전체 DBSA 어레이(m×2n개의 DBSA)에서 컬럼 디코더(14)의 출력 GYi를 공유하는 2n개의 DBSA(12)에 의하여 m개의 DBSA 블럭 Di(1≤i≤m)로 나누어 진다. 따라서 DBSA 블럭 Di에 속한 2n개의 BLSA중에서 n개의 DBSA는 GYi와 OS신호에 의하여 동시에 글로벌 데이타 버스에 연결되어 저장된 데이타를 전달하고, 전달된 데이타는 리드 데이타 버퍼(16)에 입력된 후 데이타 출력 드라이버(17)를 거쳐 데이타 입/출력 핀(18)으로 출력된다.
제8도에서는 제7도와 달리 각 지역 데이타 버스마다 2개의 DBSA가 있어 입력 선택기(19)와 출력 선택기(20)에 의하여 그 연결이 조정된다. 즉, DBSA 블럭마다 a 그룹과 b 그룹의 2가지 DBSA 그룹이 있어 지역 데이타 버스로부터 DBSA어레이로의 프리페치 동작과 DBSA어레이로부터 글로벌 데이타 버스로의 연결이 병행하여 수행될 수 있다. 즉 2개 DBSA 그룹은 한쪽 DBSA 그룹에 대한 리드(READ) 동작이 수행되고 있는 동안, 다른 DBSA 그룹은 데이타의 충돌없이 지역 데이타 버스로부터 데이타를 받을 수 있어 풀 페이지 모드(Full Page Mode)로 데이타를 리드할 수 있다. (풀 페이지 모드란 워드라인에 연결된 모든 셀 데이타를 리드/라이트하는 모드이다.)
제9a도는 본 발명의 데이타 리드 경로의 제3 실시예를 도시한 회로도로써, 다른 부분은 제8도와 동일하므로 차이가 있는 DBSA 부분만을 도시한 것이다.
제8도에서는 지역 데이타 버스마다 2개씩의 DBSA가 있었지만, 제9a도에서는 DBSA마다 래치(21)가 2개씩 있어 ISi(j=1, 2) 신호와 OSi(i=1, 2)에 의하여 그 연결이 조정된다. 제8도에서와 마찬가지로 지역 데이타 버스로부터 래치 어레이로의 프리페치 동작과 래치 어레이로부터 글로벌 데이타 버스로의 연결이 병행하여 수행될 수 있다. 즉, ISi 신호에 의하여 각 DBSA와 2개중의 한 래치가 연결되어 프리페치 동작이 수행되고, OSi 신호에 의하여 2개 중의 한 래치가 글로벌 데이타 버스와 연결된다.
제9b도는 본 발명의 데이타 리드 경로의 제4실시예를 도시한 회로도이다. 하나의 DBSA마다 래치가 4개씩 있어 ISi(i=1, 2, 3, 4)와 OSi(i=1, 2, 3, 4)에 의하여 그 연결이 조정된다. 마찬가지로 지역 데이타 버스로부터 래치 어레이로의 프리페치 동작과 래치 어레이로부터 글로벌 데이타 버스로의 연결이 병행하여 수행될 수 있다.
제10도는 본 발명의 데이타 라이트 경로의 실시예를 도시한 회로도이다.
m×n개의 지역 데이타 버스에 대하여 m×n개의 라이트 데이타 드라이버(WRITE Data Driver : 이하 'WDD'라 함)가 있어, 컬럼 디코더의 출력 GYi 신호를 공유하는 n개의 WDD에 의하여 m개의 WDD 블럭 Wi(1≤i≤m)로 나누어 진다. 따라서 라이트 데이타 드라이버 블럭 Wi에 속한 n개의 WDD는 GYi에 의하여 동시에 글로벌 데이타 버스에 연결되어 전달된 데이타를 지역 데이타 버스로 드라이빙하여 라이트 동작을 수행한다.
이상에서 설명한 바와 같이, 본 발명의 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치를 기가비트(Gigabit)급의 초고집적 메모리 제품에 적용하는 경우, 리스트 길이(Burst Length)가 충분히 길면, 2개의 연속적인 로오 어드레스를 엑세스할 때에도 버스트 데이타 사이에 중단없이 연속해서 데이타를 리드할 수 있어 버스트 리드의 성능을 향상 시킬 수 있고, 또한 셀 어레이 위에 메탈 라인으로 배치되어 있는 지역 데이타 버스에 의하여 동시에 많은 수의 데이타를 컬럼 디코더에 인접한 DBSA 어레이에 프리페치시킬 수 있어 컬럼 어드레스를 빠르게 할 수 있다(여기서 프리페치이란 출력할 데이타의 묶음을 미리 래칭하는 것을 지칭함). 그리고, 칩 면적을 증가시키지 않고(왜냐하면, 셀 어레이 위를 메탈 라인으로 지나기 때문) 에스 디램(SDRAM)의 데이타 버스 구조에 적용되어 하이 채널폭의 버스트 리드/ 라이 트가 가능하다.

Claims (17)

  1. 반도체 메모리 장치 에 있어서, 컬럼 방향으로 2n개씩 나누어진 K개의 비트라인 센스앰프로 구성된 비트라인센스앰프 어레이와, 상기 동일한 컬럼 방향의 비트라인센스앰프 어레이에 공유되며 셀 어레이 및 상기 비트라인센스앰프 어레이 위를 지나도록 배치된 K/2n개의 지역 데이타버스라인과, 상기 각 비트라인센스앰프 어레이에서 2n개마다 한 개의 비트라인센스앰프가 상기 지역데이타버스라인과 연결되도록 상기 비트라인센스앰프어레이에 연결된 서브 컬럼 디코더와, 상기 각 비트라인센스앰프 어레이마다 2n개씩의 상기 서브 컬럼 디코더의 출력에 의하여 선택된 비트라인센스앰프가 상기 지역데이타버스라인과 연결 되도록 하는 스위치 수단과, 컬럼 디코더의 출력에 의해 선택된 K/2n개의 비트라인센스앰프 데이타를 동시에 미리 읽어내기 위해 상기 K/2n지 역 데이타버스라인에 연결된 K/2n개의 데이타버스센스앰프를 구비하는 것을 특징으로 하는 고속 버스트 리드/라이트동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 비트라인센스앰프 어레이를 컬럼 방향으로 2n개씩 나눌 때, n이 0 이상의 정수인 것을 특징으로 하는 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 서브 컬럼 디코더는, 상기 비트라인센스앰프 어레이를 컬럼 방향으로 2n개씩 나눌 때, 블럭 선택 신호에 의하여 선택되고, 입력으로 n개의 컬럼 어드레스를 받아 디코딩하는 것을 특징으로 하는 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 스위치 수단은, 상기 비트라인센스앰프 어레이를 컬럼 방향으로 2n개씩 나눌 때, 블럭 선택 신호에 의하여 선택되고, 입력으로 n개의 컬럼 어드레스가 디코딩된 2n개의 신호를 받고, 상기 서브 컬럼 디코더마다 디코딩된 2n개의 신호를 공유하는 것을 특징으로 하는 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 서브 컬럼 디코더는, 상기 비트라인센스앰프어레이에 연결된 서브 컬럼 디코더중에서 한 개의 디코더만이 활성화되는 것을 특징으로 하는 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
  6. 반도체 메모리 장치에 있어서, 컬럼 방향으로 2n개씩 나누어진 K개의 비트라인 센스앰프로 구성된 비트라인센스앰프 어레이와, 동일한 컬럼 방향의 비트라인센스앰프의 그룹을 상기 비트라인 센스앰프 어레이마다 하나씩 건너 공유되며 셀 어레이 및 상기 비트라인센스앰프 어레이 위를 지나도록 배치된 2K/2n개의 지역 데이타버스라인과, 상기 비트라인센스앰프 어레이에서 2n개마다 한 개의 비트라인센스앰프가 상기 지역데이타버스라인과 연결되도록 상기 셀 어레이의 양쪽에 연결된 서브 컬럼 디코더와, 상기 비트라인센스앰프 어레이마다 2n개씩의 상기 서브 컬럼 디코더의 출력에 의하여 선택된 비트라인센스앰프가 상기 지역데이타버스라인과 연결되도록 하는 스위치 수단과, 컬럼 디코더의 출력에 의해 선택된 2K/2n개의 비트라인센스앰프 데이타를 동시에 미리 읽어내기 위해 상기 2K/2n지역데이타버스라인에 연결된 2K/2n개의 데이타버스센스앰프를 구비하는 것을 특징으로 하는 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 비트라인센스앰프 어레이를 컬럼 방향으로 2n개씩 나눌 때, n이 0 이상의 정수인 것을 특징으로 하는 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 서브 컬럼 디코더는, 상기 비트라인센스앰프 어레이를 컬럼 방향으로 2n개씩 나눌 때, 블럭 선택 신호에 의하여 선택되고, 입력으로 n개의 컬럼 어드레스를 받아 디코딩하는것을 특징으로 하는 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
  9. 제6항에 있어서, 상기 스위치 수단은, 상기 비트라인센스앰프 어레이를 컬럼 방향으로 2n개씩 나눌 때, 블럭 선택 신호에 의하여 선택되고, 입력으로 n개의 컬럼 어드레스가 디코딩된 2n개의 신호를 받고, 서브 컬럼 디코더마다 디코딩된 2n개의 신호를 공유하는 것을 특징으로 하는 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
  10. 제6항에 있어서, 상기 서브 컬럼 디코더는, 상기 엑세스하는 워드 라인이 속한 셀 어레이의 양쪽의 비트라인센스앰프어레이에 연결된 서브 컬럼 디코더가 모두 활성화되는 것을 특징으로 하는 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
  11. 2개의 연속적인 로오 어드레스에 대한 버스트 리드 동작을 위한 반도체 메모리 장치에 있어서, 앞선 로오 어드레스와 다음 로오 어드레스에 의한 버스트 데이타 사이에 중단없이 연속적으로 버스트 리드 동작이 가능하도록 하기 위하여, 앞선 로오 어드레스의 데이타를 데이타버스센스앰프에 미리 읽어내고 버스트 리드 동작을 하는 동안 바로 프리차지 상태를 거쳐, 다음 로오 어드레스의 데이타를 엑세스함으로써 처음 버스트 리드 후에 중단없이 다음 버스트 리드 동작을 수행하는 것을 특징으로 하는 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
  12. m×n개의 데이타버스센스앰프로 구성된 데이타버스센스앰프 어레이를 포함하는 반도체 메모리 장치에 있어서, 컬럼 디코더의 출력을 공유하는 n개의 데이타버스센스앰프들을 한 개의 블럭으로 하여 m개의 데이타버스센스앰프 블럭으로 나누고, 이 데이타버스센스 앰프 블럭에 속한 n개의 비트라인센스앰프는 상기 컬럼 디코더의 출력에 의하여 동시에 n개의 글로벌 데이타 버스에 연결되어 저장된 데이타를 전달하고, 이 전달된 데이타는 리드 데이타 버퍼에 입력된 후, 데이타 출력 드라이버를 거쳐 데이타 입/출력 핀으로 출력되는 데이타 리드 경로를 구비하는 것을 특징으로 하는 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
  13. m×2n개의 데이타버스센스앰프로 구성된 데이타버스센스앰프 어레이를 포함하는 반도체 메모리 장치에 있어서, 컬럼 디코더의 출력을 공유하는 2n개의 데이타버스센스앰프들을 한 개의 블럭으로 하여 m개의 데이타버스센스앰프 블럭으로 나누고, 이 데이타버스센스 앰프 블럭에 속한 2n개의 비트라인센스앰프중에서 n개의 데이타버스센스앰프는 상기 컬럼 디코더의 출력과 출력 선택기의 출력에 의하여 동시에 n개의 글로벌 데이타 버스에 연결되어 저장된 데이타를 전달하고, 이 전달된 데이타는 리드 데이타 버퍼에 입력된 후, 데이타 출력 드라이버를 거쳐 데이타 입/출력 핀으로 출력되는 데이타 리드 경로를 구비하는 것을 특징으로 하는 고속 버스트 리드/ 라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
  14. 제13항에 있어서, 데이타버스센스앰프 블럭중 2개의 데이타버스센스앰프 그룹은, 한쪽 데이타센스앰프 그룹이 컬럼 디코더의 출력과 출력 선택기의 출력으로 n개의 글로벌 데이타 버스와 연결되어 버스트 리드 동작이 수행되는 것과, 다른 데이타버스센스앰프 그룹은 입력 선택기의 출력에 의하여 m×n개의 비트라인센스앰프의 데이타를 받는 것을 동시에 수행하는 것을 특징으도 하는 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
  15. 제13항에 있어서, 상기 데이타버스센스앰프 블럭은, 상기 데이타버스센스앰프 블럭의 각각의 데이타버스센스앰프마다 래치가 2개씩 있고, 입력 선택기에 의하여 각 데이타버스센스앰프와 2개중의 한 래치가 연결되어 데이타버스센스앰프에 의해 센싱된 데이타를 래칭하는 것과, 출력 선택기의 출력과 컬럼 디코더의 출력에 의하여 나머지 래치가 글로벌 데이타 버스와 연결되어 버스트 리드 동작을 동시에 수행하는 것을 특징으 로 하는 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
  16. 제13항에 있어서, 상기 데이타버스센스앰프 블럭은, 상기 데이타버스센스앰프 블럭의 각각의 데이타버스센스앰프마다 래치가 4개씩 있고, 입력 선택기에 의하여 각 데이타버스센스앰프와 4개중의 한 래치가 연결되어 데이타버스센스앰프에 의해 센싱된 데이타를 래칭하는 것과, 출력 선택기의 출력과 컬럼 디코더의 출력에 의하여 나머지 3개중의 한 래치가 글로벌 데이타 버스와 연결되어 버스트 리드 동작을 동시에 수행하는 것을 특징으로 하는 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구 조를 갖는 반도체 메모리 장치.
  17. m×n개의 지역데이타버스에 대하여 m×n개의 라이트 데이타 드라이버를 포함하는 반도체 메모리 장치에 있어서, 컬럼 디코더의 출력을 공유하는 n개의 라이트 데이타 드라이버가 한 개의 블럭이 되어 m개의 라이트데이타드라이버 블럭으로 나누어지고, 이 라이트 데이타드라이버 블럭에 속한 n개의 라이트데이타드라이버는 상기 컬럼 디코더의 출력에 의하여 동시에 글로벌 데이타 버스에 연결되어 데이타 입/출력 핀에서 글로벌 데이타 버스를 거쳐 전달된 데이타를 지역데이타버스로 드라이빙하여 라이트 동작을 연속적으로 수행하는 것을 특징으로 하는 고속 버스트 리드/ 라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치.
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