JP3002073B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3002073B2 JP3002073B2 JP5058724A JP5872493A JP3002073B2 JP 3002073 B2 JP3002073 B2 JP 3002073B2 JP 5058724 A JP5058724 A JP 5058724A JP 5872493 A JP5872493 A JP 5872493A JP 3002073 B2 JP3002073 B2 JP 3002073B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
するものである。
するものである。
【０００２】
【従来の技術】近年、半導体記憶装置、特にダイナミッ
クランダムアクセスメモリ（以下、ＤＲＡＭと略す）で
は、記憶容量の増加に伴い、１つのビット線に接続され
るメモリセルの数が増大しビット線容量が増加し、セル
に記憶されたデータをビット線に読み出す際、読み出し
電圧振幅が減少するため、チップ全体の動作余裕を低下
させてしまうという問題が生じている。
クランダムアクセスメモリ（以下、ＤＲＡＭと略す）で
は、記憶容量の増加に伴い、１つのビット線に接続され
るメモリセルの数が増大しビット線容量が増加し、セル
に記憶されたデータをビット線に読み出す際、読み出し
電圧振幅が減少するため、チップ全体の動作余裕を低下
させてしまうという問題が生じている。
【０００３】この解決方法として、ビット線を分割する
構成がとられる。図３および図４にこれまで提案されて
きたビット線分割方式の構成図を示す。どちらの構成
も、ビット線を４分割した例を示しており、ビット線分
割によってできた４つのセルアレイＡ１〜Ａ４各々にロ
ウデコーダＲＤ１〜ＲＤ４、センスアンプ列ＳＬ１〜Ｓ
Ｌ４を設けている。
構成がとられる。図３および図４にこれまで提案されて
きたビット線分割方式の構成図を示す。どちらの構成
も、ビット線を４分割した例を示しており、ビット線分
割によってできた４つのセルアレイＡ１〜Ａ４各々にロ
ウデコーダＲＤ１〜ＲＤ４、センスアンプ列ＳＬ１〜Ｓ
Ｌ４を設けている。
【０００４】図３において、Ａ１〜Ａ４はセルアレイ、
ＳＬ１〜ＳＬ４はセンスアンプ列、Ｄ１〜Ｄ４はデータ
バス、ＲＤ１〜ＲＤ４はロウデコーダ、ＣＤはコラムデ
コーダである。図３に示した構成は、１つのコラムデコ
ーダＣＤの出力Ｙ１〜Ｙｎを各セルアレイで共通に用
い、それによって選択されたデータをワード線方向に設
けられたデータバスＤ１〜Ｄ４へ読み出す。この構成に
よれば、コラムデコーダＣＤを１つだけ設ければよいの
で、チップ面積の増加を防ぎながら、ビット線分割を行
うことができる。
ＳＬ１〜ＳＬ４はセンスアンプ列、Ｄ１〜Ｄ４はデータ
バス、ＲＤ１〜ＲＤ４はロウデコーダ、ＣＤはコラムデ
コーダである。図３に示した構成は、１つのコラムデコ
ーダＣＤの出力Ｙ１〜Ｙｎを各セルアレイで共通に用
い、それによって選択されたデータをワード線方向に設
けられたデータバスＤ１〜Ｄ４へ読み出す。この構成に
よれば、コラムデコーダＣＤを１つだけ設ければよいの
で、チップ面積の増加を防ぎながら、ビット線分割を行
うことができる。
【０００５】図４において、Ａ１〜Ａ４はセルアレイ、
ＳＬ１〜ＳＬ４はセンスアンプ列、ＲＤ１〜ＲＤ４はロ
ウデコーダ、ＳＳＷ１〜ＳＳＷ４は読み出し信号線、Ｇ
１〜Ｇｎ，／Ｇ１〜／Ｇｎは副ビット線対、ＭＡは前置
増幅器である。
ＳＬ１〜ＳＬ４はセンスアンプ列、ＲＤ１〜ＲＤ４はロ
ウデコーダ、ＳＳＷ１〜ＳＳＷ４は読み出し信号線、Ｇ
１〜Ｇｎ，／Ｇ１〜／Ｇｎは副ビット線対、ＭＡは前置
増幅器である。
【０００６】図４に示した分割方法の詳細な回路図を図
５に示す。図５において、ＳＡ１〜ＳＡ８はセンスアン
プ、ＭＡ１，ＭＡ２は前置増幅器、ＣＤはコラムデコー
ダ、ＢＬ１〜ＢＬ８，／ＢＬ１〜／ＢＬ８はビット線
対、Ｇ１，Ｇ２，／Ｇ１，／Ｇ２は副ビット線対であ
る。
５に示す。図５において、ＳＡ１〜ＳＡ８はセンスアン
プ、ＭＡ１，ＭＡ２は前置増幅器、ＣＤはコラムデコー
ダ、ＢＬ１〜ＢＬ８，／ＢＬ１〜／ＢＬ８はビット線
対、Ｇ１，Ｇ２，／Ｇ１，／Ｇ２は副ビット線対であ
る。
【０００７】図４に示した構成は、副ビット線対Ｇ１〜
Ｇｎ，／Ｇ１〜／Ｇｎをビット線方向に設け、前置増幅
器ＭＡを共有する。４つのセルアレイＡ１〜Ａ４の内選
択されたセルアレイの読み出し信号線によって副ビット
線対Ｇ１〜Ｇｎ，／Ｇ１〜／ＧｎにセンスアンプＳＬ１
〜ＳＬ４で読み出されたデータを接続し、コラム方向へ
読み出し、前置増幅器ＭＡで増幅する。
Ｇｎ，／Ｇ１〜／Ｇｎをビット線方向に設け、前置増幅
器ＭＡを共有する。４つのセルアレイＡ１〜Ａ４の内選
択されたセルアレイの読み出し信号線によって副ビット
線対Ｇ１〜Ｇｎ，／Ｇ１〜／ＧｎにセンスアンプＳＬ１
〜ＳＬ４で読み出されたデータを接続し、コラム方向へ
読み出し、前置増幅器ＭＡで増幅する。
【０００８】この構成（以後、複ビット線方式と呼ぶ）
によれば、１つの副ビット線に接続されるセンスアンプ
の数はセルアレイ数すなわちこの例の場合４つと少な
く、したがって副ビット線の配線容量が低減され高速化
が可能となる。さらに、副ビット線数はセンスアンプ数
の半分になり、大量のデータを一括して読み出すことが
でき、長い順次読み出しを必要とするビデオ用メモリや
高速シリアルアクセスメモリ（シンクロナスＤＲＡＭな
ど）に有効である。
によれば、１つの副ビット線に接続されるセンスアンプ
の数はセルアレイ数すなわちこの例の場合４つと少な
く、したがって副ビット線の配線容量が低減され高速化
が可能となる。さらに、副ビット線数はセンスアンプ数
の半分になり、大量のデータを一括して読み出すことが
でき、長い順次読み出しを必要とするビデオ用メモリや
高速シリアルアクセスメモリ（シンクロナスＤＲＡＭな
ど）に有効である。
【０００９】
【発明が解決しようとする課題】しかし、図３に示した
構成では、１つのデータバスに接続されるセンスアンプ
の数がセンスアンプ列に含まれるセンスアンプ数の半分
にもなり、データバスの配線容量が大きくなるため、高
速化の妨げとなる。さらに、一括で読み出すデータ数を
増加させようとするとデータバス数を増加させることに
なり、ビット線方向にチップ面積が増加してしまうとい
う問題がある。特に、近年マイクロプロセッサの高速化
に伴い、メモリの高速化が要求されており、その解決方
法としてプロセッサのクロックに同期してシリアルにデ
ータを出力するシンクロナスＤＲＡＭの提案が行われて
いるが、このようなシリアル出力のメモリでは、メモリ
内部のデータバス幅は増加していく。
構成では、１つのデータバスに接続されるセンスアンプ
の数がセンスアンプ列に含まれるセンスアンプ数の半分
にもなり、データバスの配線容量が大きくなるため、高
速化の妨げとなる。さらに、一括で読み出すデータ数を
増加させようとするとデータバス数を増加させることに
なり、ビット線方向にチップ面積が増加してしまうとい
う問題がある。特に、近年マイクロプロセッサの高速化
に伴い、メモリの高速化が要求されており、その解決方
法としてプロセッサのクロックに同期してシリアルにデ
ータを出力するシンクロナスＤＲＡＭの提案が行われて
いるが、このようなシリアル出力のメモリでは、メモリ
内部のデータバス幅は増加していく。
【００１０】また、図４に示した構成では、一度に多数
のデータバスを充放電することになり、副ビット線にデ
ータを読み出す際のピーク電流が極めて大きくなる。ま
た、読み出し信号線につながるトランジスタ数が多数と
なり、読み出し信号線の配線容量が増大し、高速化の妨
げとなる。
のデータバスを充放電することになり、副ビット線にデ
ータを読み出す際のピーク電流が極めて大きくなる。ま
た、読み出し信号線につながるトランジスタ数が多数と
なり、読み出し信号線の配線容量が増大し、高速化の妨
げとなる。
【００１１】この発明は、上記従来の問題点を解決する
もので、大きなデータバス幅を有しながら、チップ面積
の増加、ピーク電流の増加を防ぐ構成の半導体記憶装置
を提供することを目的とする。
もので、大きなデータバス幅を有しながら、チップ面積
の増加、ピーク電流の増加を防ぐ構成の半導体記憶装置
を提供することを目的とする。
【００１２】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、行および列に配列された複数のメモリセルア
レイと、このメモリセルアレイ毎に設けられた複数のセ
ンスアンプからなるセンスアンプ列と、ビット線と平行
に配置された副ビット線対と、ワード線と平行に配置さ
れて複数のメモリセルアレイの選択を行う第１の選択信
号を供給する第１の選択信号線と、ビット線と平行に配
置されて副ビット線の選択を行う第２の選択信号を供給
する第２の選択信号線と、第１の選択信号と第２の選択
信号の論理積を発生する論理手段とを備え、論理手段を
ワード線裏打ち領域とセンスアンプ列の交差する領域に
配置し、論理手段の出力によって、行および列に配列さ
れた複数のメモリセルアレイのうちの一のメモリセルア
レイに属する複数のセンスアンプと、一のメモリセルア
レイが属する列に対応する複数の副ビット線対とを結合
する選択トランジスタを駆動することを特徴とする。
憶装置は、行および列に配列された複数のメモリセルア
レイと、このメモリセルアレイ毎に設けられた複数のセ
ンスアンプからなるセンスアンプ列と、ビット線と平行
に配置された副ビット線対と、ワード線と平行に配置さ
れて複数のメモリセルアレイの選択を行う第１の選択信
号を供給する第１の選択信号線と、ビット線と平行に配
置されて副ビット線の選択を行う第２の選択信号を供給
する第２の選択信号線と、第１の選択信号と第２の選択
信号の論理積を発生する論理手段とを備え、論理手段を
ワード線裏打ち領域とセンスアンプ列の交差する領域に
配置し、論理手段の出力によって、行および列に配列さ
れた複数のメモリセルアレイのうちの一のメモリセルア
レイに属する複数のセンスアンプと、一のメモリセルア
レイが属する列に対応する複数の副ビット線対とを結合
する選択トランジスタを駆動することを特徴とする。
【００１３】
【００１４】請求項２記載の半導体記憶装置は、複数の
メモリセルアレイと、このメモリセルアレイ毎に設けら
れた複数のセンスアンプからなるセンスアンプ列と、セ
ンスアンプの出力を副ビット線対に接続する選択トラン
ジスタと、副ビット線を入力に接続した前置増幅器と、
ワード線裏打ち領域によって区切られたメモリセルアレ
イに対応した前置増幅器の出力を順次出力するデータ出
力レジスタと、ワード線と平行に配置されて複数のメモ
リセルアレイの選択を行う第１の選択信号を供給する第
１の選択信号線と、データ出力レジスタを選択する第２
の選択信号を供給する第２の選択信号線と、ワード線裏
打ち領域とセンスアンプ列の交差する領域に第１の選択
信号と第２の選択信号の論理積を発生する論理手段とを
備え、第２の選択信号によって選択されたレジスタに対
応するメモリセルアレイに隣接するメモリセルアレイの
ワード線裏打ち領域にビット線と平行に第２の選択信号
線を配置し、論理手段の出力を選択トランジスタのゲー
トに接続したことを特徴とする。
メモリセルアレイと、このメモリセルアレイ毎に設けら
れた複数のセンスアンプからなるセンスアンプ列と、セ
ンスアンプの出力を副ビット線対に接続する選択トラン
ジスタと、副ビット線を入力に接続した前置増幅器と、
ワード線裏打ち領域によって区切られたメモリセルアレ
イに対応した前置増幅器の出力を順次出力するデータ出
力レジスタと、ワード線と平行に配置されて複数のメモ
リセルアレイの選択を行う第１の選択信号を供給する第
１の選択信号線と、データ出力レジスタを選択する第２
の選択信号を供給する第２の選択信号線と、ワード線裏
打ち領域とセンスアンプ列の交差する領域に第１の選択
信号と第２の選択信号の論理積を発生する論理手段とを
備え、第２の選択信号によって選択されたレジスタに対
応するメモリセルアレイに隣接するメモリセルアレイの
ワード線裏打ち領域にビット線と平行に第２の選択信号
線を配置し、論理手段の出力を選択トランジスタのゲー
トに接続したことを特徴とする。
【００１５】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置において、第１の選択信号を順
次出力する選択信号レジスタをさらに備えている。
２記載の半導体記憶装置において、第１の選択信号を順
次出力する選択信号レジスタをさらに備えている。
【００１６】
【作用】この発明は、上記した構成によって、センスア
ンプの出力がすべて同時に副ビット線に接続されること
がないので、副ビット線の充放電によるピーク電流が低
減される。さらに、センスアンプの出力を副ビット線に
接続する選択信号線は、ワード線裏打ち領域毎にコラム
方向の選択信号線によってデコードされ分割されるの
で、負荷容量が減少し、高速化が可能となる。さらに、
データはコラム方向に配置された多数の副ビット線によ
って行うため、チップ面積の増加なく、多数のデータバ
スを設けることができ、長い順次読み出しを必要とする
ビデオ用メモリやシンクロナスＤＲＡＭ等に有効であ
る。
ンプの出力がすべて同時に副ビット線に接続されること
がないので、副ビット線の充放電によるピーク電流が低
減される。さらに、センスアンプの出力を副ビット線に
接続する選択信号線は、ワード線裏打ち領域毎にコラム
方向の選択信号線によってデコードされ分割されるの
で、負荷容量が減少し、高速化が可能となる。さらに、
データはコラム方向に配置された多数の副ビット線によ
って行うため、チップ面積の増加なく、多数のデータバ
スを設けることができ、長い順次読み出しを必要とする
ビデオ用メモリやシンクロナスＤＲＡＭ等に有効であ
る。
【００１７】
【実施例】 この発明の一実施例の半導体記憶装置につい
て、図面を参照しながら説明する。図１はこの発明の一
実施例における半導体記憶装置の構成図を示し、図２に
上 記一実施例の半導体記憶装置のブロック図を示す。
て、図面を参照しながら説明する。図１はこの発明の一
実施例における半導体記憶装置の構成図を示し、図２に
上 記一実施例の半導体記憶装置のブロック図を示す。
【００１８】図１および図２において、ＢＬ１〜ＢＬ
８，／ＢＬ１〜／ＢＬ８はビット線対、ＳＡ１〜ＳＡ８
はセンスアンプ、ＧＢＬ1 〜ＧＢＬ2 ，／ＧＢＬ１〜／
ＧＢＬ２は副ビット線対、ＭＡ１〜ＭＡ８，／ＭＡ１〜
／ＭＡ８は選択トランジスタ、ＡＭＰ１，ＡＭＰ２は前
置増幅器、ＳＳＷ１〜ＳＳＷ４はセルアレイを選択する
第１の選択信号、ＳＳＲ１〜ＳＳＲ４は出力レジスタＳ
Ｒ１〜ＳＲ４を選択する第２の選択信号である。Ａ１〜
Ａ１６はセルアレイ、ＷＳ１〜ＷＳ４はワード線裏打ち
領域、ＳＬ１〜ＳＬ５はセンスアンプ列、ＳＲＲは選択
信号レジスタ、ＤＯＵＴはデータ出力バッファである。
８，／ＢＬ１〜／ＢＬ８はビット線対、ＳＡ１〜ＳＡ８
はセンスアンプ、ＧＢＬ1 〜ＧＢＬ2 ，／ＧＢＬ１〜／
ＧＢＬ２は副ビット線対、ＭＡ１〜ＭＡ８，／ＭＡ１〜
／ＭＡ８は選択トランジスタ、ＡＭＰ１，ＡＭＰ２は前
置増幅器、ＳＳＷ１〜ＳＳＷ４はセルアレイを選択する
第１の選択信号、ＳＳＲ１〜ＳＳＲ４は出力レジスタＳ
Ｒ１〜ＳＲ４を選択する第２の選択信号である。Ａ１〜
Ａ１６はセルアレイ、ＷＳ１〜ＷＳ４はワード線裏打ち
領域、ＳＬ１〜ＳＬ５はセンスアンプ列、ＳＲＲは選択
信号レジスタ、ＤＯＵＴはデータ出力バッファである。
【００１９】ワード線裏打ち領域ＷＳｉとセンスアンプ
列ＳＬｊの交差する領域に第２の選択信号ＳＳＲｉと第
１の選択信号ＳＳＷｋの論理積を発生する論理回路ＡＮ
Ｄｉｋを配置している。選択信号ＳＳＲｉは出力すべき
出力レジスタＳＲｉの選択と、その出力に引き続き出力
される出力レジスタＳＲｉ＋１に対応するセルアレイの
データ選択のために、そのセルアレイのワード線裏打ち
領域ＷＳｉ＋１に配置されている。
列ＳＬｊの交差する領域に第２の選択信号ＳＳＲｉと第
１の選択信号ＳＳＷｋの論理積を発生する論理回路ＡＮ
Ｄｉｋを配置している。選択信号ＳＳＲｉは出力すべき
出力レジスタＳＲｉの選択と、その出力に引き続き出力
される出力レジスタＳＲｉ＋１に対応するセルアレイの
データ選択のために、そのセルアレイのワード線裏打ち
領域ＷＳｉ＋１に配置されている。
【００２０】このように構成された半導体記憶装置につ
いて、以下図１および図２を用いてその動作を説明す
る。
いて、以下図１および図２を用いてその動作を説明す
る。
【００２１】まず、選択されたセルの含まれるセルアレ
イ内のビット線対に各データが読み出される。たとえ
ば、図１においてセンスアンプＳＡ１の含まれるセルア
レイ内のデータが選択された場合すなわち図２のセルア
レイＡ６内のセルが選択された場合、各々のデータはビ
ット線対ＢＬ１〜ＢＬ４，／ＢＬ１〜／ＢＬ４に読み出
され、センスアンプＳＡ１〜ＳＡ４で増幅される。つぎ
に、第１の選択信号ＳＳＷ１と第２の選択信号ＳＳＲ１
が選択され、ＭＡ１，ＭＡ３，／ＭＡ１，／ＭＡ３がオ
ンし、データが副ビット線対ＧＢＬ1 ，ＧＢＬ２，／Ｇ
ＢＬ１，／ＧＢＬ２に読み出され、前置増幅器ＡＭＰ２
１〜ＡＭＰ２２で増幅され、出力レジスタＳＲ２に入力
される。
イ内のビット線対に各データが読み出される。たとえ
ば、図１においてセンスアンプＳＡ１の含まれるセルア
レイ内のデータが選択された場合すなわち図２のセルア
レイＡ６内のセルが選択された場合、各々のデータはビ
ット線対ＢＬ１〜ＢＬ４，／ＢＬ１〜／ＢＬ４に読み出
され、センスアンプＳＡ１〜ＳＡ４で増幅される。つぎ
に、第１の選択信号ＳＳＷ１と第２の選択信号ＳＳＲ１
が選択され、ＭＡ１，ＭＡ３，／ＭＡ１，／ＭＡ３がオ
ンし、データが副ビット線対ＧＢＬ1 ，ＧＢＬ２，／Ｇ
ＢＬ１，／ＧＢＬ２に読み出され、前置増幅器ＡＭＰ２
１〜ＡＭＰ２２で増幅され、出力レジスタＳＲ２に入力
される。
【００２２】読み出し終了後、第１の選択信号は選択信
号レジスタＳＲＲによってシフトされ、ＳＳＲ１が非選
択状態、ＳＳＲ２が選択状態となる。ＳＳＲ２が選択状
態になることによって出力レジスタＳＲ２はクロックＣ
ＬＫに同期して、データバスＤ，／Ｄへ、ＡＭＰ２１〜
ＡＭＰ２ｎによって読み出されたデータをシリアルに出
力する。このとき、ＳＳＲ２が選択状態になっているの
で同時にセルアレイＡ１０が選択状態となっており、セ
ルアレイＡ１０内のデータが前置増幅器ＡＭＰ３１〜Ａ
ＭＰ３ｎに読み出される。この動作を順次繰り返すこと
によってワード線に接続される全データを間断なくシリ
アルに出力することができる。
号レジスタＳＲＲによってシフトされ、ＳＳＲ１が非選
択状態、ＳＳＲ２が選択状態となる。ＳＳＲ２が選択状
態になることによって出力レジスタＳＲ２はクロックＣ
ＬＫに同期して、データバスＤ，／Ｄへ、ＡＭＰ２１〜
ＡＭＰ２ｎによって読み出されたデータをシリアルに出
力する。このとき、ＳＳＲ２が選択状態になっているの
で同時にセルアレイＡ１０が選択状態となっており、セ
ルアレイＡ１０内のデータが前置増幅器ＡＭＰ３１〜Ａ
ＭＰ３ｎに読み出される。この動作を順次繰り返すこと
によってワード線に接続される全データを間断なくシリ
アルに出力することができる。
【００２３】以上のように、この実施例によれば、一度
に充放電される副ビット線対は選択されたセルアレイに
対応した副ビット線対のみとなり、不要な副ビット線の
充放電を防ぐことができ、読み出し時のピーク電流を大
幅に低減することができる。例えば、副ビット線対を１
０２４対持ち、ワード線が８等分に裏打ちされている１
６ＭＤＲＡＭの場合、読み出し時のピーク電流は８分の
１になる。一括して大量のデータを出力レジスタに読み
込むことができ、出力レジスタへの読み出し動作回数を
低減できるため、制御が容易になるうえ、消費電流を低
減することができる。前記１６ＭＤＲＡＭの場合、一括
読み出しのデータは６４ビットになるが、チップ面積の
増加はほとんどない。
に充放電される副ビット線対は選択されたセルアレイに
対応した副ビット線対のみとなり、不要な副ビット線の
充放電を防ぐことができ、読み出し時のピーク電流を大
幅に低減することができる。例えば、副ビット線対を１
０２４対持ち、ワード線が８等分に裏打ちされている１
６ＭＤＲＡＭの場合、読み出し時のピーク電流は８分の
１になる。一括して大量のデータを出力レジスタに読み
込むことができ、出力レジスタへの読み出し動作回数を
低減できるため、制御が容易になるうえ、消費電流を低
減することができる。前記１６ＭＤＲＡＭの場合、一括
読み出しのデータは６４ビットになるが、チップ面積の
増加はほとんどない。
【００２４】
【発明の効果】この発明によれば、データ読読み出し時
の副ビット線の充放電を選択されたセルアレイに対応し
た部分のみ行うので、読み出し時のピーク電流を大幅に
低減することができる。例えば、副ビット線対を１０２
４対持ち、ワード線が８等分に裏打ちされている１６Ｍ
ＤＲＡＭの場合、読み出し時のピーク電流は８分の１に
なる。さらに、一括して大量のデータを出力レジスタに
読み込むことができ、出力レジスタへの読み出し動作回
数を低減できるため、制御が容易になるうえ、消費電流
を低減することができる。前記１６ＭＤＲＡＭの場合、
一括読み出しのデータは６４ビットになるが、チップ面
積の増加はほとんどない。
の副ビット線の充放電を選択されたセルアレイに対応し
た部分のみ行うので、読み出し時のピーク電流を大幅に
低減することができる。例えば、副ビット線対を１０２
４対持ち、ワード線が８等分に裏打ちされている１６Ｍ
ＤＲＡＭの場合、読み出し時のピーク電流は８分の１に
なる。さらに、一括して大量のデータを出力レジスタに
読み込むことができ、出力レジスタへの読み出し動作回
数を低減できるため、制御が容易になるうえ、消費電流
を低減することができる。前記１６ＭＤＲＡＭの場合、
一括読み出しのデータは６４ビットになるが、チップ面
積の増加はほとんどない。
【００２５】以上のように、この発明によれば、論理手
段の設置によるチップ面積の増加を最小限に抑えながら
効果的に、副ビット線にデータを読み出す際のピーク電
流を削減することができる。
段の設置によるチップ面積の増加を最小限に抑えながら
効果的に、副ビット線にデータを読み出す際のピーク電
流を削減することができる。
【００２６】つまり、行方向のみならず列方向にも分割
された複数のメモリセルアレイを有し、この列方向に分
割されたメモリセルアレイ毎に論理手段を設け、その出
力によってメモリセルアレイ内の複数のビット線対、副
ビット線対を一括して接続しており、行方向に分割され
たメモリセルアレイ毎に論理手段を設ければよいので、
論理手段の数が減り、チップ面積の増加が抑えられ、副
ビット線対のデータを読み出す際のピーク電流は、メモ
リセルアレイの列方向の分割数に応じて小さくなり、十
分ピーク電流を削減することができる。
された複数のメモリセルアレイを有し、この列方向に分
割されたメモリセルアレイ毎に論理手段を設け、その出
力によってメモリセルアレイ内の複数のビット線対、副
ビット線対を一括して接続しており、行方向に分割され
たメモリセルアレイ毎に論理手段を設ければよいので、
論理手段の数が減り、チップ面積の増加が抑えられ、副
ビット線対のデータを読み出す際のピーク電流は、メモ
リセルアレイの列方向の分割数に応じて小さくなり、十
分ピーク電流を削減することができる。
【図１】この発明の一実施例における半導体記憶装置の
構成図である。
構成図である。
【図２】この発明の一実施例における半導体記憶装置の
ブロック図である。
ブロック図である。
【図３】従来の半導体記憶装置のブロック図である。
【図４】従来の半導体記憶装置のブロック図である。
【図５】従来の半導体記憶装置の構成図である。
ＢＬ１〜ＢＬ８，／ＢＬ１〜／ＢＬ８ ビット線対 ＳＡ１〜ＳＡ８ センスアンプ ＧＢＬ１〜ＧＢＬ４，/ ＧＢＬ１〜／ＧＢＬ４ 副ビッ
ト線対 ＭＡ１〜ＭＡ８，／ＭＡ１〜／ＭＡ８ 選択トランジス
タ ＡＭＰ１，ＡＭＰ２ 前置増幅器 ＳＳＷ１〜ＳＳＷ４ 第１の選択信号 ＳＳＲ１〜ＳＳＲ４ 第２の選択信号 Ａ１〜Ａ１６ セルアレイ ＷＳ１〜ＷＳ４ ワード線裏打ち領域 ＳＬ１〜ＳＬ５ センスアンプ列 ＡＮＤ２１〜ＡＮＤ２４ 論理回路 ＳＳＲ 選択信号レジスタ ＤＯＵＴ データ出力バッファ
ト線対 ＭＡ１〜ＭＡ８，／ＭＡ１〜／ＭＡ８ 選択トランジス
タ ＡＭＰ１，ＡＭＰ２ 前置増幅器 ＳＳＷ１〜ＳＳＷ４ 第１の選択信号 ＳＳＲ１〜ＳＳＲ４ 第２の選択信号 Ａ１〜Ａ１６ セルアレイ ＷＳ１〜ＷＳ４ ワード線裏打ち領域 ＳＬ１〜ＳＬ５ センスアンプ列 ＡＮＤ２１〜ＡＮＤ２４ 論理回路 ＳＳＲ 選択信号レジスタ ＤＯＵＴ データ出力バッファ
フロントページの続き (72)発明者 縣 政志 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭62−120697（ＪＰ，Ａ) 特開 平４−30385（ＪＰ，Ａ) 特開 平１−189096（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401
Claims (3)
- 【請求項１】 行および列に配列された複数のメモリセ
ルアレイと、このメモリセルアレイ毎に設けられた複数
のセンスアンプからなるセンスアンプ列と、ビット線と
平行に配置された副ビット線対と、ワード線と平行に配
置されて前記複数のメモリセルアレイの選択を行う第１
の選択信号を供給する第１の選択信号線と、ビット線と
平行に配置されて前記副ビット線の選択を行う第２の選
択信号を供給する第２の選択信号線と、前記第１の選択
信号と前記第２の選択信号の論理積を発生する論理手段
とを備え、前記論理手段をワード線裏打ち領域と前記セ
ンスアンプ列の交差する領域に配置し、前記論理手段の
出力によって、前記行および列に配列された複数のメモ
リセルアレイのうちの一のメモリセルアレイに属する複
数のセンスアンプと、前記一のメモリセルアレイが属す
る列に対応する複数の副ビット線対とを結合する選択ト
ランジスタを駆動することを特徴とする半導体記憶装
置。 - 【請求項２】 複数のメモリセルアレイと、このメモリ
セルアレイ毎に設けられた複数のセンスアンプからなる
センスアンプ列と、前記センスアンプの出力を副ビット
線対に接続する選択トランジスタと、前記副ビット線を
入力に接続した前置増幅器と、ワード線裏打ち領域によ
って区切られた前記メモリセルアレイに対応した前記前
置増幅器の出力を順次出力するデータ出力レジスタと、
ワード線と平行に配置されて前記複数のメモリセルアレ
イの選択を行う第１の選択信号を供給する第１の選択信
号線と、前記データ出力レジスタを選択する第２の選択
信号を供給する第２の選択信号線と、前記ワード線裏打
ち領域と前記センスアンプ列の交差する領域に前記第１
の選択信号と前記第２の選択信号の論理積を発生する論
理手段とを備え、前記第２の選択信号によって選択され
た前記レジスタに対応するメモリセルアレイに隣接する
メモリセルアレイのワード線裏打ち領域にビット線と平
行に前記第２の選択信号線を配置し、前記論理手段の出
力を前記選択トランジスタのゲートに接続したことを特
徴とする半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、第１の選択信号を順次出力する選択信号レジスタを
さらに備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5058724A JP3002073B2 (ja) | 1993-03-18 | 1993-03-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5058724A JP3002073B2 (ja) | 1993-03-18 | 1993-03-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06275063A JPH06275063A (ja) | 1994-09-30 |
| JP3002073B2 true JP3002073B2 (ja) | 2000-01-24 |
Family
ID=13092457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5058724A Expired - Fee Related JP3002073B2 (ja) | 1993-03-18 | 1993-03-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3002073B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100224769B1 (ko) * | 1995-12-29 | 1999-10-15 | 김영환 | 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치 |
| KR100745368B1 (ko) * | 2005-11-22 | 2007-08-02 | 삼성전자주식회사 | 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치 |
-
1993
- 1993-03-18 JP JP5058724A patent/JP3002073B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06275063A (ja) | 1994-09-30 |
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