JPH0140435B2 - - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体メモリ装置にさらに詳しく記憶
セル、アドレス回路、直列レジスタを具備したダ
イナミツク形メモリ装置に関するものである。こ
の装置は故障を許容しうるものである。

＜従来の技術＞ ＮチヤネルシリコンゲートMOSプロセスによ
り製造されかつ単一トランジスタのダイナミツク
セルを使用しているタイプの半導体メモリ装置は
現在コンピユーターやデイジタル装置において極
めて幅広く使用されている。このような装置の製
造量は「習熟曲線」の理論によるコストにおける
連続した低減に帰着し、この傾向は製造量が増加
するにつれ続く。さらに、ライン分析やその他の
要因における改善はここ２〜３年の間に現在生産
中の装置における1Kから4K及び16Kを通り越し
て64Kビツトまでにビツトの密度を増加させるこ
とを可能にした。この事実でさらにこの型のコン
ピユーターメモリにおけるビツト当たりのコスト
が下がつた。

通常どのような大きさのコンピユーターも、た
とえそれが主フレームであれ、ミニコンピユータ
ーであれ、マイクロコンピユーターであれ、幾つ
かの異なる種類のメモリを備えている。これらの
種類にはキヤツシユ、ダイナミツクRAM、スタ
テイツクRAM、EPROM、EAROM、ROM、バ
ツフアー、磁気バブル、CCDや固定ヘツドや可
動ヘツドのデイスクを含む何種類かのデイスク、
及び磁気テープが含まれる。通常、ビツトについ
ての原則からすれば、アクセスが高速である種類
のものは最も高価であり低速である種類のものは
最も安価である。プログラミングの容易さ、揮発
性、リフレツシユオーバーヘツド、大きさ、パワ
ーの浪費等のような別の要因は他のものに関して
１種類の選択を命令する。現在主フレームコンピ
ユーターにおいて最も共通したものの１つは可動
ヘツドデイスクであり、これは比較的安価ではあ
るが、アクセスタイムが長い。そのため固定ヘツ
ドデイスクを可動ヘツドデイスクとRAMの中間
のスピードバツフアとして使用した。コストの面
ではRAMより安く可動ヘツドデイスクよりもい
くらか高い。

さまざまな製造方法及び装置、製品改善のため
のさまざまな設計努力、及びさまざまな技術基礎
にもかかわらず、何種類かのコンピユーターメモ
リはスケールの経済性を最大に利用することがで
きなかつた。例えば、メモリの領域における１つ
の適所は可動ヘツドデイスクからRAMへと進
み、固定ヘツドデイスクに代わる仕事に適した連
続半導体装置であるCCDにより占められる。
CCDは基本的にはＮチヤネルMOS RAMと同じ
であるという事実にもかかわらず、大半の半導体
製造者により共有されている主流のメモリ製品に
利用できる数多くの設計及び製造の専門技術は技
術の違いのためCCDには適用できていない。そ
のため、このメモリ製品は製造量、コストの低
減、及びビツト密度の増加の領域において足並み
がそろつていなかつた。この理由のため、コンピ
ユーター装置製造者は標準的なダイナミツク
RAM装置を使用してCCDの動作をシミユレート
し可動ヘツドデイスクとRAMの間のバツフアリ
ングの機能を達成した。こうすることは幾らか安
価につくが、ダイナミツクRAMの非使用速度に
よつて不必要なコスト増加となる。

次に、本願発明の従来技術に係る64Kダイナミ
ツク形ランダムアクセスメモリ（以下、DRAM
という）について説明すれば以下の通りである。
このDRAMは、１つの半導体チツプ上に集積さ
れており、16ピンデユアルインライン形のパツケ
ージに封入されている。半導体チツプ上には、
65536個のメモリセルが形成されており、これら
のメモリセルは256行×256列の配列体を構成して
いる。各メモリセルは、一方の電極が接地された
キヤパシタと、該キヤパシタの他方の電極に一方
のソース／ドレインが接続されたアクセストラン
ジスタとで構成されており、同一の行に属するメ
モリセルのアクセストランジスタのゲートは同一
のロー選択線に接続されている。これに対し、同
一の列に属するメモリセルのアクセストランジス
タは128個ずつに半分され、半分毎にアクセスト
ランジスタの他方のソース／ドレインが１対のコ
ラム線にそれぞれ接続されている。１対のコラム
線には、上記128個のメモリセルの他に、ダミー
セルがそれぞれ接続されており、１対のコラム線
は差動増幅器の１対の検知ノードにそれぞれ接続
されている。差動増幅器は内部制御信号発生回路
にも接続されており、該回路からの制御信号によ
り活性化される。前記１対のコラム線は１対のゲ
ートトランジスタのチヤンネルを介してデータ線
に接続されており、これらゲートトランジスタの
ゲートはコラム選択線に接続されている。このよ
うに各１対のコラム線は１本のコラム選択線より
選択可能なので、コラム選択線は全部で258本必
要である。

前述の16本のピンのうち８本はアドレス信号用
端子として使用されており、２本はデータ入力用
端子およびデータ出力用端子として使用されてい
る。残りの６本のピンのうち２本は基準電圧用入
力端子および接地用端子として、３本は信
号用入力端子、信号用入力端子および信
号用端子としてそれぞれ使用されており、最後の
１本は外部クロツク信号用入力端子として使用さ
れている。前述のアドレス信号用端子はアドレス
バツフア回路を介してローデコーダ回路およびコ
ラムデコーダ回路に接続されており、ローデコー
ダ回路およびコラムデコーダ回路は信号用
入力端子と信号用とに基く内部制御信号の
印加される入力端子をそれぞれ有している。

ローデコーダ回路の出力とコラムデコーダ回路
の出力とはそれぞれ前述のロー選択線とコラム選
択線とに接続されている。一方、データ入力用端
子およびデータ出力用端子は入出力回路を介して
データ線に接続されており、信号用端子は入
出力回路に接続され、データ線をデータ入力用端
子とデータ出力用端子とのいずれに接続するかを
選択する。

上記構成に係るDRAMの作用は以下の通りで
ある。まず、特定のメモリセルに記憶されている
情報を読み出す場合には、信号の降下時に、
アドレス信号用端子に印加されているローアドレ
スがローデコーダにラツチされ、256本のロー選
択線のうち１本が選択される。したがつて、選択
されたロー選択線に接続されている各ゲートが開
成し、キヤパシタに蓄積されている電荷の有無に
従い、差動増幅器の一方の検知ノードの電圧が決
定される。ロー選択線の選択に伴い、該選択線に
よりゲートの開成されるアクセストランジスタが
接続されているコラム線と対をなしているもう一
方のコラム線にはダミーセルの電圧が現われ、
RAS信号の降下に基く内部制御信号が差動増幅
器に印加されると、差動増幅器は活性化される。
続いて、信号が降下し、アドレス信号用端
子に現われるコラムアドレスがコラムデコーダに
ラツチされると、256本のコラム選択線のうち１
本が選択され、該コラム選択線に接続されている
ゲートトランジスタが開成する。したがつて、ロ
ーアドレスに基き選択されたロー選択線とコラム
アドレスに基き選択されたコラム選択線とで特定
されるメモリセルの情報がデータ線に現われ、こ
の時点で信号は高レベルのままなので、デー
タ線上の情報は入出力回路からデータ出力用端子
に出力される。

続いて、他のメモリセルから情報を順次読み出
すには、各メモリセル毎に、上記読み出し動作が
繰り返えされる。

これに対し、特定のメモリセルに情報を書き込
む場合は、信号が降下し、これに基き、入出
力回路はデータ入力用端子をデータ線に接続する
ので、ローアドレスおよびコラムアドレスに基き
特定されるメモリセルには、データ線に印加され
た情報が書き込まれることになる。

＜発明が解決しようとする問題点＞ 上述の従来技術に係わるDRAMにおいては、
特定のメモリセルから情報を読み出すにも、特定
のメモリセルに情報を書き込む場合にも、メモリ
セルを特定するのにローアドレスとコラムアドレ
スとが必要なため、１ビツトの情報を読み出すの
に要する時間は、少くとも時分割されたアドレス
信号を２度に分けて入力するのに充分な時間でな
ければならず、１ビツトの情報の読み出しに長時
間を要するという問題点があつた。したがつて、
単位時間当り記憶装置から読み出せる情報が少な
く、大量の情報を高速で読み出さなければならな
い画像処理システム等に上記DRAMを採用しに
くいという問題点もあつた。

＜問題を解決するための手段＞ 本発明は上記問題点に着目してなされたもので
あり、データを蓄積する複数の記憶セル、書込時
に選択された記憶セルへデータを供給する回路、
選択された記憶セル群の複数の記憶セルへ同時に
アドレスする回路、少なくとも２つのレジスタ回
路のそれぞれは読出時に、選択された記憶セル群
の少なくとも１つから、前記データの少なくとも
１部を並列に受け、また受けたデータを直列出力
するレジスタ回路、 前記少なくとも２つのレジスタ回路から出力さ
れる前記直列出力データの順序を選択する回路と
を有し、該レジスタに記憶されているデータ情報
を直列に外部へ出力でき、また外部からのデータ
を直列に該レジスタに記憶でき、該レジスタに記
憶したデータを前記アドレスされた記憶セルに並
列に書き込むこともできるようにしたことを要旨
としている。

＜作 用＞ 上記構成に係るダイナミツク形半導体記憶装置
は、データ書き込みモード時に、アドレス手段が
外部から印加されるアドレス情報に基き記憶素子
を指定し、該記素子にデータ入力手段が外部から
印加されるデータ情報を記憶させる。次に、デー
タ読み出しモード時には、アドレス手段が単一の
アドレス情報に基き複数の記憶素子を同時に指定
し、該複数の記憶素子からデータ情報を少なくと
も２つのレジスタに記憶させる。この少なくとも
２つのレジスタに記憶されたデータ情報は連続し
て、すなわちシリアルに外部へ出力される。

＜実施例＞ 種々のシフトレジスタ−ステージがMOS／
LSI回路の設計者にとつて利用できるが、これら
の先行技術による装置に固有の種々の不利な点の
ために特定の用途に適した特徴を有するステージ
の種類の選択において妥協せざるを得ない。これ
らの不利な点には高い電力浪費、遅い速度、複雑
なタイミング、大きなレイアウト面積等、が含ま
れている。これらの要因が特に決定的である場合
のMOS／LSI回路におけるシリアルシフトレジ
スタの１つの応用はここで開示される一連の入
力／出力を有するダイナミツクメモリである。

典型的な計算装置におけるCPUによる種々の
メモリの種類の使用の評価は高速RAMが通常使
用されている操作の実質上の部分を通じてCPU
と直接インターフエースする必要がないことを示
している。その代り、高速シリアルアクセスメモ
リはデータのブロツクをCPU自体のキヤツシユ
あるいは動作レジスタへ転送するのに極めて有用
である。こうして、高速RAMに加えて、代用品
として使用できる利用可能な高速シリアルアクセ
スメモリ装置を備えることが好ましいこともあ
る。ダイナミツクMOS RAM技術における継続
した投資は、ここで説明されるCCDあるいはシ
リアルアクセスRAMにより与えられる一連の動
作を加えて、実質上のコストの利点とともに単一
のチツプにおけるシリアル及びランダムアクセス
メモリの結合の可能性を与える。

バーの大きさが減少するともし単位面積当たり
の欠陥の与えられた確率を仮定すればスライス当
たりのバーの数が増え同様に産出高も増加するた
めコストが低減する。バーにおけるかなりの面積
が標準的なダイナミツクRAMにおけるＸ及びＹ
のアドレスデコーダに対して必要である。これら
のデコーダを減らすアドレス指定構成はバーの大
きさとコストの低減する上でかなり助けとなるも
のである。

半導体製造におけるスライス当たりの優良なバ
ーの産出に関して引き述べる。通常、製品の製造
の寿命についてみると、産出高は、おそらく開始
時のゼロ近くから製品が十分に発達した時には50
％以上まで増加する。この範囲の上限では製品は
低コストのものでありかつ全く有利であるが、開
始時には低い産出高は高いコストと多数の破片の
バーを意味する。もし破片のうちの幾つかを、特
に製造の開始時に廃物利用することができれば、
コストのかなりの倹約と部品の極めて早い入手が
もたらされるであろう。この目的のために種々の
故障を許容するメモリ構成が、Choateに対して
発行されかつテキサスインスツルメンツ社に譲渡
された米国特許第3988777号に図示されているよ
うに、案出されている。しかしながら、これらの
多くは実現するバーの大きさにおいて高価であり
メモリ装置の作動速度が遅くなつた。

MOSダイナミツクRAMのようなある形式のメ
モリの同一の基本的設計を用いて、CCDのよう
な異なる態様で作動する別の形式のメモリを製造
して、大量生産の経済性と設計の改善とを実現す
るようにした半導体メモリを与えることが本発明
の主な目的である。別の目的は低コスト、高速、
あるいは量産しやすい改善されたシリアルアクセ
ス型のメモリ装置を与えることである。別の目的
は半導体シリアルメモリ装置において特に有用な
高速シリアルシフトレジスタを与えることであ
る。半導体MOS／LSI装置において特に有用な
高速シリアル及びランダム結合アクセスメモリを
与えることは別の目的である。別の目的はより低
いコストのもので量産しやすいシリアル及びラン
ダムアクセス型のメモリ装置を与えることであ
る。別の目的は特により低いコストのもので量産
しやすいシリアルアクセスメモリ装置における、
改善した故障許容メモリを与えることである。更
に他の目的は低コストにおける高いビツト密度の
改善されたMOS／LSIメモリ装置を与えること
である。

以下本発明の実施例を添付図面を参照して詳細
に説明する。

第１図を参照すると、本発明の特徴を用いるこ
とのできるメモリ装置がブロツク線図の形で図示
されている。これはダイナミツクランダムアクセ
ス形のセルアレイを用い、メモリセルの読み取
り／書込みをランダムアクセスかシリアルアクセ
スかを選択することにより動作させるメモリであ
り、Ｎチヤンネルの、自己整列（self−aligned）
の、シリコンゲート、２重レベルポリシリコン、
MOSプロセスにより製造される。第１図のメモ
リ装置は全て大きさが１平方インチ（約6.45cm²）
の約1/30であり通常16個のピンあるいは端子を有
する標準的なデユクルーイン−ラインパツケージ
に取り付けることのできる１個のシリコンチツプ
に含まれている。この装置はこの例では65536個
のメモリセルからなるアレイ１０を、各々半分づ
つの32768個のセルから成る２つの部分１０ａ及
び１０ｂに分け、256ロウと256カラムからなる規
則正しいパターンで含んでいる。256ロウすなわ
ちＸラインのうち、128ロウはアレイの半分１０
ａに存在し128ロウは半分１０ｂに存在する。256
カラムすなわちＹラインは各々半分に分割され1/
２が半分１０ａ及び１０ｂの各々に存在する。ア
レイの中央には256個のセンス増幅器１１があり、
White、Mc Adams、及びRedwineに対して発
行されテキサスインスツルメンツ社に譲渡された
米国特許第4081701号に開示されかつ特許請求さ
れている発明に従つて製造された差動型双安定回
路である。各々のセンス増幅器はカラムのライン
の中央に接続され、こうして128個のメモリセル
は各々のセンス増幅器の両側へカラムラインの半
分により接続されている。チツプは接地端子Vss
とともに、単一の5V供給電源Vddのみを必要と
する。基板バイアスは全く用いられないので内部
充電ポンプは全く必要でない。

半分に分割されたロウすなわちＸアドレスデコ
ーダ１２は16本のラインによつて８個のアドレス
バツフアあるいはラツチ１４へ出力回路１５を介
して接続されている。TTL電圧レベルにおける
８ビツトＸアドレスは８本のアドレス入力端子１
６によりアドレスバツフア１４の入力へ与えられ
る。Ｘデコーダ１２は入力端子１６におけるビツ
トアドレスにより画定されるように256ロウライ
ンのうちの１つを選択するように動作する。もし
選択されたロウラインがセルアレイの半分１０ｂ
に存在すればこの時センス増幅器１１の反対側に
おけるダミーセル１７も作動し、一方もし半分１
０ａにおけるラインが選択されればこの時にはダ
ミーセル１８のロウが作動する。

このように述べてきた限りでは、メモリ装置は
以下に挙げたthe Electronics articlesに開示さ
れているような標準的ダイナミツクRAMと同様
である。しかしながら、本発明の１つの特徴によ
るシフトレジスタを用いた連続の入力／出力が単
一のビツトに代りにまたはバイトに並列に与えら
れている。256ビツトシリアルシフトレジスタが
使用され、このレジスタは２つの同一な半分２０
ａ及び２０ｂに分割され、半分づつアレイの両側
に配置されている。シフトレジスタは読取りサイ
クルにおいてはアレイ１０のカラムラインから負
荷することができ、書込みサイクルにおいては一
方の側の128個の転送ゲート２１ａかまたは他方
の側の同じ数のゲート２１ｂによりカラムライン
へ負荷することができる。この装置へのデータ入
力はバツフアとマルチプレツクス回路２３を介し
レジスタの半分の入力２４ａ及び２４ｂへ接続さ
れたデータイン端子２２によりなされる。データ
はライン２５ａ及び２５ｂ、データアウトマルチ
プレツクス回路２６、バツフア、及びデータアウ
ト端子２７を介してレジスタの半分２０ａ及び２
０ｂから順次に読み出される。シフトレジスタ２
０ａ及び２０ｂはクロツクφ1及びφ2を発生させ
るのに用いられるクロツクφにより活性化される
入力２４のビツトをレジスタの各ステージを通し
て、各々のクロツクサイクルごとに２つのインバ
ータを介してシフトする。書込み動作では256ビ
ツトに負荷し分割したレジスタ２０ａ及び２０ｂ
の256ビツトを完全に満たすのにクロツクφの128
サイクルのみを要する。次に、制御信号φTが発
生して256ビツトをアレイの半分１０ａ及び１０
ｂにおける256カラムラインへ与える。この書込
み動作では、センス増幅器１１は次にカラムライ
ンを高論理レベルにセツトするように活性化し、
その後（ラツチ１４におけるアドレスにより選択
された）１つのロウラインが活性化されデータを
このロウのメモリセルへ強制的に入れる。読取り
サイクルは256Xラインすなわちロウアドレスラ
インのうちの１つ（及び反対側のダミーセル）を
活性化させるようにデコーダされた入力１６にお
けるアドレスにより始まる。センス増幅器１１は
次にφSクロツクにより活性化されたカラムライ
ンを強制的に高論理レベルにし、次にφTにより
活性化された転送装置２１ａ及び２１ｂに256ビ
ツトを選択されたロウから対応するシフトレジス
タの半分２０ａ及び２０ｂへ移動させる。シフト
クロツクφは次に256ビツトを連続形式で出力ピ
ン２７へマルチプレツクス回路２６を介して、再
びクロツクサイクルにつき２ステージであるい
は、128クロツクφサイクルを必要とする通常の
速度の２倍で移動させる。

Ｘアドレスは第２図ａにおけるような、
あるいはと呼称されるロウアドレストロープ
あるいはチツプエネーブル信号が入力２８へ与え
られると入力１６に現われるはずである。第２図
ｂに見られるように入力２９における読取り／書
込み制御信号はこの装置における別の制御信号
である。これらの入力はクロツク発振器付き制御
回路３０へ与えられこの回路は多数のクロツク信
号と制御信号を発生してこの装置のさまざまな部
分の動作を決定する。が第２図ａに見られ
るように低レベルになると、から得られた
クロツクはバツフア１４にこの時入力ライン１６
に現われている８ビツトを受け入れさせラツチさ
せる。ロウアドレスは第２図ｃに図示されている
時間周期の間有効でなければならない。読み取り
動作では、入力２９における信号は第２図ｂに
見られる周期の間は高レベルであり、端子２７に
おけるデータ出力は第２図ｄに見られる128サイ
クルの時間周期の間に生じる。書込み動作では、
Ｗ信号は第２図ｂに図示されているように低レベ
ルでなければならずデータインビツトは第２図ｅ
に見られる128サイクルの直前の時間周期の間有
効でなければならない。リフレツシユはロウアド
レスが入力１６に現われかつが低レベルに
なる時に常に生じる。そのため、シフトレジスタ
の半分２０ａ及び２０ｂがデータインピン２２か
ら負荷されている時あるいはデータアウトピン２
７を介して読み取られている128サイクルの間に、
新たなロウアドレスを信号とともにチツプ
へ負荷することによりリフレツシユを起こさせて
おくことができる。シフトレジスタ２０ａ及び２
０ｂはにより制御されるφTが発生しない限り
は乱されない。連続データはデータがシフトアウ
トされている間にレジスタの半分２０ａ及び２０
ｂへシフトさせることができる。こうして書込み
動作は読取り動作が開始した直後に始められる。

第３図では、セルアレイの一部とそれに協働す
るシフトレジスタステージとが模式的に図示され
ている。アレイの中央に配置された256個の同じ
センス増幅器１１のうちの４個が４個のカラムラ
イン半分３８ａ及び３８ｂに接続されているのが
図示されている。各々のカラムラインの半分３８
ａあるいは３８ｂに接続されているのは各々が記
憶コンデンサ４０とトランジスタ４１とを有する
128個の単一トランジスタセルである。このセル
は以下に挙げられるthe Electronics articlesあ
るいは米国特許第4012757号に説明されている種
類のものである。ロウデコーダ１２の出力である
ロウライン４３は各々のロウにおけるトランジス
タ４１の全てのゲートへ接続され、アレイには
256本の同様なロウライン４３がある。同様に
各々のカラムラインの半分３８ａあるいは３８ｂ
に接続されているのはダミーセル１７または１８
でありこれは記憶コンデンサ４４、アクセストラ
ンジスタ４５及び接地トランジスタ４５′から成
つている。１つのロウにおけるダミーセルの全て
のゲートはライン４６または４７へ接続されてい
る。Xwアドレスが左側におけるライン４３のう
ちの１本を選択すると、協働するトランジスタ４
１がオンになつてこの選択されたセルにおけるコ
ンデンサ４０をカラムラインの半分３８ａへ接続
し、一方同時に反対側におけるダミーセルの選択
ライン４７が活性化され、セル１８のうちの１つ
におけるコンデンサ４４がカラムラインの半分３
８ｂへ接続される。ダミーセルキヤパシタンス４
４は記憶セルキヤパシタンス４０の約1/3である。
ダミーセルはトランジスタ４５′によりあらゆる
活性化サイクルの前に論理ゼロにあらかじめ放電
される。

シリアルＩ／Ｏレジスタ２０ａまたは２０ｂは
セルアレイの両側に配置されたシフトレジスタス
テージ５０ａまたは５０ｂから成つている。各々
のステージの入力５１は直前のステージの出力５
２を受け取るように、通常の方法で接続される。
レジスタは外部からチツプへ与えられたクロツク
φから得られる２つの位相クロツクφ1、φ2と遅
延クロツクφ1d及びφ2dとにより作動する。すな
わち、クロツクφは位相が反対の別のクロツクを
発生させるのに用いられこの時これらの各々は遅
延クロツクを発生させるのに用いられる。ステー
ジ５０ａまたは５０ｂの最初の入力２４ａまたは
２４ｂはデータインマルチプレツクス回路２３か
らのもので、ステージ５０ａまたは５０ｂの最後
からの出力データアウトマルチプレツクス回路２
６へ送られる。転送ゲート２１ａまたは２１ｂは
カラムラインの半分３８ａまたは３８ｂとシフト
レジスタステージ５０ａまたは５０ｂの間にソー
ス−ドレイン間通路を直列に有する256個の同一
のトランジスタ５３から成つている。トランジス
タ５３のゲートはライン５４によりφTの電源へ
接続されている。

本発明の１つの特徴によれば、シフトレジスタ
のステージ５０ａまたは５０ｂは４相ダイナミツ
クレシオレス型のものであり、改善されたノイズ
マージンと速度の特徴を有する。同様にシフトレ
ジスタステージは最小の大きさのトランジスタを
用い低いパワーを浪費する。４相が用いられる
が、クロツクφ1及びφ2の２つは大半のメモリ装
置で使用される標準的な２相の相互に排他的なク
ロツクである。別の２つのクロツクφ1d及びφ2d
は最初の２つから容易に得られる。各々のステー
ジは第１と第２のインバータトランジスタ５５及
び５６を各々のインバータにおけるクロツクされ
た負荷トランジスタ５７または５８とともに含ん
でいる。転送トランジスタ５９及び６０は各々の
インバータを次へ結合させる。負荷５７及び５８
のドレインは＋Vddになり、インバータトランジ
スタ５５及び５６のソースはライン６１及び６２
におけるφ1Rまたはφ2Rへ接続される。これらは
追加のクロツクではないがその代りφ1Rとφ2Rが
トランジスタ６１′及び６２′を介してφ1及びφ
におけるVssへの接続を与える。その代り、その
ソースはφ1及びφ2へ戻すこともできる。

１つのステージの動作は時間の４つの異なつた
時刻、すなわち第２図に見られるT1からT4まで
の各々における回路の条件を考慮することにより
理解できる。時刻T1では、φ1及びφ1dが高レベ
ルであり一方φ2及びφ2dは低レベルである。すな
わちトランジスタ５７及び５９がオンであり、接
続点６３及び６４が充電されて高レベルになるよ
うな無条件プリチヤージの期間である。この時間
の間はトランジスタ５８及び６０はオフであり、
接続点５１及び５２における電圧がすでに確立さ
れておりかつ今トラツプされているということを
意味する。接続点５１及び５２はレジスタにおけ
るデータに依存して高レベルか低レベルのいずれ
かである。φ2は低レベルでありかつ接続点６４
はプリチヤージされているので、トランジスタ５
６はオンとなり、接続点６６を放電させてトラン
ジスタ５６のソースを通して低レベル状態すなわ
ちVssに戻す。この動作はトランジスタ５６のド
レイン、チヤネル、及びスースを強制的に低レベ
ル状態にすることにより接続点６４において有利
な電荷蓄積状態にする。

時刻T2では、φ1は低レベルとなりまた接続点
６３及び６４が変化しうるのはこの時間である。
これらの接続点はもし入力接続点５１に低レベル
が蓄積されていれば高レベルのままであることが
できもし接続点５１に高レベルが蓄積されていれ
ばこれらの接続点はトランジスタ５５を介して放
電することにより低レベルになりVss（φ1は低レ
ベル）になることができる。いずれの場合でも、
入力接続点５１におけるデータの補数は接続点６
４へ伝送される。φ1dが低レベルになるので、ト
ランジスタ５９が切断されかつ接続点６４におけ
る電圧が絶縁され、全てのクロツクが低レベルで
あり回路は休止した状態になるような時刻T3を
導入する。

時刻T4はステージビツトの第２の半分に対し
て、T1の間に最初の半分に対して行なつたのと
同様に無条件プリチヤージ時間を開始し、最後の
結果はφ2dの終りまでにデータがすでに再補充さ
れて出力接続点５２に現われるようにする。１ビ
ツトあるいは１ステージ遅延時間はそれゆえ１つ
のφ1、φ1dのクロツク対と１つのφ2、φ2dのクロ
ツク対を必要とする。

なぜこの回路ガンのように良好な雑音限界を有
するかを証明する２つの興味深い電圧条件が蓄積
接続点（例えば、接続点６４）に生ずる。すでに
述べたように、接続点６３及び６４が無条件にプ
リチヤージされておりかつトランジスタ５６のド
レイン、チヤネル及びソースが全て低レベルにさ
れる時刻T1の間は、そのために転送ゲート５９
が絶縁される時（時刻T3において）までに、全
電圧が（Cgd、Cgch、Cgsから成る）全体のゲー
トキヤパシタンスを横切つて表われるかまたは全
く表われないかのいずれかである。第１の電圧条
件がT3の時刻までに接続点６４に蓄積されかつ
絶縁された高レベルであると仮定すると、この時
φ2が高レベルになる時刻T4において、接続点６
４は蓄積されていたのより高い電圧レベルになる
ようブートストラツプされる。この条件はトラン
ジスタ５６が接続点６６及び５２の無条件プリチ
ヤージ及び条件付き放電の間じゆう三極管領域に
あるままであるということを示す。

第２の電圧条件はT3時刻までに接続点６４に
蓄積されかつ絶縁された低レベルである。トラン
ジスタ５６のソース及びドレインがT4時間の間
に高レベルとなるので、接続点６４に蓄積されて
いる低レベルは実質上トランジスタ５６のゲー
ト・ソース間のキヤパシタンスCgsとゲート・ド
レイン間のキヤパシタンスCgdにより引き上げら
れる。しかしながら、ドレイン及びソースの電圧
は常にゲート電圧を超えるので、トランジスタ５
６はオフのままであり回路は作動し続ける。

高レベルが接続点６４に蓄積される時、接続点
６６及び５２の無条件プリチヤージがトランジス
タ５６を介して達成され、一方接続点６４にゼロ
レベルが蓄積されている時にはトランジスタ５８
がプリチヤージを行うことが注意される。

さらにトランジスタ５７及び５８が通常プリチ
ヤージを実行するので、この時トランジスタ５５
及び５６のソースはただ適時に放電することのみ
を必要とし必ずしも充電させることを必要としな
いということが注意される。これらの点はもし回
路の設計においてより好都合であれば、φ1及び
φ2へ接続することもできる。どの蓄積接続点５
１，６４，５２，etc.にゼロが蓄積されても結局
最大のレベルは次の蓄積接続点へトラツプされ、
高レベルは蓄積される時プリチヤージレベルは重
要でなくなる。こうしてもし交替のドライバート
ランジスタ（例えば５６，５６′）のソースが共
有されるなら異なるデータを含む異なるビツトは
相互に干渉しない。それゆえ、第３図の回路は所
望の態様で動作し、このことはドライバートラン
ジスタ５５及び５６のソースを1及び2におい
てクロツクされたトランジスタ６１′及び６２′を
介してVssへ集合的に接続する代りに別々に接続
することに相当する。

シフトレジスタステージは各々の側においてカ
ラムライン３８ａまたは３８ｂの別々のものへ接
続する。こうすることによりステージにつき６個
のトランジスタをさらに容易にレイアウトして隣
接するカラムライン間にではなく２つの交互のカ
ラムライン間に固定させることができるという利
点が得られる。本発明の特徴に適合すべき型のダ
イナミツクRAMアレイにおけるピツチは約0.8ミ
ル（約0.2×10^-3cm）であり、シフトレジスタス
テージの６個のトランジスタに対するより大きな
設計面積は２×0.8すなわち1.6ミルで用いうる。

同じ結果が分割されたシフトレジスタの半分５
０ａ及び５０ｂの両方をアレイの同じ側に配置さ
せ一方を他方の上に置くようにすることにより達
成することもできる。しかしながら、センス増幅
器の最適な動作における均衡のために偶数のビツ
トを全てアレイの一方の側に配置し奇数のビツト
は他方の側に配置した第１図または第３図の設計
は有利である。

ダミー転送トランジスタ５３′はシフトレジス
タステージへ接続させるのにその側で使用されな
い時各々のカラムラインの端部へ配置される。こ
れによつて電気的にも物理的にもセンス増幅器１
１への入力のバランスが保たれまたレジスタ２０
ａ及び２０ｂから転送された電圧を感知する時動
作するダミーキヤパシタンスにも接続される。
φT信号がライン５４に現われると、同量の雑音
が両側のトランジスタ５３または５３′のキヤパ
シタンスを介してカラムライン３８ａ及び３８ｂ
の両側へ接続され、そのため雑音パルスがセンス
増幅器への入力として事実上相殺され、またキヤ
パシタンス４４と同じキヤパシタンス６７が感知
されているステージ５０ａまたは５０ｂの反対側
にあるカラムラインへ接続される。

交互のビツトを入力２４ａまたは２４ｂへ向け
るためのデータインマルチプレツクス回路２３は
φ1d及びφ2dにより駆動されるゲートを有する一
対のトランジスタ７０ａ及び７０ｂを含む。これ
らと直列であるトランジスタ７１はチツプ選択信
号CSをそのゲートに受け、そのためデータは大
きなメモリボートにおける選択された１つのチツ
プあるいは複数個のチツプのシフトレジスタへ進
むだけである。データ出力マルチプレツクス回路
２６はφ1またはφ2をドレインにかつ最後のステ
ージ出力２５ａまたは２５ｂをゲートに有するト
ランジスタ７２ａ及び７２ｂを含み、ゲートされ
たコンデンサ７３ａまたは７３ｂは各々のゲート
をそれぞれのソースへ接続する。トランジスタ７
４ａ及び７４ｂは、φ1及びφ2により駆動されて、
一方が有効である時他方の出力を短絡させてVss
にする。NORゲート７５は、により活性化さ
れ、端子２７への出力を発生する。出力マルチプ
レツクス回路２６は同様に、もし所望であれば、
φ1またはφ2がオフになつた後データビツトを保
持するように設計することもできる。

データインあるいはデータアウトの速度がクロ
ツクの速度φの２倍であるということに留意する
ことは重要である。ただ128φサイクルのみが256
ビツトを転送して入力したり出力するのに必要と
される。この結果はシフトレジスタが分割されて
いるという事実によつて達成される。２つのクロ
ツクはデータの１ビツトを１つの位置へシフトす
るのに必要であり、そのためもし全部で256ステ
ージが直列になつているなら、この時256のクロ
ツクサイクルが必要となる。現在の仕様を用いた
この種類の部品は最大が約10MHzでクロツクす
ることができ、そのため20MHzのデータ速度が
可能である。これは例えば、典型的なCCDの速
度より速い。

同様に、φT、φS、及びXw（ロウアドレス入力
により画定される１本のライン４３を表わす選択
されたＸライン４３における高電圧）信号の−イ
ミングが読取り、リフレツシユ、及び書込みによ
つて異なるということも重要である。これらの電
圧は第２図ｇ、第２図ｈ、第２図ｉに図示されて
おり、読取り及びリフレツシユは同一であるがリ
フレツシユはφTが無く、また書込みにおける反
転が反転される順序のために必要である。読取り
サイクルの場合メモリコンデンサ４０のロウから
のデータはトランジスタ４１のロウを介してXw
電圧によりカラムラインへ転送され、次にφSに
おいてセンス増幅器１１により検出され、次に
φTにおいて転送ゲート２１ａ，２１ｂを介して
シフトレジスタ２０ａ，２０ｂへ負荷される。書
込みサイクルにおいては逆のことが生じるはず
で、その場合転送ゲート２１ａ，２１ｂはシフト
レジスタにおけるデータがカラムイン３８ｂへ転
送されるのでφTにおいてまずオンとなるはずで
あり、次にデータはφSにおいて検出され、その
後Xwがしばらく高レベルとなりトランジスタ４
１の選択されたロウをオンにしこうしてシリアル
シフトレジスタのデータ状態をセルアレイ１０に
おけるコンデンサ４０のロウへと負荷する。

適切な順序は、ちようどアドレスが検出される
時に、サイクルの開始時に指令を検出すること
により選択され、この情報はクロツク発振器３０
において用いられる。、、及びの発生
により生じたφTはが低レベルか高レベルかに
依存してに比較して早くか遅くかしてタイ
ミングを合わせてスイツチされる。

ここで開示された装置の有利な用途の１例は可
動ヘツドデイスクメモリから一連のデータを得て
次にこれをRAMへ転送するために通常使用され
るような電荷結合装置すなわちCCDの代りにす
ることである。また半導体チツプの面積をさらに
小さく設計する必要が有れば、本発明の装置の利
点の１つとして、Ｙ入力バツフア、Ｙデコーダ、
あるいはＹクロツク発振器回路を備えておらずま
た同一の製造設備と工程を用いるため標準的なダ
イナミツクRAMよりも低コストで製造すること
ができるということである。またセルの大きさは
速度に対する要求が減少するので小さくすること
ができ、このことで同様にバツフアを速くする必
要がないので予備電源の減少も可能となる。
CCDを比較すると、製造に必要なマスクや注入
剤の数量は少なく、バーサイズはより小さく、周
辺補助回路の複雑性はより低い。ダイナミツク
RAMは寸法を段階的に減らされ、かつ256 Ｋ
RAMのようにより大きなアレイが作られるの
で、ここで開示されている種類の装置は追加の技
術や開発をほとんど必要としない低コストで完成
できる。

第４図には本発明の別の実施例の特徴を利用で
きるメモリ装置をブロツク線図で例示的に図示し
た。これはシリアルアクセスアレイとランダムア
クセスアレイの両方を構成している読取り／書込
みメモリであり、これらのアレイはいずれもダイ
ナミツクランダムアクセス型のセルアレイを用い
ればよく、その代りに、シリアルアクセスアレイ
がCCD型のものであつてもよい。典型的には、
この装置はＮチヤネルの、自己配列の、シリコン
ゲート、２重レベルポリシリコン、MOSプロセ
スにより製造される。第４図のメモリ装置は全て
標準的なデユアル−イン−ラインパツケージに通
常取り付けられる大きさが１平方インチ（約6.45
cm²）の約1/20の１個のシリコンチツプ内に含まれ
ている。この装置は、例えば、４個のアレイ１０
ａ，１０ｂ，１０ｃ、及び１０ｄを含み、その
各々は65536個のメモリセルを有する。前述のよ
うにまた標準的なダイナミツクRAMにおけるよ
うに、各々のアレイは256ロウと256カラムの規則
正しいパターンで、各々が32768個のセルからな
るように半分ずつに分割されている。各々のアレ
イの中央には256個のセンス増幅器１１がある。
各々のセンス増幅器はカラムインの中央に接続さ
れ、こうして128個のメモリセルがカラムライン
の半分によつて各々のセンス増幅器の両側へ接続
される。

ロウすなわちＸアドレスデコーダ１２はアドレ
ス及び補数を８アドレスバツフアあるいはラツチ
１４から16本のライン１３を介して受け取るよう
に接続されている。TTL電圧レベルにおける８
ビツトＸアドレスはアドレスバツフア１４の入力
へ８アドレス入力端子１５を介して与えられる。
Ｘデコーダ１２は入力端子１５における８ビツト
アドレスにより決定されるような各々のアレイに
おける256ロウラインのうちの１つを選択するよ
うに動作する。Ｘデコーダ１２は４個のアレイ１
０ａ乃至１０ｄの各々に対して１つずつの４個の
別個のデコーダに分割されているのが図示されて
いるが、実際のチツプの設計ではアレイが単１の
デコーダあるいは２個のデコーダを共有するよう
にしてよい。標準的な実施によつて、ダミーセル
はセンス増幅器１１の両側における各々のアレイ
に備えるとよい。

カラムすなわちＹデコーダ付き単１ビツトデー
タＩ／Ｏ回路１６はアレイ１０ａと協働してこの
アレイにおける256カラムラインのうちの１つを
データインあるいはデータアウトするために選択
するよう動作する。このデコーダ１６はラツチ１
４と同じ８アドレスラツチ１８から16本のライン
１７における８ビツトアドレスとその補数を受け
取る。８ビツトTTLレベルＹアドレスは入力ピ
ン１９におけるこれらのラツチへ与えられる。

今まで説明してきた限りでは、このメモリは標
準的なダイナミツクRAMと同じである、が上述
のように、単一のビツトの代りにあるいはこれに
追加して、各々のアレイ１０ａ〜１０ｂへ、それ
ぞれ用いられる256ビツトのシリアルシフトレジ
スタ２０ａ〜２０ｄの使用により、シフトレジス
タを用いた連続入出力が与えられる。即ち、各々
のアレイ１０ａ〜１０ｂは、上記の標準的なダイ
ナミツクRAMと同様にランダムに単一ビツトの
アクセスもできる。各々のシフトレジスタは読み
取りサイクルでは対応するアレイ１０ａ〜１０ｄ
のカラムラインから負荷すればよく、書込みサイ
クルではカラムラインへ、それぞれ転送ゲート２
１ａ〜２１ｄを介して、負荷すればよい。この装
置への単一のビツトのデータ入力はバツフア及び
Ｉ／Ｏ回路２３を介して入出力ライン２４へ接続
されているデータイン端子２２によりＹデコーダ
１６に向けてなされる。データはレジスタ２０ａ
〜２０ｄから、それぞれライン２５ａ〜２５ｄを
介して連続して読み出されるか、あるいはシリア
ルレジスタ２０ａ〜２０ｄへそれぞれライン２６
ａ〜２６ｄを介して書込まれる。シフトレジスタ
２０ａ〜２０ｄはそれぞれクロツクφa〜φdによ
り個別に作動し、クロツクφa〜φdはレジスタの
ステージを連続的に通してビツトをシフトするの
に用いられる。連続した転送においては、書込み
動作はレジスタ２０ａ〜２０ｄのうちの適切なも
のの256ビツトを完全に満たすために256ビツトへ
負荷するのに対応するクロツクφa〜φdを要する。
制御信号のφTa、φTb、φTc、またはφTdはデ
ータをゲート２１ａ〜２１ｄを介して１つのシリ
アルレジスタから選択されたアレイ１０ａ〜１０
ｄにおける256カラムラインへと転送するように
作動する。この種類の一連の書込み動作では、セ
ンス増幅器１１は次にφSa〜φSdにより作動して
カラムラインを高論理レベルにセツトし、その後
（ラツチ１４におけるアドレスにより選択された）
１本のロウラインが作動してデータをこのロウの
メモリセルへ強制的に入れる。一連の読取り動作
は入力１５におけるアドレスにより開始しこのア
ドレスはデコードされて256Xすなわちロウアド
レスラインのうちの１つがXw電圧により（及び
センス増幅器の両側におけるダミーセルが）活性
化される。センス増幅器１１は次にφSa〜φSdク
ロツクにより作動してカラムラインを強制的に高
論理レベルにし、また選択されたアレイにおける
転送装置２１ａ〜２１ｄがφTa〜φTdにより作
動して選択したロウから対応するシフトレジスタ
２０ａ〜２０ｄへ256ビツトを移動させる。シフ
トクロツクφa〜φdは次に256ビツトをクロツク
φa〜φdサイクルのうちの適切なものの256を必要
とする連続した型の適切な出力ライン２５ａ〜２
５ｄへと移動させる。

Ｘアドレス及びＹアドレスは第５図ａにおける
ようなチツプエネーブル信号が入力２７へ与
えられると入力１５及び１９に現われるはずであ
る。第５図ｂに見られるような入力２８における
読取り／書込み制御信号は、第５図ｃに見られ
るような入力端子２９におけるチツプ選択信号
CSとともに、この装置における別の制御信号で
ある。これらの入力はクロツク発振器付き制御回
路３０へ与えられこの回路は多数のクロツクと制
御信号とを発生してこの装置のささざまな部分の
動作を決する。が第５図ａに示したように低
レベルになると、から引き出されるクロツク
はバツフア１４，１８及び３３にその時入力ライ
ン１５，１９、及び３２に現われている18ビツト
を受け入れさせかつラツチさせる。ロウ及びカラ
ムのアドレスは第５図ｄに図示されている時間周
期の間は有効でなければならない。

単一のビツトのデータ出力はアレイ１０ａから
Ｙデコーダ１６、ライン２４、データＩ／Ｏ制御
回路２３、トリステート（tristate）バツフア及
びデータ出力端子３１を介してなされ、以下に説
明するElectronics articlesに説明されているよ
うな標準的なダイナミツクRAM装置に通常用い
られるような回路を使用している。

４個のメモリアレイ１０ａ〜１０ｄのうちの１
つの選択は、バツフア１４及び１８と同様に構成
した２つの入力バツフア３３へピン３２により与
えられる２つの最上位アドレスビツトにより行な
われる。例えば、２個のMSBが“00”であると、
このことはアレイ１０ａを表わし、このビツトは
ライン２４とデコーダ１６を介してアレイ１０ａ
からまたはアレイ１０ａへ標準的なダイナミツク
RAMの方法で直接アスセスすることができる。
しかしながら、もし２個のMSBが“01”、“10”、
または“11”であれば、このことは、それぞれ、
アレイ１０ｂ，１０ｃ，１０ｄを表わし、またア
クセスは間接でなければならない。読取り動作で
は、選択されたビツトを含むロウはφTb〜φTd
にもとづきゲート２１ｂ〜２１ｄを介してアレイ
１０ｂ〜１０ｄのうちの適切なものにおけるシリ
アルレジスタ２０ｂ〜２０ｄへ転送され、次に連
続してライン２５ｂ，２５ｃ、または２５ｄを介
して入力２６ａ及びレジスタ２０ａへ転送され、
そこから256ビツトのうちの１つとしてセルアレ
イ１０ａを通つて負荷されこうしてＹデコーダ１
６、ライン２４及びデータアウト端子３１を介し
て外部へ出される。一連のデータがレジスタ２０
ａから入る時にＸアドレスXwをアレイ１０ａの
ロウに保持しないことにより、アレイ１０ａにお
けるデータを非破壊的に保持する。同様に、もし
単一のビツトの書込み操作が用いられ、もしアド
レスがアレイ１０ｂ〜１０ｄのうちの１つの存在
するならば単一ビツト動作に対する入力はアレイ
１０ａを通らなければならない。

上述のように入出力におけるシリアルレジスタ
を備えたダイナミツクRAM型のアレイの代り
に、アレイ１０ｂ〜１０ｄはCCDあるいは他の
一連のメモリ装置であつてもよい。しかしなが
ら、製造工程の見地からすれば、アレイ１０ｂ〜
１０ｄはダイナミツクRAMアレイ１０ａと同一
の方法で製造することが好ましい。

単一ビツトデータイン端子２２とデータアウト
端子３１に加えて、この装置は一連の入出力を有
するとよい。４個のアレイにおけるレジスタ２０
ａ〜２０ｄからの出力２５ａ〜２５ｄはセレクタ
３４とトリステートバツフアを介してデータアウ
ト端子３５へ接続されているのが図示されてい
る。セレクタ３４はラツチ３３におけるデコード
アドレスにより制御される。もしシフトクロツク
φa、φbのうちの１つだけが任意の与えられた時
に作動すれば、その時出力セレクタ３４は全く必
要でない。同様に、データ入力端子３６は適切な
入力バツフアを介して、Ｓにより制御されるセレ
クタゲート３７の入力、すなわちラツチ３３にお
けるデコードされた２ビツトアドレスへ接続さ
れ、こうして入力２６ａ〜２６ｄのうちの選択さ
れたものへ接続される。

２つのラツチステージ３３におけるアドレスビ
ツトが“00”でありアドレスがダイナミツク
RAMアレイ１０ａに存在することを意味する場
合の読取り動作では、、、及びアドレス
信号は第５図ａ〜第５図ｄの左端の部分に見られ
るようになる。クロツク発振器３０により発生す
るφTaまたはφaクロツクは全く存在しない。セ
ンス増幅器１１はφSa（第５ｅ図）により作動し
て、（適切なカラムデコーデイングの後）第５図
ｆの単一ビツトの出力を回路１６，２４、及び２
３を介してピン３１へ発生させる。同様に、アド
レスがアレイ１０ａに存在する場合の書込み動作
では、第５図ａ乃至第５図ｅの右側の部分が、も
しφTaもφaも生じなければ、適切なものであり、
ピン２２を介してのデータ入力が第５図ｆに見ら
れる周期の間に生じる。リフレツシユ動作は第５
図ａ乃至第５図ｆの中央部に見られるようなもの
で、リフレツシユは読取り動作と同一であるがＹ
アドレスは生ぜず、は無く、ピン２２あるい
はピン３１におけるデータインあるいはデータア
ウトも無い。アレイ１０ａ〜１０ｄの各々におけ
る１つのロウはφSa〜φSdクロツクとともにＸア
ドレスにより同時にリフレツシユされる。アレイ
１０ａにおけるアドレスに対する単一ビツトの動
作における読取り、書込み、及びリフレツシユ動
作は半導体工業における多くの会社により今日の
大量生産における種類の標準的なダイナミツク
RAMにおけるものと同一である。

２つのラツチステージ３３におけるアドレスビ
ツトが、例えば“01”であり、アドレスが連続し
たＩ／Ｏアレイ１０ｂにあることを意味する場合
の読取り動作では、、、及びアドレス入
力は上述のことと同一であり、第５図ａ〜第５図
ｄの左側の部分に見られる。アレイ１０ｂにおけ
る256ロウラインのうちの１つの活性化である
Xwの後、このアレイにおけるセンス増幅器１１
は第５図ｇに見られるようなφSbにより作動す
る。次にφTbが第５図ｈに見られるように生じ
このためアレイ１０ｂのカラムにおけるデータの
256ビツトが転送ゲート２１ｂを介してシリアル
レジスタ２０ｂへと転送される。クロツクφbが
次に第５図ｉに見られるように開始して256サイ
クルの間続く。クロツクφbはピン３８を介して
チツプへ結合されたクロツクφから供給され、ク
ロツク発振器３０はラツチ３３におけるアドレス
に基づいてクロツクφa〜φdのうちの選択された
ものを発生する。クロツクφbによりシリアルレ
ジスタ２０ｂは256ビツトを、一度に１ビツトず
つ、ライン２５ｂへシフトし、こうしてアレイ１
０ａにおけるシリアルレジスタ２０ａの入力２６
ａへＳにより制御されるセレクタ３９を通して与
えられる。クロツクφaはこの操作ではφbと同時
に生じ、そのためデータはレジスタ２０ｂの外へ
シフトされるのと同時にレジスタ２０ａの中へと
シフトされる。全部で256個のφb及びφaのクロツ
クパルスが発生した後、第５図ｉに見られる転送
パルスφTaをクロツク発振器３０が発生し、次
に第５図ｅのφSaによるセンス増幅器の作動が続
くXwは発生せず、アレイ１０ａのメモリセルに
データは保持される。256ビツトのデータのうち
の選択された１ビツトはまだラツチ１８内にある
Ｙアドレスにより決定され、そのため第５図ｆに
（点線で）図示されている時間に回路１６，２４，
２３及びピン３１を介して読み出される。

選択されたアドレスがアレイ１０ｂのように、
一連のアレイのうちの１つに存在する場合の書込
み動作では、ピン２２における単一ビツトのデー
タインはデコーダ１６を介してアレイ２０ａにお
ける選択されたカラムへ与えられる。φSa及び
φTaのクロツクによりそのビツトはレジスタ２
０ａへ転送され、そこから出力２５ａがセレクタ
３７により入力２６ｂへ接続される時256サイク
ルのφaがφbとともに生じることによりアレイ１
０ｂの対応するレジスタ２０ｂへ転送される。
φTb、φSb、及びXw信号が次に発生しアレイ１
０ｂの適切なセルへそのビツトは記憶される。こ
の連続はアレイ１０ｂの選択されたロウにおける
その他のデータに対して破壊的であり、そのため
一連の書込み操作は第５図右の単一のビツトの書
込みにより有効である。

一連の書込み動作は、第５図ｉに図示されてい
るように、φクロツクとともにピン１５及びピン
３２のみにおけるアドレスにより開始し、、
Ｗ、や信号はまだ発生していない。このこと
によりピン３６における256ビツトの入力データ
は一連のレジスタ２０ａ〜２０ｂのうちの選択さ
れたもの２０ｂへとシフトされる。次に、φTa
〜φTb信号が（選択された２０ｂに対してのみ）
発生しその結果第５′図ａの信号、第５′図ｂ
のような信号、及び第５図ｃの信号（全て
右側）が発生する。この結果アレイ１０ａ〜１０
ｂのうちの選択された１つであるアレイ１０ｂに
対するφSb信号が発生し、こうして256ビツトが
Xw信号により選択されたロウへ書き込まれる。

一連の読取り動作は第５′図ａ乃至第５′図ｄの
左側に図示されているように、、及び信
号とともに、ピン１５及びピン３２のみにおける
アドレスにより開始する。このことによりXw電
圧が１つのロウラインに発生し、次に選択された
アレイに対するφSa〜φSb信号のうちの１つが発
生し、その結果φTa〜φTd信号のうちの対応す
る１つ（第５′図ｈのφTb）が発生する。選択さ
れたロウから256ビツトはこの時シリアルレジス
タ２０ａ〜２０ｄのうちの１つに存在する。第
５′図ｉにおけるように、クロツクφbが開始し、
その結果クロツクφa〜φdのうちの１つがセレク
タ３４及びピン３５を介してデータアウトを連続
的にシフトし、256サイクルが必要とされる。

リフレツシユは全てのチツプにおいてライン１
５におけるＸアドレス、ライン２７における低レ
ベルの信号、及びライン２８における読取
りもしくは高レベルの状態により、信号を高
レベルにして行なうことができる。このことは読
取り及び書込み操作におけるφクロツクの連続の
間に行なえばよい。さらに、リフレツシユアドレ
スカウンタ４０はチツプに含めることができ、リ
フレツシユ信号φR状態（は低レベル、と
CSが高レベル）が生じる時は常に論理加算装置
４１により増加する。マルチプレクサ４２はリフ
レツシユカウンタアドレスをライン１３へ挿入
し、φSa〜φSd信号はクロツク発振器３０により
発生し、４個のアレイ１０ａ〜１０ｄの全部にお
ける選択されたロウのリフレツシユがなされる。
オンチツプカウンタを用いたこのリフレツシユ方
式は本質的に安定した動作を与える。テキサスイ
ンスツルメンツ社へ譲渡された米国特許第
4207618号を参照されたい。いずれにしても、φR
の連続の間にリフレツシユを行うとCPUに対し
て本質的に透明であるリフレツシユ動作が与えら
れる。

第６図には、セルアレイ１０ａの一部と協働す
るシフトレジスタステージとが模式図の形で図示
されている。セルアレイ１０ｂ〜１０ｄ及びそれ
らと協働するシリアルアクセスレジスタ２０ｂ〜
２０ｄは第６図のアレイ１０ａと同一であるがデ
コーダ付きＩ／Ｏ回路１６のようなランダムアク
セス部が含まれていないという点で異なる。すな
わち、アレイ１０ａはランダムアクセスとシリア
ルアクセスの両方に向けて構成されているが、ア
レイ１０ｂ〜１０ｄはシリアルアクセスに向けて
のみ構成されている。遅い速度の要求のため、ア
レイ１０ｂ〜１０ｄは高い要求がより少ないため
アレイ１０ａよりも物理的に小さくすることがで
き、しかしながらさもなければセルアレイ、セン
ス増幅器、及びシリアルアクセスレジスタは同一
である。第６図には、256個の同一のセンス増幅
器１１のうちの４個がアレイの中央に配置されて
おりかつ４本のカラムラインの半分４３ａまたは
４３ｂへ接続されているのが図示されている。
各々のカラムラインの半分４３ａまたは４３ｂへ
接続されているのは各々が蓄積コンデンサ４４と
トランジスタ４５を有する128個の単一トランジ
スタセルである。このセルアレイとセンス増幅器
はElectronics magazineの1973年９月13日号の
p.116〜p121；1976年２月19日号のp116〜p121；
1976年５月13日号のp81〜p86；及び1978年９月
28日号のp.109〜p116における論文に一般的に説
明されている種類のものであり、一方セルは米国
特許第4012757号または前記のElectronics
articlesに説明されている種類のものである。ロ
ウデコーダ１２の出力であるロウライン４６は
各々のロウにおけるトランジスタ４５の全てのゲ
ートへと接続されており、またアレイ１０ａには
256本の同一のロウライン４６が存在する。同様
に各々のカラムラインの半分４３ａまたは４３ｂ
へ接続されているのはダミーセル４７でありこれ
は蓄積コンデンサ、アクセストランジスタ、及び
プリデイスチヤージ（predischarge）トランジス
タとから成つている。全てのダミーセルのロウに
おけるゲートはライン４８へ接続されている。例
えば、もしXwアドレス電圧が左側におけるライ
ン４６のうちの１本を選択すると、協働するトラ
ンジスタ４５はオンになつてこの選択されたセル
に対するコンデンサ４４がカラムラインの半分４
３ａへ接続され、一方同時に反対側におけるダミ
ーセルセレクトライン４８が活性化されて、セル
４７のうちの１つにおけるコンデンサがカラムラ
インの半分４３ｂへ接続される。

シリアルＩ／Ｏレジスタ２０ａはセルアレイの
一方の側に配置されたシフトレジスタステージ５
０から成つている。その代りに、このシフトレジ
スタは半分に分割して、すでに開示したように半
分をセルアレイの両側に配置すればよい。各々の
ステージの入力５１は、通常の方法で、次の直前
のステージの出力５２を受け取るように接続され
ている。シフトレジスタはクロツクφaから得ら
れる２つの位相クロツクφa、により作動され
る。すなわち、（チツプの外部から供給された）
クロツクφはクロツクφa〜φdの全てを発生する
ために用いられ、これらのクロツクは位相が逆の
φaのようなクロツクを発生させるために用いら
れ、次にφa及びのようなこれらの組の各々が
シフトレジスタを作動させるために用いられる。
ステージ５０の入力２６ａはデータインセレクタ
回路３９からのものであり、ステージ５０の最後
のものからの出力２５ａはデータアウトセレクタ
回路３７へ進む。転送ゲート２１ａはソース−ド
レイン間通路をカラムラインの半分４３ｂとシフ
トレジスタステージ５０との間に直列に有する
256個の同一のトランジスタ５３から成つている。
トランジスタ５３のゲートはライン５４により
φTaソースへ接続されている。

Ｙデコーダ付きＩ／Ｏ回路１６は各々がソース
−ドレイン間通路をカラムラインの半分４３ａの
うちの１つと入出力ライン２４へと延びているラ
イン５６との間に直列に有する256個のトランジ
スタ５５を含んでいる。転送トランジスタ５５の
個々のゲートは標準的な256個のうちの１個のデ
コード回路の出力を受け取りこの回路はライン１
７におけるＹアドレスに関してオンとすべきトラ
ンジスタ５５のうちの１つだけを選択する。この
入出力装置は当然のことながらシフトレジスタス
テージ５０と同じアレイの側へ接続されている。

φTa、φSa、及びXwの各信号のタイミングは
一連の読取り、リフレツシユ、及び書込みにおい
て異なるということに留意されたい。これらの電
圧は第５図に図示されている。読取り及びリフレ
ツシユは同一であるがリフレツシユにはφTaが
ない。タイミングの反転は反転した順序のために
必要である。一連の読取りサイクルの場合にはメ
モリコンデンサ４４のロウからデータはトランジ
スタ４５のロウを介してXw電圧によりカラムラ
イン４３ａ，４３ｂへ転送され次にφSaにおいて
センス増幅器１１により検出され、次にφTaに
おいて転送ゲート２１ａを通してシフトレジスタ
２０ａへ負荷される。書込みサイクルでは逆のこ
とが生じるはずでこの場合転送装置２１ａはシフ
トレジスタにおけるデータがカラムライン４３ｂ
へ転送されるのでまずφTaでオンとなるはずで
あり、次にデータはφSaで検出され、その後Xw
はしばらく高レベルとなりトランジスタ４５の選
択されたロウをオンにしこうしてシリアルシフト
レジスタのデータ状態はセルアレイ１０ａにおけ
るロウコンデンサ４４へと負荷される。適切な順
序は、ちようどアドレスがちようど検出される時
に、サイクルの開始時に指令を検出することに
より選択され、クロツク発振器３０においてこの
情報を利用する。、、及びの発生から生
じたφTaはが低レベルか高レベルかに依存し
てに比較して早くか遅くしてタイミングを合
わせてスイツチされる。

１個の64Kのランダムアクセスアレイと３個の
64Kのシリアルアクセスアレイとともに図示され
ているが、他の組み合わせも種々のメモリ構成及
び与えられたCPUに供給された典型的なソフト
ウエアに対し最適でありうる。

第７図には、本発明の別の実施例の特徴を例示
的に示すメモリ装置がブロツク線図の形で図示さ
れている。これは基本的にはシリアルアクセス
の、第１図及び第３図におけるようなダイナミツ
クランダムアクセス型のセルアレイを用いた読取
り／書込みメモリであり、35536個のメモリセル
から成るアレイ１０を有し、このアレイは半分１
０ａ及び１０ｂに分割されて、256ロウ（左から
右へ延びている）と256カラム（図面に垂直）と
から成る規則正しいパターンをなしている。上述
のアレイの中央には256個のセンス増幅器１１と
アドレスビツト用の多数のセンス増幅器１１′と
があり、これらは以前に述べたように差動型双安
定回路となる。各々のセンス増幅器はカラムライ
ンの中央に接続され、こうして128個のメモリセ
ルがカラムラインの半分によつて各々のセンス増
幅器１１または１１′の両側に接続される。アド
レス記憶アレイは、半分１２ａ及び１２ｂに分割
され、アレイ１０ａ及び１０ｂと並べて、しかし
ながら離して配置される。すなわち、アドレス記
憶アレイはセルアレイ１０ａ及び１０ｂの延長と
同様である。アレイ１０ａ，１０ｂ、１２ａ，１
２ｂにおける256ロウラインのうちの１つは256ビ
ツド整流子レジスタ１３ａ，１３ｂ内を循環して
いるビツトにより任意の時に作動する。１セツト
のアドレスバツフアあるいはラツチ１４は入力端
子１５へ印加されたTTL電圧レベルにおけるマ
ルチビツトＸアドレスを受け取る。整流子１３は
アレイ１０ａまたは１０ｂにおける256ロウライ
ンのうちの１つを選択するように動作するがアレ
イ１２ａまたは１２ｂに記憶されているこのロウ
ラインにおけるアドレスは入力端子１５における
このマルチビツトアドレスにより決定されるアド
レスと一致してもしなくてもよい。もし整流子レ
ジスタ１３により選択されたロウラインがセルア
レイの半分１０ｂに存在すればこの時センス増幅
器１１の反対側におけるダミーセル１７のロウも
作動し、一方もし半分１０ａにおけるラインが選
択されるとこの時はダミーセル１８のロウがダイ
ナミツクRAMの典型的な方法で作動する。また
半導体チツプの面積を小さく設計する必要が有れ
ば、メモリ装置のＸデコーダとＹデコーダを備え
ていない標準的なダイナミツクRAMに変更する
こともできる。上述の技術思想によるシフトレジ
スタを用いた一連の入出力がＩ／Ｏにおいて使用
されている。シリアルシフトレジスタが用いら
れ、このレジスタは上述のように２つの同一な半
分２０ａ及び２０ｂに分割されている。シフトレ
ジスタ２０ａ及び２０ｂは入力２２におけるビツ
トをレジスタのステージを介してシフトするクロ
ツクφSRにより作動する。制御信号φTは転送ゲ
ート２１ａ及び２１ｂを作動させ、シフトレジス
タとアレイの半分１０ａ及び１０ｂにおける256
カラムラインとの間でデータを移動させる。

アドレス記憶アレイ１２ａ，１２ｂはアレイ１
０ａとちようど同様に、256ロウを含み、またこ
の装置で用いられるアドレスにおける最大数のビ
ツトにより選択される多数のカラムを含んでい
る。８ビツトアドレスは256ロウのうちの１つを
決定し、そのため例示的に図示した64Kビツトチ
ツプ構成において、８ビツトアドレスが適切であ
る。メモリボードは、例えば、第７図のチツプを
８個並列にデータの64Kバイトあるいはワードの
シリアルアクセス記憶のために含むとよく、同様
に、16ビツトまたは32ビツトのワード、16個また
は32個のチツプを８個の代りに並列に用いること
もできる。８チツプの場合には与えられた８ビツ
トマドレスが256個の８ビツトバイトから成る１
つの出力をビツト並列、バイトシリアルな形式で
発生させる。チツプ選択動作の使用によりメモリ
は各々８（または16か32）チツプの増加に拡大す
ることができる。このような８チツプの使用は、
公知のバイト構成メモリにおけるように、各々の
チツプの整流子が与えられたアドレスを配置する
ために256サイクルを通してシフトされなければ
ならないということを意味する。また整流子は８
チツプの間で同期化されていないかもしれないの
で、装置は全てがシフトアウトの準備が整うのを
確実にするために最高の256サイクル待たなけれ
ばならない。そのため、この種類の構成は好まし
くない。ここで説明されたメモリの最適なデータ
を256ビツト（32バイト）のページにスタツクす
るようなシリアルメモリの１つであり一度に１ペ
ージ（32バイト）をアクセスすることが望まし
い。すなわち、256ビツトの選択されたロウは一
連の32バイトとしてアクセスされる。この場合、
アドレスフイールドの拡散は、チツプ選択論理な
しに、メモリの大きさの直接の拡張を可能にす
る。例えば、12ビツトアドレスフイールドは各々
256ビツト（32バイト）の4096ページ（2¹²＝
4096）のモジユールサイズを可能にする。このモ
ジユールはそのため全部で131072バイトあるいは
1048576ビツトの記憶容量を有し、またこの構成
の有利な特徴はデータが一致プロセスにより見つ
けられるとすぐにシフトアウトに適用できるとい
うことである。

整流子１３ａ，１３ｂにおけるビツトが特定の
ロウライン上で休止すると、アドレスアレイ１２
ａ，１２ｂにおけるこのロウに記憶された８ビツ
ト（またはちようど説明したようにアドレスの幅
によつてより多い数のビツト）がφASによりセ
ンス増幅器１１′の動作で検出されかつライン２
８を介して比較器２９へ結合される。比較器２９
は別の入力３０としてラツチ１４におけるアドレ
スも受け取り、さらにもし２つの入力２８及び３
０が同一であればライン３１へ一致信号M^*を発
生する。読取り／書込み制御入力信号Ｒ／は端
子３２においてこのチツプへ与えられる。その他
の制御入力は入力端子３３におけるチツプ作動信
号と端子３４におけるチツプ選択信号であ
る。Ｒ／、、及びの各信号と一致信号
M^*は、ライン３５におけるタグビツトＴ及び入
力端子３６における“Write tag zero”とライ
ン３７における故障許容ブランキング（fault
toleront blanking）信号Ｂとともに論理制御回
路３８において使用されて出力作動信号OEとと
もに転送信号φTと検出信号φAS、φDSが発生す
る。入力におけるバツフア３９はチツプセレクト
信号CSを１つの入力として受け取りピン２２に
おけるシリアルデータをもしCSが高レベルであ
ればその時だけマルチプレツクス回路２３の入力
へ通過させる。同様に、出力におけるトリステー
トバツフア４０は出力作動信号OEを１つの入力
として受け取りマルチプレツクス回路２６の出力
をもしOEが高レベルであればその時だけデータ
アウトピン２７へ与える。

１セツトの256EPROMセルは、半分４１ａ及
び４１ｂへ分割されており、故障許容動作を与え
る。EPROMセルはそのソース−ドレイン間通路
を全て電源および負荷から大地へ接続してあり、
この負荷を横切る出力はライン３７におけるＢ信
号である。EPROMセルの制御ゲートはアドレス
記憶アレイ１２ａ，１２ｂにおける256ロウライ
ンへ接続されそのため与えられたロウがこのロウ
において休止している整流子１３ａ，１３ｂにお
けるビツトにより活性化される場合は、このロウ
に対するEPROMセルは電位的にオンとなる（別
のロウは全てオフとなる）。もしこのセルの浮動
ゲートが充電されないなら、セルはオンとなりラ
イン３７は接地状態に保持されそのためブランキ
ング信号Ｂは作動しない。このことはいまアドレ
スされたロウが良好であるということを意味す
る。しかしながら、もし１つ以上の不良セルがこ
のロウにおけるデータ記憶アレイに存在するとい
うことを前記試験処置が示したなら、この時この
ロウは使用されずまたこのEPROMセル４１ａ、
４１ｂ浮動ゲートを充電することにより書込みま
たは読取りに対してブランクアウトされる。浮動
ゲートが充電されると、このロウが整流子１３
ａ，１３ｂによりアドレスされる時生じるこのセ
ルの制御ゲートにおける電圧はEPROMトランジ
スタをオンとせずまたライン３７における電圧は
高レベルとなりそのためブランキング信号Ｂが作
動する。EPROMをプログラミングすることは整
流子１３ａ，１３ｂにおけるビツトが不良なロウ
に休止している間に高電圧Vp（典型的には約
25V）をプログラムピン４２へ印加することによ
り達成される。このことにより大きな電流がこの
トランジスタのソース−ドレイン間通路を通つて
大地へ流れ浮動ゲートは電子のトンネリングによ
り充電される。

整流子１３ａ，１３ｂはピン３３におけるチツ
プへの入力として図示されているCEによりクロ
ツクされたシフトカウンタである。この整流子は
パワーVddがまずこのチツプへ印加される時（第
１のステージのように特定の状態で）ただ１つの
ビツトが高レベルであり他のビツトは低レベルで
あることによりオンとなるように設計する。通常
与えられたアドレスを指定されたロウの物理的な
場所を知る必要は全くないが、もし所望であれば
CEパルスの数のカウントを保持することが可能
でありそのため再循環しているビツトが休止する
ロウを決定することができる。チツプの製造の
後、チツプは整流子を一度に１つのロウを各々の
ロウにつきテストデータを読込ませかつ読出させ
ながらクロツクして前進させることにより試験
し、もし試験が失敗すると不良なロウがまだ整流
子により活性化されている間にプログラミングパ
ルスVpをピン４２へ印加することによりクロツ
キングが前進する前に除去する。その後、このロ
ウは整流子におけるビツトがそのロウ上に休止す
る時は常にブランキング信号Ｂが生じるため書込
むことや読み出すことができない。

整流子１３ａ，１３ｂにおけるビツトが与えら
れたロウ上に休止する時、アドレス記憶アレイ１
２ａ，１２ｂにおけるロウラインはまずφAXに
より活性化しそのため記憶されたアドレスはライ
ン２８において比較のためにさつそく利用するこ
とができる。この時もし比較器が有効であれば、
データアレイ１０ａ，１０ｂにおける同一のロウ
ラインがφDXにより活性化される。

アドレス記憶アレイ１２ａ，１２ｂは“タグ”
ビツトに対して１つのカラム４３を含む。ロウに
対するタグビツトはアドレスが書込まれる時は１
にセツトされ、その他の場合には０である。その
ため、パワーアツプの後まずメモリを使用する
時、アドレスロケーシヨンは全て０を含み、アド
レスが指定され書込まれる時、タグビツトは１に
セツトされる。その後不使用のアドレスロケーシ
ヨンを探す時にはアレイ１２ａ，１２ｂのロウに
おけるアドレスの全てのビツトを検査するのでは
なくタグビツトにおけるゼロをチエツクすること
のみが必要である。

アドレス記憶アレイ１２ａ，１２ｂにおけるセ
ンス増幅器１１′はアドレス記憶アレイ１０ａ，
１０ｂにおけるセンス増幅器１１に対する活性化
信号φDSから分離した信号φASにより活性化さ
れる。センス増幅器１１′はまさにデータ記憶ア
レイにダミーセル１７′及び１８′を有し、これら
のダミーセルは現在のダイナミツクRAM装置と
同様に動作する。

アドレスはアドレス記憶アレイ１２ａ，１２ｂ
のロウへとラツチ１４からライン３０と“負荷メ
モリ”制御回路４４を介して“アドレス書込み”
信号W.A.が入力４７へ印加される時回路４４に
よりアドレスビツトがライン４５へまたアドレス
ビツトの補数がライン４６へ向けられて負荷され
る。アドレス書込み信号W.A.は一致信号Ｍとタ
グＯ書込み指令WTZとに応じて制御回路３８に
発生する。

第７図の装置の動作の１つの方式に関して次に
書込み順序を説明する。まず一連のデータワード
を第８図ｉに見られるように入力ピン２２へ与え
る。このワードはアレイ１０ａ，１０ｂの１つの
ロウにおける256個のセルに記憶されるべき256ビ
ツトのデータから成つている。アドレスアレイ１
２ａ，１２ｂにおけるセルのこの同一のロウに記
憶されるべきマルチビツトアドレスは第８図ｃに
見られるようにピン１５へ遅れて与えられる。
256ビツトのデータがピン２２へ連続的に与えら
れている時、シフトレジスタ２０ａ，２０ｂは
256ビツト進められ、そのために128個のクロツク
φSRパルスが必要とされる。この一連のデータ
ワードはバツフア３９を通過してライン２４ａ及
び２４ｂにおける２つのデータ流路へ、ビツトず
つ交互に、分けられる。そのため、データは分割
されたシフトレジスタ２０ａ，２０ｂへ送り込ま
れそのため256ビツトのデータがアレイ１０の一
方の側における128ステージ２０ａと、他方の側
における128ステージ２０ｂへ記憶される。レジ
スタが負荷され、かつ次のが第８図ｂに見ら
れるようにすでに生じた後、ラツチ１４は、
から得られた制御信号によりトリガーされ、ライ
ン１５におけるマルチビツトアドレスを受け取
る。から得られるクロツクは整流子１３ａ，
１３ｂを同時に１ステツプ進め、第８図ｆに見ら
れるようにφAS信号が後に続くφAX信号が各々
のクロツクの後に発生しそのためセンス増幅
器１１′は整流子が進むごとに作動し、活性化さ
れたロウラインにおけるアレイ１２ａ，１２ｂに
記憶されたアドレスは比較器２９への入力として
読み出される。２つのアドレスが同一であると一
致信号M^*が発生しφTが制御回路３８により生
じ、そのため転送ゲート２１ａ，２１ｂがシフト
レジスタ２０ａ，２０ｂにおけるビツトをアレイ
１０のカラムラインへ負荷する。φDS信号が発
生し、カラムラインを最高論理レベルにし、また
φDXすなわち整流子１３ａ，１３ｂにおけるビ
ツトにより選択されたロウに対するロウライン電
圧は高レベルとなりそのため256ビツトのデータ
がこのロウにおけるセルコンデンサへ書込まれ
る。

別の動作方式における書込み順序では、アドレ
ス記憶アレイはラツチ１４へ負荷されるアドレス
に対応するすでに記憶されているアドレスは含ま
ない。このことは、コンピユータがちようどパワ
ーアツプしてしまつたかさもなければ新しいプロ
グラムが全てのメモリをゼロにした後で負荷され
る時のように、メモリがまだ書込まれていないな
ら起こる。この状態では、比較信号M^*は決して
得られない。タグ０書込み信号は低レベル
であり、一致信号M^*やブランキング信号Ｂは生
ぜず、タグビツトＴは低レベルである。このこと
により転送信号φTが発生しそのためレジスタ２
０ａ，２０ｂにおける256ビツトがアレイ１０の
カラムラインへ負荷される。φDSとφDXとが高
レベルである間、負荷アドレス指令W.A.が発生
してゲート４４を制御しライン３０におけるアド
レスをアドレス記憶アレイ１２ａ，１２ｂのカラ
ムラインへと印加されるようにする。この時、
φAS及びφAXはこのアドレスを現在活性化され
ているロウにおけるセルへ記憶する。後のφDS
及びφDXはデータを記憶させる。

アドレス記憶アレイに記憶されているアドレス
は連続した順序になつている必要はなくその代り
任意の順序にすることができる。整流子における
カウント（すなわちロウの数）はこのロウに記憶
されているアドレスと一致する必要はない。不良
なロウは使用されず、しかもアドレスの指定もさ
れず、そのため故障許容動作はCPUに対して透
明である。CPUはどのようなアドレスが不良で
あるかの評価を保持しなければならないことはな
い。チツプが試験されると、それらは不良なロウ
の数に関するものとして分類され、そのためメモ
リボードが作成されるとチツプは少なくとも与え
られたボードにおいて指定されるのと同じ位多数
の良好なアドレスを与えるように選択される。

読取り操作はライン１５におけるアドレスによ
り開始しこのアドレスは第８′図ｌに見られるよ
うなが発生するとバツフア１４へとラツチさ
れる。Ｒ／制御信号は、第８′図ｎに図示され
ているように高レベルである。アドレスは第８′
図ｍに図示されているように１周期の間に有効で
なければならない。クロツクは第８′図ｌに図
示されているように一致信号Ｍが発生するまで発
生している。このことは０から265個のパルス
まで要求しようと思えばできる。ライン２８にお
けるアレイ１２ａ，１２ｂのアドレス読出しが、
各各のの後のφASの発生により、ライン３０
におけるアドレスに一致すると、ライン３１にお
ける信号M^*は制御回路３８にφT指令を発生させ
る。アレイ１０を介しての256カラムにおけるデ
ータはこうして転送ゲート２１ａ，２１ｂを介し
てシフトレジスタ２０ａ，２０ｂへと負荷され
る。シフトクロツクφSRは（もしCPUによりト
リガーされるヒピンＭにおける出力信号“M_OUT”
により始動されるのでただちにまたは256個の
クロツクの最大時間が待たされそのためピンＭが
全く必要でない場合の最も簡単な構成ではあと
で）開始し第８′図ｋに図示されているように256
サイクルの間続いて第８′図ｒに図示されている
ようにデータをマルチプレツクス回路２６、バツ
フア４０、及びピン２７を介して外へ移動させ
る。

リフレツシユは整流子１３ａ，１３ｂが別のロ
ウをアドレスする時に常に生じる。そのため、シ
フトレジスタの半分２０ａ及び２０ｂはデータイ
ンピン２２から負荷されているかまたはデータア
ウトピン２７を介して読出されている間に、リフ
レツシユは整流子をによりクロツキングする
ことにより起こすことができる。シフトレジスタ
２０ａ及び２０ｂはφTが生じない限りはリフレ
ツシユ動作により乱されない。同様に、データが
シフトアウトされている間は一連のデータはレジ
スタの半分２０ａ及び２０ｂへとシフトすること
ができず、またそのため書込み動作は読取り操作
が始まつた直後に開始することができるというこ
とに留意されたい。

第９図及び第９ａ図には、セルアレイ１０及び
アドレスメモリ１２ａ，１２ｂの一部と、協働す
るシフトレジスタステージ及び整流子が模式的な
形で図示されている。セルアレイ１０ａ，１０ｂ
及びアレイの中央に配置されたセンス増幅器、及
び入力２２，２３が前述の第３図の回路と同様に
図示されている。

は全体として第３図のφに対応する。
φT、φDS、及びφDXの各信号のタイミングは読
取り、リフレツシユ、及び書込みにおいて異な
る。電圧は第８図ｆ及び第８′図Ｐに図示されて
おり、読取り及びリフレツシユは全体として同一
であるがリフレツシユにはφTがなく、しかしな
がら書込みにおいては異なる順序のためタイミン
グは反復される。読取りサイクルの場合にはメモ
リコンデンサ５０のロウからのデータはφDXの
ためトランジスタ５１のロウを介してカラムライ
ン４８ａ及び４８ｂへと転送され、次にセンス増
幅器１１によりφDSにより検出され、次にφTに
おいて転送ゲート２１ａ及び２１ｂを介してシフ
トレジスタ２０ａ及び２０ｂへ負荷される。書込
みサイクルにおいては逆のことが生じるはずであ
りこの場合転送ゲート２１ａ及び２１ｂはシフト
レジスタにおけるデータクラムライン４８ｂへと
転送されているときにφTにおいてまずオンとな
るはずで、その時データはφDSで検出され、そ
の後φDXはしばらく高レベルとなりトランジス
タ５１の選択されたロウをオンとしこうしてシリ
アルシフトレジスタのデータ状態がセルアレイ１
０におけるコンデンサ５０のロウへと負荷され
る。適切な順序はの間にＲ／指令と一致信
号Ｍとに応じてクロツク付き制御回路３８の一部
である第７図の回路により選択される。Ｍ、Ｔ、
CE、及びＢに応じて発生するφTはＲ／
が低レベルか高レベルかによつてタイミングを早
くしたり遅らせたりして変化する。

故障許容装置は一連の256個の浮動ゲート
EPROMトランジスタ４１ａ及び４１ｂとして第
９図に図示されており、その各々はロウライン５
３′のうちの１本へ制御ゲートが接続され、また
ソースはライン８６を介してVssへ接続されてい
る。ドレインはライン３７へ接続されライン３７
は制御回路３８へのＢ出力線でありまた負荷を通
つてVddへ及びプログラム入力４２へも接続され
ている。トランジスタ４１ａ，４１ｂはテキサス
インスツルメンツ社へ譲渡された米国特許第
4122509号または第4122544号に、または、米国特
許第3984822号に開示されている種類のものであ
ればよい。

第９図に図示されているように整流子１３ａ，
１３ｂは256個の同一のシフトカウンタステージ
８７から成つており、（その各々は、図示されて
いないが、とCEによりクロツクされる）その
ため１ビツトまたは論理“１”が各々のサイ
クルごとに１つのステージにより進められる。
各々のステージ８７の出力は次のステージの入力
へ結合されまたゲートを介してロウライン５３及
び５３′へも結合される。最後のステージ８７の
出力はビツトが連続的に再循環するようにライン
８９により第１のステージの入力へ接続して戻さ
れる。整流子はビツトが全て第１のステージ以外
のパワーアツプにより０になるように（この技術
では既知の方法で）構成し、こうしてチツプの全
てがチツプへ印加されたクロツクパルスの数
を制御することにより同期化することができる
（このことは通常は必要ではない）。

第９図はアドレスメモリアレイ１２ａ，１２ｂ
の小さな典型的なサンプルを示しておりこれはダ
ミーセル１７′，１８′を備えたアレイ１０ａ，１
０ｂにおけるのと本質的に同一のセルと各々のカ
ラム４８′ａ，４８′ｂの中央に配置したセンス増
幅器１１′とから成つている。ライン４８′ａはア
ドレス出力ライン２８へ接続されておりまた負荷
メモリ指令W.A.により制御される転送ゲート４
４を介してアドレス入力ライン３０へも接続され
ている。

64Kビツトのデータメモリからなる256×256の
アレイとして図示されているが、256Kビツトの
512×512のアレイ（262144ビツト）のようなより
大きなメモリや、より小さなメモリへ同じ技術思
想を適用することがある。

並列アドレス入力１５が図示されているが、も
し一連のアドレス入力９０をクロツクφAととも
に用いてアドレスを刻時し、８本から12本のピン
１５の代りに２本のピンを用いたなら速度におけ
る犠牲はほとんど生じない。もしプロセスの産出
高が高いと、セル４１ａ，４１ｂを用いた故障許
容特性は除去でき、そのためピン４２は必要では
なくなる。従つて、もしクロツク、、及
びφAを組み合わせるか多重送信してピンＭを用
いなければ10本のピンパツケージ、または８本の
ピンパツケージを用いて本発明により装置を構成
することができる。

第１０図は回路３８においてさまざまなクロツ
ク及び制御信号を発生させるのに必要な論理を図
示している。別の実施例ではアドレスメモリアレ
イ１２ａ，１２ｂにおけるセルはDRAMセルで
はなくEPROMセルであり、その場合FTセル４
１ａ，４１ｂは必要ではない。アドレスは、試験
の時に、メモリ装置またはボードの製造における
最後のステツプとしてアレイ１２ａ，１２ｂへと
永久的に書き込まれ、それゆえ不良なロウはペー
ジ送りされ、すなわちアドレスは全く書き込まれ
ていない。こうして、その後の使用に関して、不
良なロウは一致信号が決して生じないため決して
使用されることはない。このようなロウへ書込ん
だりあるいは読出すことはできない。

本発明を例示的に示した実施例を参照して説明
してきたが、この説明は限定的な意味で解釈され
るものではないということを付言しておく。例示
的に示した実施例の種々の修正は本発明の別の実
施例とともに、この説明の参照によつて当業者に
は明らかとなるであろう。それゆえ、特許請求の
範囲は本発明の真の意図に該当するような実施例
の修正をその範囲内に入れるものである。

＜発明の効果＞ 以上説明してきたように、本願発明によれば、
アドレス手段を単一のアドレス情報に基き複数の
記憶素子を同時に指定可能なように構成し、デー
タ出力手段にアドレス手段により同時に指定され
た記憶素子に記憶されているデータ情報を一時的
に記憶する少なくとも２つのレジスタを設け、該
レジスタに記憶されているデータ情報を連続して
外部へ出力させるようにしたため、１ビツトの情
報を読み出すのに要する時を短縮することがで
き、単位時間当り読み出せるデータ情報を増加さ
せることができるという効果を得られる。その結
果、本願発明に係るダイナミツク形半導体記憶装
置を使用すれば、容易に画像処理システム等を構
成することができるという利点も有する。

【図面の簡単な説明】

第１図は本発明のシリアルアクセスの特徴を用
いる半導体メモリ装置のブロツク形式の電気系統
図、第２図ａから第２図ｉまでは第１図の装置の
さまざまな部分において得られる電圧対時間また
は別の状況対時間を表わすグラフ、第３図は第１
図の装置におけるセルアレイの電気系統図、第４
図は本発明の別の実施例の特徴を用いている半導
体メモリ装置のブロツク形式の電気系統図、第５
図ａから第５図ｊまで及び第５′図ａから第５′図
ｉまでは第４図の装置のさまざまな部分において
得られる電圧対時間または別の状況対時間を表わ
すグラフ、第６図は第４図の装置におけるセルア
レイのうちの１つの電気系統図、第７図は本発明
の別の実施例の特徴を用いている半導体メモリ装
置のブロツク形式の電気系統図、第８図ａから第
８図ｊ及び第８′図ｋから第８′図ｔまでは第７図
の装置のさまざまな部分で得られる電圧対時間ま
たは別の状況対時間を表わすグラフ、第９図及び
第９ａ図は第７図の装置におけるセルアレイの一
部の電気系統図、第１０図は第７図の装置の詳細
の論理回路図、である。 符号の説明 １０…記憶素子（アレイ）、１２，
１４，１５，１６…アドレス手段（ローデコー
ダ、ラツチ、出力回路、入力端子）、２０ａ，２
０ｂ…レジスタ、２１ａ，２１ｂ，２６，２７…
データ出力手段（転送ゲート、データアウトマル
チプレクス回路、データアウトピン）、２２，２
３…データ入力手段（データインピン、データイ
ンマルチプレクス回路）。

Claims (1)

1. 【特許請求の範囲】 １ (a) データを蓄積する複数の記憶セル、 (b) 書込時に選択された記憶セルへデータを供給
   する回路、 (c) 選択された記憶セル群の複数の記憶セルへ同
   時にアドレスする回路、 (d) 少なくとも２つのレジスタ回路のそれぞれは
   読出時に、選択された記憶セル群の少なくとも
   １つから、前記データの少なくとも１部を並列
   に受け、また受けたデータを直列出力するレジ
   スタ回路、と (e) 前記少なくとも２つのレジスタ回路から出力
   される前記直列出力データの順序を選択する回
   路を 有する単一半導体基体上に形成されたダイナミツ
   ク形半導体記憶装置。 ２ 前記特許請求の範囲第１項のダイナミツク形
   半導体記憶装置において、前記直列出力データの
   順序を選択する回路は、前記直列出力データを交
   互に選択する前記装置。 ３ 前記特許請求の範囲第１項のダイナミツク形
   半導体装置において、少なくとも２つの前記レジ
   スタ回路の１つの全ての内容を選択する前に選択
   された少なくとも２つの前記レジスタ回路の別の
   １つの全ての内容を選択する前記順序を選択する
   前記装置。 ４ 前記特許請求の範囲第１項のダイナミツク形
   半導体装置において、書込時に前記記憶セルの選
   択されたいくつかにデータを供給する前記回路
   は、前記供給されたデータを前記少なくとも２つ
   のレジスタ回路のあらかじめ選択されたいくつか
   へ直列に接続する回路を有し、また前記少なくと
   も２つの前記レジスタ回路の部分へ供給された前
   記データを、前記アドレスされた記憶セルに並列
   に供給する回路を有する前記装置。