JPS6285582A - ビデオメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ビデオ信号を記憶再生可能なビデオメモＩＪ
　Ｋ係り、特に標本化して量子化されたビデオ信号を処
理するに好適なビデオメモリ回路又はそれと同様の機能
を持つ半導体メモリに関するものである。

〔発明の背景〕

標本化し量子化したビデオ信号を所定時間遅延する、あ
るいは、記憶するビデオメモリは、高画質テレビジラン
システム、高機能ビデオチーフレコータ、ティジタルテ
レビジ曹ンシステムなどの基本的構成要素として、使い
やすく汎用性に富む事が要求される。従来、このような
システムのビデオメモリには、ビット当りのコストが安
い汎用のダイナミックランダムアクセスメモリを複数個
並列に用いていた。しかし、１チツプあたりの記憶容量
が２５６にビットや１Ｍビットと大容量化してくると、
ビデオ信号処理で必要とするメモリ容量が１チツプで実
現できるようになり、従来の複数個並列に接続する方法
ではメモリ容量の利用効率が悪くなってし１５゜そこで
最近では、長兄・原による「テレビやＶＴＲのフィール
ド・メモリ用５２０　行Ｘ　７００列構成の画像専用直
列入出力型ダイナミック・メモリ」９日経エレクトロニ
クス、　１９８５年２月１１日号、　ＰＰ　２１９−２
５９に述べられているように１水平走査線に対応するデ
ータを直列に高速入出力できる専用のダイナミックメモ
リも考案されてきている。しかし、前記メモリでも、標
本化周波数を４倍の色副搬送波周波数（以下、ｆｌ（？
と略す）とするシステムや、あらかじめ定められた任意
のブロックデータを所定時間遅延したり記憶したりする
ような一般的ビデオ信号処理システムには、十分な性能
を持つものではなかった。

〔発明の目的〕

本発明の目的は、高速入出力が可能で、かつ、ビデオ信
号処理に好適なビデオメモリを提供することにある。

〔発明の概要〕

１−　ＨＰ日的か１箭寸ムかめに本発明は、（Ｋｘｌｎ
）列九行（Ｋ　、　ｍ　、　ｎは自然数）の構成を持つ
ダイナミクク形のメモリセルアレイト、直列にデータ入
力しｍビットの並列データを出力するシリアル−パラレ
ル変換回路と、前記シリアル−パラレル変換回路の扉ビ
ットの並列データを入力し上記メモリセルアレイに供給
する入力レジスタ回路と、ｍビットの並列データを入力
し直列に出力するパラレル−シリアル変換回路と、上記
メモリセルアレイから出力されるｍビットの並列データ
を入力し上記パラレル−シリアル変換回路に供給する出
力レジスタ回路と、上記入力レジスタ回路の並列データ
を上記メモリセルアレイに書き込むための書き込みアド
レスと、上記出力レジスタ回路に上記メモリセルアレイ
より並列データを読み出すための読み出しアドレスと、
上記メモリセルアレイなり７し１シシするためのりフレ
ツシェアドレスとを発生し、少くとも上記シリアルーバ
ラレ／ｌ／変換回路とパラレル−シリアル変換回路との
どちらか一方がｍビットの並列データを変換する時間Ｍ
〔秒〕でリフレッシエ要求周期がＮ〔秒〕の時に、読み
出し書き込みリフレッシ５の各動作のためのメモリセル
アレイへのアクセスサイクルをＭＮ／（２Ｎ−＋−Ｍ）
〔秒〕以下の時間で実施するための制（資）信号を発生
するリード・ライト°リフレツシエ制（資）回路と、前
記リード・ライト・リフレッシ、制御回路で発生するア
ドレスをデコードして上記メモリセルアレイに供給すル
テコーダ回路とでビデオメモリを構成する。

この構成によって、ビデオメモリへの連続的高速データ
入力と同時に、ビデオメモリからの連続的高速データ出
力とを実現する。

さらに、データ入力とデータ出力とをそれぞれ独立のク
ロックで制御できるよう、上記リード・ライト・リフレ
ッシュ制御回路は、上記メモリセルアレイへの書き込み
要求信号と上記メモリセルアレイからの読み出し要求信
号とが、上記リード・ライト・リフレッシュ制御回路内
で同時に発生した場合、読み出しアドレス発生を優先す
る制御回路を有する。同様Ｋ、リフレヴシュ要求信号が
他の書き込み要求信号や読み出し要求信号と同時に発生
した場合ても、書き込みアドレス発生や読み出しアドレ
ス発生を優先する制御回路を有する。

また、より広範な応用に対してブロック単位のデータ処
理も可能となるよう、上記リード・ライト・リフレッシ
ュ制御回路は、書き込みアドレスと読み出しアドレスと
がメモリアクセスの毎に順次増加し、かつ、任意のアド
レスを指定できる任意アドレス指定回路を有する。

〔発明の実施例〕

以下１本発明の実施例を図面と共に説明する。

第１図は本発明によるビデオメモリのブロック図である
。第１図において、１は集積回路にしたビデオメモリ、
２はデータ入力（ＤＩ）端子、５はデータ出力（ＤＯ）
端子、４はデータ出力端子５の出力状態をハイインピー
ダンス状態にするための出力イネーブル（ＯＥ）入力端
子、５はデータ入力のための入カク０ツク（ＳＩＣ）端
子、６はデータ出力のための出力クロ９り（ＳＱＣ）端
子、７はメモリクロック（ＭＣＫ）入力端子、８は入力
データの書き込みアドレスを指定するシリアル入力アド
レス（ＳＩＡ）入力端子、９はシリアル入力アドレスを
指定中である事を示す入力アドレスイネーブル（Ｉｊｌ
）入力端子、１０は出力データの読み出しアドレスを指
定するシリアル出力アドレス（ＳＯＡ）入力端子、１１
はシリアル出力アドレスを指定中である事を示す出力ア
ドレスイネーブル（ＯＡＥ）入力端子である。また、１
２はダイナミック形のメモリセルアレイ、　１５はシリ
アル−パラレル変換回路、１４は入力バッファレジスタ
回路、１５は出力バッファレジスタ回路、１６はパラレ
ル−シリアル変換回路、１７はリード・ライト・リフレ
ッシュ制御回路、１８はデコーダ回路である。

メモリセルアレイ１２は％ル行とＫｘｍ行（Ｋ。

ｍ、ｎは自然数）の構成のセルアレイ配置を持つ。ＤＩ
端子２から入力されたデータは、ＳＩＣ端子５に入力さ
れる入力クロック（８ＩＣ）によって、シリアル−パラ
レル変換回路１５でｍビット毎のパラレルデータ［９換
されては入力バッファレジスタ回路１４に格納される。

入力バグファレジスタ回路１４に格納されたパラレルデ
ータは、リード・ライト・リフレッシュ制御回路１７で
ＭＣＫ入力端子７．８１Ｃ入力端子５゜ＳａＣ人力媚子
６、ＳＩＡ入力端子８、ＩＡＥ入力端子９、ＳＯＡ入力
端子１１、さらにはＯＡＥ入力端子１０より入力される
信号によって発生される制ａ信号によって、同リード・
ライト・リフレッシュ制御回路１７より発生しデコーダ
回路１８で決定されたメモリセルアレイ１２の書き込み
アドレスのメモリセルへｍビット重付で次々に書込まれ
る。

一方、リード・ライト・リフレッシュ制御回路１７では
読み出しアドレスも発生し、デコーダ回路１７でデコー
ドしてメモリセルアレイ１２の読み出しアドレスを指定
する。メモリセルアレイ１２からは、読み出しアドレス
で指定されたｍビットのパラレルデータが読み出され、
出力バッファ回路１５に格納される。さらに、出力バッ
クァ回路１５に読み出されたパラレルデータは、パラレ
ル−シリアル変換回路１６でリード・ライト・リフレッ
シュ制御回路１７から発生される制御信号やＳＯＣ入力
端子６から入力される出力クロック（ＳＯＣ）によって
シリアルデータに変換されＤＯ端子５に出力される。Ｄ
Ｏ端子Ｓの出力は、ＯＥ入力端子４に入力する出力イネ
ーブル（ＯＥ）信号によって、データ出力状態かハイイ
ンピーダンス状態かを指定できる。

また、メモリセルアレイ１２は、少ないチップ面積で大
容量を実現するためダイナミック形の。

メモリセルを用いる。このため、記憶内容を定期的に再
書き込みするいわゆるリフレッシェ動作が必要であるが
、リフレツシユのためのり７レツシエアドレスもリード
・ライト・リフレッシェ制御回路１７が発生する。市販
のダイナミックメモリのりフレッシェ周期は、２５６に
ビットのものでａｍｙＯ間に２５６の異なるアドレスを
アクセスする仕様であり、これは、１個のメモリセルが
４ｙｎ＆以上という長い時間データの記憶可能な事を意
味している。そこで、入カバヴファレジスタ回路１４マ
たは出力バヅフ丁レジスタ回路１５とメモリセルアレイ
１２とが並列データの転送を最も高速に行なった場合で
もメモリセルのりフレツシユのためのアクセスを可能と
するために、リード・ライト・リフレッシュ制御回路１
７はメモリセルアレイ１２へのアクセスサイクル時間を
ＭＮ／（２Ｎ＋Ｍ）秒以下とする制御信号を発生するよ
う構成する必要がある。

ここで、Ｍはシリアル−パラレル変換回路１５とパラレ
ル−シリアル変換回路１６とのどちらか一方が最も高速
に扉ビットの並列データを変換するに要する時間で、Ｎ
はリフレッシ：Ｌ要求の発生周期である。上記条件につ
いてより具体的な数値を例に取って説明するため、たと
えば、ビデオメモリ１の入力クロック（ＳＩＣ）ｉ子５
と出力クロック（ＳＯＣ）端子６の最高動作周波数ｆｍ
ａｉｌを２０ＭＨｚ　、　ｍを１６．リフレヅシェ条件
を前述のよ５に４ｍｓで２５６アドレスとする。

すると、ＭとＮは次のようになる。

Ｍ＝にシ＝嘗＝８×１ｒ７　〔秒〕…………（１）Ｎ＝
＝＝１．５６２５×、０−ｓ　　Ｃ秒〕−−−−−−−
−−−−−（２＞単位時間あたりのメモリサイクルをＳ
とすると２　１２Ｎ＋Ｍ Ｓ≧ｖ十Ｎ＝−ＭＮ＝＝２５６４０００〔回〕・・印１
・・（５）１メモリサイクル時間＝１／Ｓ Ｎ ＝ＴＷ杯「中５９０ｘ１０−’ｊ秒〕、・・（４）した
がって単位時間あたりのメモリサイクルは、２．５６４
　Ｘ　ＩＱ−６回以上心要となり、言い替えると１メモ
リサイクル時間を約５９０　ｔｙ以下とすることが必要
となる。

実用的には、この条件を満足する適当な値を１メモリサ
イクル時間とし、Ｍ（秒）で２．１２５回。

２．２５回、２．５回、５回、五５回、４回などのメモ
リサイクルを実Ｍｆる。

このような構成とすることで、ビデオメモリ１の高速動
作部分は、シリアル−パラレル変換回路１５とパラレル
−シリアル変換回路１６とリード・ライト・リフレッシ
ェ制御回路１７の一部のみでよく、その他の部分は、よ
り低速動作で良く、消費電力も小さなものとなる。

以上の構成により、チップ面積が小さく、大容量でかつ
消費電力が小さな、データ入出力の同時動作可能なビデ
オ信号処理に好適なビデオメモリが実現できる。

次に、第１図におけるリード・ライト・リフレッシェ制
御回路１７のより詳細なブ。・ツク図を第２図に示す。

また、第５図と第４図に、第１図および第２図の主要な
信号波形例を示す。

第２図において、第１図と同一機能の回路ブロックには
同一記号を記しである。また、同図において、１９ばＳ
ＩＡ入力端子８より入力されるシリアルな入力アドレス
をビット毎に記憶するシリアル入力アドレスレジスタ、
　２０はＩＡＥ入力端子９で入力アドレス指定が完了し
た事を指定した後に次に指定があるまで上記シリアル入
力アドレスを格納するための入力アドレスバグファレジ
スタ、２１はＳＯＡ入力端子１１より入力されるシリア
ルな出力アドレスをビット毎に記憶するシリアル出力ア
ドレスレジスタ、２２は０ＡＥ入力端子１０で出力アド
レス指定が完了した事を指定した後に次に指定があるま
で上記シリアル出力アドレスを格納するための出力アド
レスバッファレジスタ、２５は書き込みアドレスを記憶
するライトアドレスレジスタ、２４は読み出しアドレス
を記憶するリードアドレスレジスタ、２５はリフレヴシ
ュアドレスを記憶するリフレッシュアドレスレジスタ、
２６は各アドレスレジスタを順次更新するために用いら
れるアダー。

２７はアダー２６の１方の入力に固定的に与えられる＋
１なる値を格納した＋ルジスタ、２８は順次更新のため
に一時的に次のアドレスが記憶されるテンポラリレジス
タ、２９はデコーダ回路１８に供給されるメモリセルア
レイ１２のアドレスを記憶・するアドレスレジスタ、５
０は以上の各レジスタを制御するレジスタ制御信号発生
回路である。さらに、説明の都合上、第５図に示す信号
波形（１）〜（７）、さらには、第４図に示す信号波形
（１）〜（１４）は、第１図または第２図に用いた信号
端子の記号や回路ブロックの記号をレジスタ番号として
記す。

さて、より具体的な数値を例にとって第２図の動作を説
明する。上述の文献にも述べられているが、ＮＴＳＣ方
式の標準テレビ信号を、環本化周波数４ｆｓｏで標本化
した場合、１７ノールドの構成は、横９１０ドツ）、＊
２６５ドツトで約２６４にビットとなる。また、このう
ち有効表示画面領域は、横７６０ドツト、縦２４２ドツ
ト机当分で約１８０にビットの容量である。そこで、メ
モリセルアレイ１２として２５６にビットを考えると、
完全な１フイールドを記憶できない壕でも有効表示画面
領域に相当する容量は十分あるという事となる。そこで
、本発明は、シリアルデータを１水平走査線の容量に爛
だない小さな単位（ｍビット）でブロック化し−このブ
Ｃ２ｑり単位で連続的にメモリセルアレイ１２との読み
出し書き込みを行ない、縦横構成を自由に設定できるビ
デオメモリを提供してＮＴＳＣ方式のテレビ信号のみな
らずあらゆるビデオ信号の処理に対応できるようにする
ものである。１例として、第１図の並列データ数ｍを１
６とし、Ｋを・１６Ｉｎヲ１０２４として、メモリセル
アレイ１２の容量が２５６にビットであると仮定する＠
この条件でデコーダ回路１８に供給されるアドレス信号
は１４ビツト幅となり、第２図中の各レジスタ、すなわ
ち、ライトアドレスレジスタ２５、リードアドレスレジ
スタ２４、＋ルジスタ２７、テンポラリレジスタ２日、
アドレスレジスタ２８はそれぞれ１４ビツトのレジスタ
となる。また、リフレッシュアドレスレジスタ２５につ
いては％ｍ列ＫＩＪフレッシュするメモリセルの割合だ
け少ないビット数のレジスタでよく、さらに、シリアル
入力アドレスレジスタ１９、入力アドレスバッファレジ
スタ２０％シリアル出力アドレスレジスタ２１それに出
力アドレスバッファレジスタ２２はシリアルアドレスに
付加した制御情報分だけ１４ビツトより大きなレジスタ
である。

さて、第２図について、シリアルアドレスの設定方法に
ついて第５図を用いて説明する。

ＭＣＫ入力端子７には、第５図（１）に示すような周期
のＭＣＫ信号が入力されており、４時間でＩＡＥ入力端
子に第５図（２）に示すようなローレベルの信号が入力
されると、ＭＣＫＫ同期してＳＩＡ入力端子から入力さ
れるＳＩＡ信号が１ビツトずつシリアル入力アドレスレ
ジスタ１９に格納される。８ＩＡ信号の各ビットの持つ
東味を、第３図（５）に示すが、ＷＡｏ−’ＷＡ、４に
よりて入力アドレス（ライトアドレス）を示し、入力ア
ドレス指定フラグ（ＷＦ）によってシリアル−パラレル
変換回路ｌ５Ｏ１６ビツト単位の変換タイミングを初期
化するか否かを示す。次’ｌｃ４時間でＩＡＥ信号をハ
イレベルにすると、次のＭＣＫ信号の立ち下がり、すな
わち１５時間で、第５図（６）に示すように、シリアル
入力アドレスレジスタ１９かも、入力アドレスバッファ
レジスタ２０に新しい入力アドレスが転送されろ。出力
アドレスについても同様に、第５図（４）　、　（５）
　、　（７）に示すようなタイミングで、シリアル出力
アドレスレジスタ２１にＳＯＡ入力端子１１より入力さ
れる出力アドレス（ＲＡ０〜ＲＡＩ４　’）と出力アド
レス指定フラグ（ＲＦ）を格納し、さらには。

出力アドレスバッファレジスタ２２へ転送スル。

以上のように、ＭＣＫ信号の最低１６りａツク分で、新
たなメモリセルのアドレス指定が可能である。この事は
、シリアル−Ｉくラレル変換回路１５オヨびパラレル−
シリアル変換回路１６０１回の並列データ変換時間で、
次の新たなアドレス指定が可能である事を示し、メモリ
セルアレイ１２から１６ビヴト単位のシリアルデータ、
まなは、１６ビツト単位のシリアルデータなランダムに
次々と入出力できることを示している。ただし、この場
合、ＭＣＫ信号は、ＳＩＣ信号またはＳＯＣ信号と同等
な周波数である必要がある。

並列データ数が１６ビツトである場合アドレス指定は１
４ビツトであるので、並列データ誠ｍを２倍の５２ビツ
トとした場合のアドレス指定は１５ビツト、並列データ
数ｍを４倍の６４ビツトとした場合のアドレス指定は１
２ビツトとなる。すなわち、この場合には、ＭＣＫ信号
をＳＣＩ信号波数にしても、ｍビット単位でランダムア
クセスが実現できることとなる。また同一周波数の場合
では、シリアル入力アドレスレジスタ１９とシリアル出
力アドレスレジスタ２１とを直列に接続して、ＳＩＡ入
力端子８とＳＯＡ入力端子１１とを共通化することも可
能である。さらに、並。

列データ数が１６ビツトの場合でも、１６ビツトの数倍
のブロック単位でしかアドレス指定しないような場合に
は、ＭＣＫ信号の周波数を低く設定することができる。

以上のいくつかの例で示したように、薦ビットのシリア
ルデータを単位として、その何倍かのビット数に対して
ランダムなアドレス指定が実現できる。

次に、メモリセルアレイ１２に与えられるアドレスと、
ＤＩ端子２、ＤＯ端子５に与えられるデータとの関係を
、第１図、第２図および第４図を用いて説明する。

第４図（１）に示すようなりＩ信号は、第４図（２）Ｋ
示すようなＳＩＣ信号によってシリアル−パラレル変換
回路１５に次々と記憶される。ＳＩＣが１６クロツク入
力され、シリアル−パラレル変換回路１５のレジスタが
データで満たされると、第４図（５）に示すようなタイ
ミングで入力バッファレジスタ回路１４に転送される。

次にこの入カバ１ファレジスタ回路１４に記憶された並
列データをメモリセルアレイ１２に転送することになる
が、この場合のメモリセルアレイ１２の書き込みアドレ
スを記憶しているレジスタがライトアドレスレジスタ２
５である。ライトアドレスレジスタ２５は、第４図（５
）Ｋ示すよ５に、外部より新たなアドレスの指定がない
限りＳＩＣ信号の１６クロツク単位に順次増加する。第
４図（９）のＭＣＫ信号の立ち下がりに同期して、第４
図（４）に示すように１５時間に入力アドレスバッファ
レジスタ２０に新たなアドレスＮｗの指定が行なわれた
場合には、途中まで入力していたＤＩ信号を１６クロツ
クの終わりまで入力し、その分のデータをメモリセルア
レイ１２に記憶する。さらに、入力アドレス指定フラグ
ＲＦがハイレベルで指定されると、１６クロツクを数え
るカウンタの初期設定を行なうため、尤５時間から１６
クロツク後に新たなデータの入力を開始し、さらに１６
クロヴク後の１６時間に入カバーＩ７アレジスタ回路１
４にデータ転送し、転送終了と同時に第４図（５］の太
線部（χａ−ｔｙ時間）に示すようにメモリセルアレイ
１２への転送要求がレジスタ制御信号発生回路５ｒ１゜
内で発生する。この転送要求を受け、第４図（８）で示
すように１７時間でアドレスレジスタ２９に新たなアド
レスＮｗを設定し、メモリセルアレイ繰へ書き込みを行
なう。省き込み終了後、第４図（５）　Ｋ示すようにラ
イトアドレスレジスタ２５は１だけ加算されて次の１６
ビツトデータな格納するためのアドレスに更新される。

このアドレス更新の処理順序は次のようである。すなわ
ち、メモリセルアレイ１２へのアクセスのため忙アドレ
スレジスタ２９に新しいアドレスＮｗが設定されると、
同じアドレスがアダー２６の１方の入力に供給され、も
う一方の入力の＋ルジスタ２７の内容と加算されて、第
４図（７１に示すように、八１０にの半クロック後にＮ
ｗ＋１のアドレスがテンポラリレジスタ２８に記憶され
る。さらに％ＭＣＫの半りＯ−／り畳、すなわちメモリ
セルアレイ１２へのアクセスが終了した時点でテンポラ
リレジスタ２８の内容はライトアドレスレジネタ２５に
戻されて、アドレス更新が完了する、 次に、データ読み出し糸について説明する。

データを読み出す場合にも書き込む場合とほぼ同様の動
作となる。第４図（１４）に示すようにＤＯ倍信号、第
４図（１５）に示すようなＳＯＣ信号によって、パラレ
ル−シリアル変換回路１６より。

次々に読み出されろ、ＳＯＣが１６クロツク入力されパ
ラレル−シリアル変換回路１６のレジスタのデータが全
て読み出されると、出力バッファレジスタ回路１５より
次のデータが転送される。

第４図（１０）Ｋ示すように、出力バッファレジスタ回
路１５よりパラレル−シリアル変換回路１６へのデータ
転送が行なわれると太線部で示すようメモリセルアレイ
１２からの転送要求がレジスタ制御信号発生回路５０内
で発生し、メモリセルアレイ１２からデータを読み出し
た時点で新しいデータが出力バッファレジスタ回路１５
に設定される。

今、第４図Ｃ１１）に示すように、１５時間で出方アド
レスバッファレジスタ２２に新たなアドレスＮＲと出力
アドレス指定フラグＲＦ、、１の指定が行なわれたとす
る。すると、第４図（１ｏ）に示すようにメモリセルア
レイ１２への転送要求がレジスタ制御信号発生回路５０
内で発生し、ＭＣＫ信号の次の立ち上がりＫは新たなア
ドレスＮＲがリードアドレスレジスタ２４に設定され、
同時に第４図（８）に示すようにアドレスレジスタ２９
も新たなアドレスＮＲとなってメモリセルアレイ１２か
ら出力バッファレジスタ回路１５へのデータ転送が行な
われる。アドレスレジスタ２９のこうした動作は、ＭＣ
Ｋ信号で制御されるハーフラッチを用いることによって
実現できる。リードアドレスレジスタ２４についても、
ライトアドレスレジスタ２５同様メモリセルアレイ１２
へのアクセスが終了した時点でアドレス更新が行なわれ
る。このようにして、読み出されたデータは、新たなア
ドレスＮＲが指定されてから１６クロツク後にＤＯ′ｊ
＃Ａ子に出力される。第４図（１）と（１４）に示すよ
うに、１５時間で読み出し系と書き込み系に同時に新た
なアドレスを指定ｌ−た場合、それぞれのりａツク、Ｓ
ＩＣ信号、ＳａＣ信号の１６クロツク後に新たなデータ
の入出力が実現できる。

第４図（１１）には、出力アドレス指定フラグＲＦ＝Ｏ
として新たなアドレスＭＲを指定した場合も示している
。この場合には、Ｄｏ傷信号１６ビツトずつの出力を乱
すことなく新たなアドレスＭＲのデータが読み出され、
アドレス指定後１６クロツクから３２りσツク後ＫＤＯ
端子に出力される。

次に、リフレｌシェ動作について説明する。

リフレ・・シェについても書き込み動作、読み出し動作
同様、リフレッシュアドレスを記憶するリフレッシュア
ドレスレジスタ２５を備えている。

また第４図（６）Ｋ示すよ５に、ＭＣＫ信号の８クロツ
ク毎にレジスタ制御信号発生回路内でリフレッシエ要求
が発生する。読み出し動作、書き込み動作、リフレｌシ
ェ動作の優先順位は、読み出し動作が最も高くリフレッ
シエ動作を最も低（する。これＫより、リフレッシー動
作は、読み出し動作と書き込み動作の空き時間に実行さ
れることとなる。第４図の例では、１６クロツクの間に
ＭＣＫが４サイクル実行され、リフレッシュはＭＣＫの
８サイクルに１回行なわれた例を示している。リフレッ
シュアドレスレジスタ２５もライトアドレスレジスタ２
５、リードアドレスレジスタ２４同様リフレツシユ動作
後アドレス更新を行なう。

以上、第１図〜第４図を用いてビデオメモリ１の動作お
よびアドレス入力とデータ入力との関係を示したように
、ダイナミック形のメモリセルを用いているにもかかわ
らず、連続的高速データ入力と同時Ｋ、連続的高速デー
タ出力とを実現し、かつ、ブロック単位に任意のアドレ
ス指定も可能なビデオメモリを実現できる。

次に、各レジスタを制御する制御信号を発生するレジス
タ制（２）信号発生回路ＳＯについて、第５図〜第８図
を用いてより詳細に説明する。

第５図は、第２図の読み出し系回路のより詳細な回路の
１例を示す図、第６図は第５図の回路の主要な部分の信
号波形を示す図、−第７図は第２図の書き込み系回路の
より詳細な回路の１例を示す図、第８図は第７図と第５
図の主要な部分の信号波形を示す図である。第５図およ
び第７図は詳細な回路図で示しであるが、細かなゲート
レベルでの説明は行なわず、概略動作について説明する
こととする。また、＄５図、および第７図において、第
２図と同一機能の回路ブロックには同一記号を記しであ
る６また、説明の都合上、第６図およびＷ、８図の信号
波形には、第５図、第７図に用いた信号端子の記号や回
路ブロックの番号を記す。

まず、第５図の読み出し糸回１８について説明する。

第５図において、５１は出力クロックＳＯＣを１６カウ
ントずつ計数するためのカウンタ、５２は出力アドレス
バッファレジスタ２２内の几Ｆビットを記憶するＤ形双
安定マルチバイブレータ（以下Ｉ）ＦＦと略す）、５５
はＲＦ＝１の条件を８００信号に同期して記憶するＤＦ
Ｆ、５４，５７．５８４３は信号の立ち上がりを検出し
て短いパルス信号を出力するエツジ検出回路、５５　、
５６　、４４はＡＮＤ、５９　＃　ＩＩＯはＲｊＳ形双
安定イルチバイブレータ（以下Ｒ８ＦＦと略す）を形成
するＮＯＲ。

４１はリードアドレスレジスタ２４のラッチ信号を作る
ためのＮＯＲ，４２はＭＣＫに同期してメモリセルアレ
イ１２の読み出し状態を示す信号を発生するＤＦＦであ
る。

第６図（１）にＭＣＫ信号、（２）にｓｏｅ信号を示す
が、第４図の場合と同様ＭＣＫ信号はＳＯＣ信号の１／
４の周波数であり、たとえば、ＮＴＳＣ方式の標準テレ
ビ信号を４ｆｓｏで標本化した信号を扱っている場合、
ＳＯＣ信号が１４．５　ＭＨｚ、ＭＣＫが＆５８ＭＨｚ
である。第６図（５）に示すようにＯＡＲ信号が入力さ
れると、ＡＮＤ５５により【第６図（４）に示すような
信号が作られ、第６図（５）に示すＳＯＡ信号を順次シ
リアル出力アドレスレジスタ２１に記憶する。また、第
６図（６）に示すようにＭＣＫ信号の１クロック分の長
さでＯＡＥ信号の入力終了を示す信号をＡＮＤ５６が発
生する。この信号の立ち上がりエツジにより。

シリアル出力アドレスレジスタ２１に記憶された読み出
しアドレスＮＲ（ＲＡＧ　＝　ＲＡ１４　）と出力アド
レス指定フラグは、第６図（７）のように出力アドレス
バッファレジスタ２２に記憶される。ＤＦＦ５２はｌ（
、Ｆを記憶するレジスタでＲＦ＝ｔの時には、Ｑ出力に
ローレベルが出力される。このＱ出力は１６進カウンタ
５１のロード入力端子をローレベルにするため、次にＳ
ＯＣ信号の立ち上がり信号が入力された時点で、第６図
（８）に示すように初期設定される。この時、同じＤＦ
’Ｆ５２のＱ出力はＤＦＦ５５のＤ入力にも接続されて
いるため、１６進カウンタ５５を初期設定した応答とし
−（ＤＦＦ５５のＱ出力をローレベルカラハイレベルに
変化させる。このＤＦＦ５５のＱ出力をエツジ検出回路
５４へ人力し、エツジ検出出力をＤＦＦ５２のクリア（
ＣＲ，）入力へ入力してＤＦＦ５２をクリア、すなわち
通常状態へもどす。さらに、。

エツジ検出回路５４の出力は、読み出しのため転送要求
を発生するＲ８ＦＦのＮ　ＯＲ４０の入力へ接続されて
おり、セット状態、すなわちＮ０Ｒ５９の出力をハイレ
ベルに変化させる。Ｎ０Ｒａ。

の他の入力へは、１６進カウンタ３１のキャリー出力を
エツジ検出回路５７でエツジ検出して入力されており、
Ｎ０Ｒ５９は第６図（９）Ｋ示すように、１６進カウン
タ４０のキャリー出力が出た場合と、ＤＦＦ５２のＱ出
力がローレベルになった（ｌ（、Ｆ＝１）場合にハイレ
ベルに変化スる。Ｎ０Ｒ５９はＤＦＦ４２のＤ入力に接
続され、Ｑ出力は第６図〔１０）に示すよ５１ＣＭＣＫ
信号の立ち上がりでメモリセルアレイ１２への転送タイ
ミング信号を発生する。ＤＦＦ４２のＱ出力はエツジ検
出回路５８でエツジ検出されＮ０Ｒ５９，４０で形成す
る凡ＳＦＦをもとのリセット状態に戻す。ＤＦＦ４２の
Ｑ出力はＮ０Ｒ４１を経てリードアドレスレジスタ２４
へ供給されているため１次のＭＣＫ信号の立ち上がりに
は第６図（１１）のようＫＮＲ＋１のアドレスに変化す
る。また、テンポラリレジスタ２８は、この時第６図（
１２）のよ５ＫＭＣＫ信号の立ち下がりエツジで次のア
ドレスを記憶している。またＮ０Ｒ１４１にはエツジ検
出回路４５とＡＮＤ５６のそれぞれの出力がＡＮＤａａ
にてＡＮＤされた結果が入力されており、出力アドレス
バッファレジスタ２２に新しいアドレスが格納されると
、次のＭＣＫ信号の立ち上がりではリードアドレスレジ
スタ２４にもこの新しいアドレスが格納されることとな
る。

このようにして、ｓｏｅ信号の１６クロツク毎か、新し
いアドレスが設定された時、ＤＦＦ４２ＫＭＣＫ信号の
１サイクル分のメモリセルアレイ１２の運送タイミング
信号を発生し、ＭＣＫ信号のローレベルの期間でメモリ
セルから記憶テークを読み出して出力バッファレジスタ
１５１Ｃ転送する。なお、第５図において、各レジスタ
２１゜２２　、２４　、２８はＤＦＦ　１個〜２個しか
図示していないが、それぞれ１５　、１５　、１４　、
１４個分のＤＦＦから構成されていることは自明であろ
う。

次に、第７図の書き込み系回路について説明する。第７
図において、４５　、４６は入力り口・ＩりＳＩＣを１
６カウントずつ計数するカウンタ、４７はＷＦビットを
記憶するＤＦＦ、４８　、４９はＲ８ＦＦを形成するＮ
０Ｒ１５０はＭＣＫに同期してメモリセルアレイ１２の
書き込み状態を記憶するＤＦＦ、５１は書き込み状態が
第５図で示した読み出し状態と同時釦起こった時１１１
１’き込み状態を遅らせるためのＡＮＤである。第７図
の書き込み系回路は、第５図に示した読み出し系回路と
ほぼ同様の回路構成であるが、１６進カウンタ４５　、
４６が２個となって、ＷＦ＝１の時書き込みカウンタ４
５の初期化を１６クロツク分遅らせている点と、ＡＮＤ
５１によって書き込み状態と読み出し状態との競合を避
けるようにしている点が異なっている。以下、この２点
を主に第８図を参照して第７図を説明する。

第８図（１）にＭＣＫ信号、（２）にＳＩＣ信号を示す
が、第６図の場合と同様、ＭＣ，に信号はＳＩＣ信号の
＋／４の周波数である。第８図（５）に示すＩＡＥ信号
が入力されると、第６図（４）に示すＳＩＡ信号を順次
シリアル入力アドレスレジスタ１９に記憶する。はぼ同
じタイミングで第８図（５）に示−ｊＯＡＥ信号および
ＳＯＡ信号が入力されると、ＳＩＡ信号のＷＦ＝１．Ｓ
ＯＡ信号のＲＦ＝１の条件ではｉ７時間にＤＦＦａ７が
ＤＦＦ５２と同様にＱ出力にローレベルがセットされ、
その結果第８図（１５）に示すように１６進カウンタ４
６を１６進カウンタ５１と同様２．時間に初期設定され
る。さらに、１６進カウンタ４６のキャリー出力が１６
進カウンタ４５のロード入力に接続されているため、第
８図（１０）に示すようにＳＩＣ信号の１６クロツク分
遅れてχ！時間に１６進カウンタ４５が初期設定される
。ＮＯ几４８　、４９によって構成されるＲ８ＦＦのセ
ット入力には、１６進カウンタ４５のキャリー出力がエ
ツジ検出回路を経て入力されているため、Ｎ０Ｒ４９の
出力信号は、第８図（１１）に示すように１６進カウン
タ４５のキャリー出力によってハイレベルとなる。この
Ｎ　ＯＲ４９（７）出力はＤＦＦ５０でＭＣＫ信号に同
期してラッチされＡＮＤ５１の入力に接続されろ。も５
一方の入力には第５図ＤＦＦ４２のＱ出力が接続される
ため、ＡＮＤ５１の出力には読み出し状態でない場合に
のみ出力信号が第８図（１２）に示すように出力される
。第８図（７）　、　（ａ）　、　（９）に読み出し系
の信号もそれぞれ示すが、第８図（８）と（１１）に示
すように読み出し系のメモリ転送要求（Ｎ　ＯＲ５９，
’１と書き込み系のメモリ転送要求（ＮＯＲ４ｓ＋）が
同時に発生しても、第８図（９）のように読み出し状態
になった後、第８図（１２）のように書き込み。

状態となる。また、第８図（７）と（１０）に示すよう
に、読み出し用１６進カウンタ５１と書き込み用１６進
カウンタ４５とが同期して動作している状態で、同時に
ＲＦ＝１．ＷＦ＝ｔで初期設定を行なうと１６り０９り
の間は異なるカウント値を示した後再度同期して動作す
る。

次にリフレヴシェ系回路については１ＭＣＫ信号を８ク
ロヅクなど適当な数だけ計数してり７レツシ工要求信号
を作成し、・これによってＲ８ＦＦをセットし、読み出
し状態でも書き込み状態でもない状態でリフレッシュ状
態とすることとなる。この構成が第７図のＤＦＦ５０．
Ｎ０Ｒ４ｓ　、　４９およびＡＮＤｓｔと同様の構成に
なることは以上の説明から明らかであろう。−以上が、
レジスタ制例信号発生回ｗ４５０の構成についての概略
動作説明である。次Ｋ、シリアルパラレル変換回路１Ｓ
からメモリセルアレイ１２を経てパラレルシリアル変換
回路１６へ至るデータ記憶部分の詳細な回路構成の１例
を第９図に示す。

第９図において、１５αおよび１６αはそれぞれシリア
ル−バラｌ／／ｌ／変換回銘１５およびパラレル−シリ
アル変換回路１６０１ビツト分のレジスタであり、１５
ｈおよび１６ｈも同様であるが図では半ビット分を示し
ている６また。１４ａは入カバヅファレジスタ回路１４
０１ビット分のレジスタであり、１５αは出力バッファ
レジスタ回路１５の１ビット分のレジスタである。さら
に、１２αはメモリセルアレイ１２の総容量の１７ｍビ
ット分のメモリセルを示している。５２＾５５はデータ
の転送パルスが入力される端子であり、５６はメモリセ
ル１２のルビット分のセンスアンプであり、５７はその
センスアンプの詳細な回路構成である。

また、５８は書き込みおよび読み出し時にセンスアンプ
に接続される１対のビット線を電気的に短絡するための
信号入力端子である。また、６０６１は複合ビット線で
あり、メモリセル１２αの１・・・ルおよび１，２・・
・Ｋはデコーダ回ｊ１３１９から供給されるデコーダ信
号入力端子である。

さて、データ入力（ＤＩ）信号は入力クロック（８ＩＣ
）信号によってレジスタ１５αや１５ｂに続々と記憶さ
れ、ｍビット分記憶されると端子５２に供給された書き
込みカウンタ４５のキャリー出力信号が入力バッファレ
ジスタ１４αに入力されたデータを転送する。その後、
＊き込み状態、すなわち、第７図ＡＮＤ５１がハイレベ
ルでかつＭＣＫがローレベルの時、端子５Ｓに転送パル
スが供給され、複合ビーｌト線６０．６１に１対のビッ
ト信号（例えば５■とｏＶ）を供給する。

この時、メモリセル１２αには、−例としてデコーダ回
路１Ｂがル端子とに端子がアクティブ状態にしていると
すると、センスアンプ５６の論理を複合ビット線６０　
、６１と同−輪理に設定し、ワード線Ｎに接続されるメ
モリセルに同−輪理が記憶される。この時、メモリセル
１２αのワード肢Ｎに接続されるメモリセルは他のセン
スアンプによって再書き込みされることとなりリフレッ
シエ動作が行なわれる。

次に、データ出力（Ｄｏ）信号は出力クロック（ＳＯＣ
）信号によってレジスタ１６αやレジスタ１６ｂから次
々と読み出されてｍビット分読み出されると、端子５５
に供給された読み出しカウンタ５１のキャリー出力信号
が、出力バッファレジスタ１５αに出力されていたデー
タを転送する。その後、読み出し状態、すなわち、第５
図ＤＦＦ４２のＱ出力がハイレベルでかつＭＣＫがロー
レベルの時、端子５４に転送パルスが供給され、複合ビ
ット線６０，６１に出力されるメモリセルの内容を出力
バッファレジスタ１５．に転送する。メモリセル１２α
には一例としてデコード回路１８よりｎ端子とに端子が
アクティブ状態とされていると、ワード９Ｎに接続され
るメモリセルの論理をセンスアンプ５６に読み出して複
合ビット線６０　、６１に供給する。この時、ワード線
Ｎに接続されるメモリセルは同様にリフレッシュされる
。センスアンプ５６は読み出し書き込みの前に端子５８
から入力されるパルスによって短絡され、メモリセルや
複合ビット線と接続される時に電気的７０−ティング状
態圧して微小な電位着も増幅できるようＫする。メモリ
セル１２αのｍ倍の容量がメモリセルアレイ１２の総容
量となる事は上述したが、入力バッファレジスタ回路１
４や出力バッファレジスタ回路１５のバッファ容量が、
メモリセルアレイ１２０列数の１／にと小さな容ｉ（ｍ
ビット）でも高速にデータの連続入出力を可能とするこ
とができるのは以上述べたとおりである。なお、シリア
ル−パラレル変換回路１５およびパラレルシリアル変換
回路１６をシフトレジスタ構成で実現したが、データ出
力について％開昭６［１−１１５０８０号に示されるよ
うなセレクタタイプで構成しても良い。

次に、このようなビデオメモリを応用したシステムの一
例について述べる。第１０図は１画面上に複数画面の表
示を行なう装置のプロ・Ｉり図を示す。また第１１図は
第１０図の主要部分の信号波形図を示す。

第１０図は、上述したビデオメモリ１を用いることによ
りそれ自身で速度変換を行ない１表示画面上に複数個の
表示画面を同時に表示できる装置である。同図において
チェーナ６２で受信したテレビジ冒ン信号は中間周波・
検波回路６５によってビデオ信号として再生される。こ
のビデオ信号は、第１１図（１）に示すように信号路６
４によって、同期再生回路６５やＡ／Ｄ変換回路６６に
供給される。同期再生回路６５で再生された色副搬送波
信号や水平垂直同期信号はメモリコントローラ６６に供
給され、ビデオメモリ１を制御する信号やチェーナ６２
の選局を制御する信号を出力する。この時、メモリコン
トローラ６６は、色副搬送波数の複数倍の周波数より、
読み出し系の水平垂直同期信号を安定した位相で発生し
、偏向回路６７Ｖｃ供給する。表示装置６８は従来のラ
スター走査形ＣＲＴ形式のものが用いられ、偏向回路６
７の偏向信号出力釦よって表示を行なう。またＡ／Ｄ変
換回路６６でディジタル化されたビデオ信号は、メモリ
コントローラ６６より供給される第１１図（２）Ｋ示す
ような入力クロック（ＳＩＣ）信号と、第１１図（５）
に示すような１水平走査線毎に記憶すべきアドレス指定
のためのＩＡＥ［号とによって、ビデオメモリ１に記憶
される。第１１図（２）に示すように、ＳＩＣ信号は’
１５ｆｓｏ　ｙ）信号であり、４ｆｓｏで標本化された
ビデオ信号の５個に１個の割でビデオメモリに記憶する
こととなる。また垂直方向には５ラインに１ラインの割
合で記憶し％１画面分の記憶領域の約２に現在受信中の
画面を記録する。記憶にあたっては、記憶する画面が完
結するように、記憶側のビデオ信号の垂直同期信号に同
期して記憶を開始し、１フイールド記憶であると次の垂
直同期信号まで、１フレーム記憶であるとそのまた次の
垂直同期信号まで記憶するようにメそりコントローラを
構成する。記憶されたビデオ信号は、メモリコントロー
ラ６６からビデオメモリ１に供給される第１１図（５）
に示すような出力クロック（ＳＯＣ）信号によって、ビ
デオメモリ１より読み出されＰ／Ａ変換回路６９に供給
される。

Ｄ／Ａ変換回路６９より出力される第１１図（４）Ｋ示
すような複数画面の走査線の信号が同一走査線に出力さ
れた信号は、ビデオ信号増幅回路７ｏを経て表示装置６
８に供給され、表示装置に図示する９画面の表示を行な
う。出力クロック（ｓｏｅ）信号に対する読み出しアド
レスの初期設定は、読み出し系の垂直同期信号に同期し
て１フイールド又は１フレームに１回、既に説明したＯ
ＡＥ信号等を用いて行なえばよい。第１０図のような装
置に使用するビデオメモリ１の構成は、Ｄ工端子２およ
びＤＯ端子５がそれぞれ４端子で構成され、シリアル−
パラレル変換回路１５およびパラレル−シリアル変換回
路１６が４系統すなわち前述の例では１６ビツト×４で
ある。また、入力バッファレジスタ回路１４と出力バッ
ファレジスタ回路１５はそれぞれ６４ビツトレジスタで
あり、メモリセルアレイ１２の容ｔは、フィールド画面
処テの場合で約１Ｍビット（Ｋ＝ｓ４．ｍ＝６４、ｒＬ
＝２５６’）、フレーム画面処理の場合で約２Ｍビット
（Ｋ：６４．　ｍ＝：６４．　ｎ　：　５１２　）であ
る。このような＃！成も本発明に含まれるのは言うまで
もない。

以上、第１０図および第１１図を用いて説明したように
、本発明の構成はビデオ信号処理にきわめて好適である
。

〔発明の効果〕

以上述べたように１本発明によれば、ビデオ信号処理に
好適な、高速入出力が可能でかつブロックデータを所定
時間遅延したり記憶したりするビデオメモリを提供でき
る。

【図面の簡単な説明】

第１図は本発明の１実施例を示すビデオメモリのブロッ
ク図、第２図は第１図；（おける主要ブロックのより詳
絽なブロック図、第５図と第４図は第１図および第２図
の主要な信号波形例を示す図、第５図と第７図は第２図
の部分ブロックの詳細な回路図、第６図と第８図は第５
図と第７図の主要な部分の信号波形例を示す図、第９図
は本発明のビデオメモリのデータ記憶部分の詳細な回路
構成の１例を示す図、第１０図は本発明のビデオメモリ
の応用の１例を示す図、第１１図は第１０図の主要な部
分の信号波形図である。 符号の説明 １・・・ビデオメモリ、２・・・データ入力端子、５・
・・データ出力端子、１２・・・メモリセルアレイ、１
５゜・・・シリアル−パラレル変換回路、１４・・・入
力バッファレジスタ回路、１５・・・出力バッファレジ
スタ回路、１６・・・パラレル−シリアル変換回路、１
７・・・リード・ライト・リフレッシェ制御回路、１８
・・・デコーダ回Ｗ８．２５・・・ライトアドレスレジ
スタ、２４・・・ＩＪ−）”アドレスレジスタ、２５・
・・リフレッシュアドレスレジスタ、５０・・・レジス
タ制御信号発生回路。

Claims (1)

1. 【特許請求の範囲】 １、（Ｋ×ｍ）列ｎ行（Ｋ、ｍ、ｎは自然数）構成のダ
   イナミック形のメモリセルを持つメモリセルアレイと、
   直列にデータ入力しｍビットの並列データを出力するシ
   リアル−パラレル変換回路と、前記シリアル−パラタル
   変換回路のｍビットの並列データを入力し上記メモリセ
   ルアレイに出力する入力レジスタ回路と、ｍビットの並
   列データを入力し直列にデータ出力するパラレル−シリ
   アル変換回路と、上記メモリセルアレイから出力される
   ｍビットの並列データを入力し上記パラレル−シリアル
   変換回路に出力する出力レジスタ回路と、上記入力レジ
   スタ回路の並列データを上記メモリセルアレイに書き込
   むための書き込みアドレスと、上記出力レジスタ回路に
   上記メモリセルより並列データを読み出すための読み出
   しアドレスと、上記メモリセルアレイをリフフレッシュ
   するためのリフレッシュアドレスとを発生し、少くとも
   上記シリアル−パラレル変換回路と上記パラレル−シリ
   アル変換回路とのどちらか一方がｍビットの並列データ
   を変換する最小周期がＭ〔秒〕でリフレッシュ要求周期
   がＮ〔秒〕の時、上記メモリセルアレイへのアクセスサ
   イクルをＭＮ／（２Ｎ＋Ｍ）〔秒〕以下の時間で実施す
   るための制御信号を発生するリード・ライト・リフレッ
   シュ制御回路と、前記リード・ライト・リフレッシュ制
   御回路で発生する上記３種類のアドレスをデコードして
   上記メモリセルアレイに供給するデコード回路とを備え
   た事を特徴とするビデオメモリ。 ２、特許請求の範囲第１項に記載のビデオメモリにおい
   て、前記リード・ライト・リフレッシュ制御回路は、上
   記メモリセルアレイへの書き込み要求信号と上記メモリ
   セルアレイからの読み出し要求信号とが同時に発生した
   場合、読み出しアドレスに対するアクセスサイクルを先
   に実行し、書き込みアドレスに対するアクセスサイクル
   を次に実施する制御回路である事を特徴とするビデオメ
   モリ。 ３、特許請求の範囲第２項記載のビデオメモリにおいて
   、前記リード・ライト・リフレッシュ制御回路は、上記
   リフレッシュアドレスに対する上記メモリセルアレイへ
   のアクセスサイクルよりも、上記他の２種類のアドレス
   に対するアクセスサイクルを優先して実施する制御回路
   である事を特徴とするビデオメモリ。 ４、特許請求の範囲第１項記載のビデオメモリにおいて
   、前記リード・ライト・リフレッシュ制御回路は、上記
   ｍビット単位で上記書き込みアドレスと読み出しアドレ
   スとに任意のアドレスを指定できる制御回路であり、か
   つ、前記指定したアドレスへの直列のデータ入力および
   データ出力が少くともｍビット後に行なわれるよう制御
   する制御回路であることを特徴とするビデオメモリ。