JP3154507B2

JP3154507B2 - 半導体記憶装置

Info

Publication number: JP3154507B2
Application number: JP10554391A
Authority: JP
Inventors: 靖永島; 毅梶本; 秋山　　登
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-05-10
Filing date: 1991-05-10
Publication date: 2001-04-09
Anticipated expiration: 2016-04-09
Also published as: JPH04335293A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、連続する複数のアドレスに対して記憶デー
タをシリアルにかつ高速に入出力するシリアルアクセス
メモリ等に利用して特に有効な技術に関するものであ
る。

【０００２】

【従来の技術】例えばカラム方向に連続する複数のアド
レスに対して記憶データをシリアルにかつ高速に入力又
は出力するシリアルアクセスメモリがあり、また例えば
ニブルモードとして同様な機能を備えるダイナミック型
ＲＡＭがある。

【０００３】シリアルアクセスメモリ（マルチポートメ
モリ）については、例えば、１９８９年１２月発行の
『東芝レビュー』第４４巻、第１２号、第９６１頁〜第
９６４頁に記載されている。また、ニブルモードを備え
るダイナミック型ＲＡＭについては、例えば、特願平１
−６５８３８号に記載されている。

【０００４】

【発明が解決しようとする課題】上記に記載されるよう
な従来のシリアルアクセスメモリでは、読み出しデータ
をワード線単位で保持するデータレジスタが設けられ、
ロウ方向のアドレス選択動作はワード線を単位として行
われるが、記憶データの各ビットに対応したカラム方向
のアドレス選択動作は、シリアルクロック信号の各サイ
クルごとに行われる。このため、シリアルアクセスメモ
リとしてのサイクルタイムは、Ｙデコーダ等を含むカラ
ム系選択回路の動作時間によって制約を受け、これによ
ってシリアルアクセスメモリを含む画像システム等のビ
ットレートが制限される。

【０００５】これに対処するため、例えば上記に記載さ
れるようなダイナミック型ＲＡＭのニブルモードでは、
実質的にカラム方向に分割されてなる複数のメモリアレ
イを設け、これらのメモリアレイから同時に複数のアド
レスを選択して、カラムアドレスの切り換えをともなう
ことなく、カラム方向に連続する複数のアドレスに対し
て記憶データを高速に入力又は出力する方法が採られ
る。このとき、例えば書き込みモードにおいてシリアル
に入力される複数ビットの記憶データは、一旦ダイナミ
ック型ＲＡＭの書き込み回路に設けられたデータバッフ
ァに取り込まれた後、同時に選択状態とされる複数のア
ドレスに一斉に書き込まれる。

【０００６】ところが、本願発明者等は、この発明に先
立って、上記のようなダイナミック型ＲＡＭのアレイ分
割方式をシリアルアクセスメモリに応用しようとして、
次のような問題点に直面した。すなわち、シリアルアク
セスメモリでは、同時に選択状態とされる複数のアドレ
スに対する記憶データの入力又は出力動作を任意のビッ
トアドレスから開始できることが必須条件とされる。こ
のため、例えば最初の書き込みサイクルにおいて途中の
ビットアドレスから書き込み動作が開始されたり、最終
の書き込みサイクルにおいて途中のビットアドレスで書
き込み動作が停止されるような場合には、書き込みが実
施されないアドレスの保持データを予めデータバッファ
に読み出しておくことが必要となる。その結果、シリア
ルアクセスメモリの書き込み動作を思うように高速化す
ることができず、またその書き込み制御が煩雑なものと
なった。

【０００７】この発明の目的は、シリアルアクセスメモ
リ等の書き込み回路に設けられるデータバッファの効果
的な制御管理方式を提供することにある。この発明の他
の目的は、その書き込み制御を煩雑化させることなく、
シリアルアクセスメモリ等の書き込み動作の高速化を図
ることにある。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、シリアルアクセスメモリ等の
メモリアレイを実質的にｋ個に分割し、これらのメモリ
アレイから同時にｋ個のアドレスを選択状態とするとと
もに、これらのアドレスに対応して、データ入力端子か
ら入力バッファを介してシリアルに入力される入力デー
タならびに書き込み制御用のフラグビットをビットアド
レスに従って順次取り込み保持する第１のデータバッフ
ァと、第１のデータバッファによって保持される入力デ
ータ及びフラグビットをシリアルクロック信号のｋサイ
クルおきにかつパラレルに取り込み保持する第２のデー
タバッファと、シリアルクロック信号のｋサイクルおき
に動作状態とされ対応する入力データの書き込み動作を
対応するフラグビットに従って選択的に実行するライト
アンプとを設ける。

【０００９】

【作用】上記手段によれば、例えば最初の書き込みサイ
クルにおいて途中のビットアドレスから書き込み動作が
開始され、また最終の書き込みサイクルにおいて途中の
ビットアドレスで書き込み動作が停止されるような場合
でも、ライトアンプによる書き込み動作をフラグビット
に従ってビットごとに選択的に実行することができる。
これにより、その書き込み制御を煩雑化させることな
く、シリアルアクセスメモリ等の書き込み動作を高速化
できる。

【００１０】

【実施例】図１には、この発明が適用されたシリアルア
クセスメモリＳＡＭの一実施例のブロック図が示されて
いる。また、図２には、図１のシリアルアクセスメモリ
に含まれるシリアル入出力回路ＳＩＯＣの一実施例の部
分的なブロック図が示されている。さらに、図３及び図
４ならびに図５には、図１のシリアルアクセスメモリの
書き込みモードの先頭サイクル及び第ｎサイクルならび
に最終サイクルにおける一実施例のタイミング図がそれ
ぞれ示されている。これらの図をもとに、この実施例の
シリアルアクセスメモリの構成と動作の概要ならびにそ
の特徴について説明する。なお、図１及び図２の各ブロ
ックを構成する回路素子は、従来のＣＭＯＳ（相補型Ｍ
ＯＳＦＥＴ）集積回路の製造技術により、単結晶シリコ
ンのような１個の半導体基板上に形成される。

【００１１】図１において、この実施例のシリアルアク
セスメモリＳＡＭは、そのアドレス空間がカラム方向に
分割されてなるｋ個つまり４個のメモリアレイＡＲＹ０
〜ＡＲＹ３と、これらのメモリアレイに対応して設けら
れる同数のセンスアンプＳＡ０〜ＳＡ３，データレジス
タＤＲ０〜ＤＲ３，データセレクタＤＳ０〜ＤＳ３なら
びにＹデコーダＹＤ０〜ＹＤ３とを備える。

【００１２】このうち、メモリアレイＡＲＹ０〜ＡＲＹ
３のそれぞれは、特に制限されないが、同図の垂直方向
に平行して配置される１０２４本のワード線と水平方向
に平行して配置される１０２４組の相補ビット線とを含
み、さらにこれらのワード線及び相補ビット線の交点に
格子状に配置される１０２４×１０２４個のダイナミッ
ク型メモリセルを含む。これにより、メモリアレイＡＲ
Ｙ０〜ＡＲＹ３のそれぞれは、いわゆる１メガビットの
記憶容量を有するものとされ、シリアルアクセスメモリ
はいわゆる４メガビットの記憶容量を有するものとされ
る。シリアルアクセスメモリのアドレスは、外部端子Ａ
０〜Ａ２１を介して供給される２２ビットのアドレス信
号Ａ０〜Ａ２１に従って択一的に指定される。

【００１３】メモリアレイＡＲＹ０〜ＡＲＹ３を構成す
るワード線は、ＸデコーダＸＤに結合され、択一的に選
択状態とされる。ＸデコーダＸＤには、アドレスバッフ
ァＡＢから１０ビットのロウアドレス信号ａ１２〜ａ２
１が供給される。ＸデコーダＸＤは、図示されない内部
制御信号に従って選択的に動作状態とされる。この動作
状態において、ＸデコーダＸＤは、ロウアドレス信号ａ
１２〜ａ２１をデコードし、メモリアレイＡＲＹ０〜Ａ
ＲＹ３の対応するワード線を択一的にハイレベルの選択
状態とする。

【００１４】次に、メモリアレイＡＲＹ０〜ＡＲＹ３を
構成する相補ビット線は、その一方において、センスア
ンプＳＡ０〜ＳＡ３の対応する単位増幅回路に結合さ
れ、その他方において、データレジスタＤＲ０〜ＤＲ３
の対応する単位回路に結合される。ここで、センスアン
プＳＡ０〜ＳＡ３のそれぞれは、メモリアレイＡＲＹ０
〜ＡＲＹ３の各相補ビット線に対応して設けられる１０
２４個の単位増幅回路を備える。これらの単位増幅回路
は、図示されない内部制御信号に従って選択的にかつ一
斉に動作状態とされる。この動作状態において、各単位
増幅回路は、メモリアレイＡＲＹ０〜ＡＲＹ３の選択さ
れたワード線に結合される１０２４個のメモリセルから
対応する相補ビット線を介して出力される微小読み出し
信号を増幅し、ハイレベル又はロウレベルの２値読み出
し信号とする。

【００１５】一方、データレジスタＤＲ０〜ＤＲ３のそ
れぞれは、メモリアレイＡＲＹ０〜ＡＲＹ３の各相補ビ
ット線に対応して設けられる１０２４個の単位回路をそ
れぞれ備える。データレジスタＤＲ０〜ＤＲ３の各単位
回路は、一対のＣＭＯＳインバータが交差接続されてな
るラッチ回路と、これらのラッチ回路の相補入出力ノー
ドとメモリアレイＡＲＹ０〜ＡＲＹ３の対応する相補ビ
ット線との間に設けられるデータ転送用スイッチＭＯＳ
ＦＥＴ（金属酸化物半導体型電界効果トランジスタ。こ
の明細書ではＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）とをそれぞれ含む。このう
ち、データ転送用スイッチＭＯＳＦＥＴは、図示されな
い内部制御信号に従って選択的にかつ一斉にオン状態と
なり、メモリアレイＡＲＹ０〜ＡＲＹ３の対応する相補
ビット線に確立された２値読み出し信号を対応するラッ
チ回路に転送する。

【００１６】データセレクタＤＳ０〜ＤＳ３は、メモリ
アレイＡＲＹ０〜ＡＲＹ３の各相補ビット線に対応して
設けられる１０２４対のデータ入出力用スイッチＭＯＳ
ＦＥＴを含む。これらのデータ入出力用スイッチＭＯＳ
ＦＥＴの一方は、データレジスタＤＲ０〜ＤＲ３の対応
するラッチ回路の相補入出力ノードに結合され、その他
方は、相補共通データ線ＣＤ０＊〜ＣＤ３＊（ここで、
例えば非反転共通データ線ＣＤ０と反転共通データ線Ｃ
Ｄ０Ｂをあわせて相補共通データ線ＣＤ０＊のように＊
を付して表す。また、それが有効とされるとき選択的に
ロウレベルとされるいわゆる反転信号又は反転信号線に
ついては、その名称の末尾にＢを付して表す。以下同
様）の非反転又は反転信号線にそれぞれ共通結合され
る。また、各対のデータ入出力用スイッチＭＯＳＦＥＴ
のゲートはそれぞれ共通結合され、ＹデコーダＹＤ０〜
ＹＤ３から対応するビット線選択信号が供給される。各
対のデータ入出力用スイッチＭＯＳＦＥＴは、対応する
上記ビット線選択信号がハイレベルとされることで選択
的にオン状態となり、データレジスタＤＲ０〜ＤＲ３の
対応するラッチ回路の相補入出力ノードと相補共通デー
タ線ＣＤ０＊〜ＣＤ３＊とを選択的に接続状態とする。
これにより、メモリアレイＡＲＹ０〜ＡＲＹ３からそれ
ぞれ１個、合計４個のメモリセルが選択され、相補共通
データ線ＣＤ０＊〜ＣＤ３＊を介してシリアル入出力回
路ＳＩＯＣに接続される。

【００１７】ＹデコーダＹＤ０〜ＹＤ３には、アドレス
シフタＡＳから１０ビットのカラムアドレス信号ａｓ２
〜ａｓ１１が共通に供給される。ＹデコーダＹＤ０〜Ｙ
Ｄ３は、これらのカラムアドレス信号をデコードして、
対応する上記ビット線選択信号をそれぞれ択一的にハイ
レベルとする。

【００１８】アドレスシフタＡＳには、アドレスバッフ
ァカウンタＡＢＣから１０ビットのカラムアドレス信号
ａ２〜ａ１１が供給され、タイミング発生回路ＴＧから
内部制御信号ｗｃが供給される。ここで、内部制御信号
ｗｃは、シリアルアクセスメモリが書き込みモードとさ
れるとき選択的にハイレベルとされる。アドレスシフタ
ＡＳは、シリアルアクセスメモリが読み出しモードとさ
れ内部制御信号ｗｃがロウレベルとされるとき、アドレ
スバッファカウンタＡＢＣから供給されるカラムアドレ
ス信号ａ２〜ａ１１をそのままＹデコーダＹＤ０〜ＹＤ
３に伝達する。また、シリアルアクセスメモリが書き込
みモードとされ内部制御信号ｗｃがハイレベルとされる
とき、これらのカラムアドレス信号を一つだけシフトし
て、つまりこれらのカラムアドレス信号から１を減算し
てＹデコーダＹＤ０〜ＹＤ３に伝達する。後述するよう
に、この実施例のシリアルアクセスメモリのシリアル入
出力回路ＳＩＯＣは、シリアルに入力される最大４ビッ
トの入力データを保持するためのデータバッファを備
え、これらの入力データを、シリアルクロック信号ＳＣ
の４サイクル分遅れた次の書き込みサイクルにおいて、
同時に選択状態とされる４個のアドレスにパラレルに書
き込む。このため、書き込み動作が実行されるアドレス
は、アドレスバッファカウンタＡＢＣにより指定される
アドレスより４アドレス、つまりカラムアドレス信号ａ
２〜ａ１１としてみると１を減算したアドレスとなり、
上記のような減算処理が必要となる訳である。

【００１９】アドレスバッファカウンタＡＢＣは、外部
端子Ａ０〜Ａ２１を介して供給される２２ビットのアド
レス信号Ａ０〜Ａ２１を取り込み保持するとともに、図
示されない内部制御信号に従ってこれらのアドレス信号
をカウントアップする。アドレスバッファカウンタＡＢ
Ｃの出力信号のうち、上位１０ビットは、ロウアドレス
信号ａ１２〜ａ２１としてＸデコーダＸＤに供給され
る。また、次位１０ビットは、カラムアドレス信号ａ２
〜ａ１１としてアドレスシフタＡＳを介してＹデコーダ
ＹＤ０〜ＹＤ３に供給され、残り２ビットは、ビットア
ドレス信号ａ０及びａ１としてシリアル入出力回路ＳＩ
ＯＣに供給される。

【００２０】ところで、データレジスタＤＲ０〜ＤＲ３
の指定されたラッチ回路の相補入出力ノードが選択的に
接続される相補共通データ線ＣＤ０＊〜ＣＤ３＊は、シ
リアル入出力回路ＳＩＯＣに結合される。シリアル入出
力回路ＳＩＯＣには、前記アドレスバッファカウンタＡ
ＢＣから２ビットのビットアドレス信号ａ０及びａ１が
供給され、さらにタイミング発生回路ＴＧから内部制御
信号ｃｅ，ｗｅ及びｓｅならびに内部シリアルクロック
信号ｓｃが供給される。ここで、内部制御信号ｃｅは、
チップイネーブル信号ＣＥＢをもとに形成され、このチ
ップイネーブル信号ＣＥＢがロウレベルとされシリアル
アクセスメモリが選択状態とされるとき選択的にハイレ
ベルとされる。また、内部制御信号ｗｅは、ライトイネ
ーブル信号ＷＥＢをもとに形成され、前述のように、こ
のライトイネーブル信号ＷＥＢがロウレベルとされシリ
アルアクセスメモリが書き込みモードとされるとき選択
的にハイレベルとされる。同様に、内部制御信号ｓｅ
は、シリアルイネーブル信号ＳＥＢをもとに形成され、
このシリアルイネーブル信号ＳＥＢがロウレベルとされ
シリアルアクセスメモリのシリアル入力又は出力動作が
有効とされるとき選択的にハイレベルとされる。さら
に、内部シリアルクロック信号ｓｃは、シリアルクロッ
ク信号ＳＣをもとに形成され、シリアルアクセスメモリ
のシリアル入力又は出力動作が行われるとき所定の周期
で周期的にハイレベルとされる。

【００２１】シリアルアクセスメモリが読み出しモード
とされるとき、シリアル入出力回路ＳＩＯＣは、データ
レジスタＤＲ０〜ＤＲ３の選択された合計４個のラッチ
回路から相補共通データ線ＣＤ０＊〜ＣＤ３＊を介して
出力される読み出し信号をさらに増幅し、パラレルにそ
の出力データバッファに取り込む。そして、これらの読
み出しデータをビットアドレス信号ａ０及びａ１に従っ
て順次選択し、シリアルクロック信号ＳＣに従って外部
端子ＳＩＯからシリアルに出力する。一方、シリアルア
クセスメモリが書き込みモードとされるとき、シリアル
入出力回路ＳＩＯＣは、外部端子ＳＩＯを介してシリア
ルに入力される入力データを、ビットアドレス信号ａ０
及びａ１に従って対応する入力データバッファに順次取
り込む。そして、これらの入力データをもとに所定の書
き込み信号を形成し、相補共通データ線ＣＤ０＊〜ＣＤ
３＊を介してパラレルにデータレジスタＤＲ０〜ＤＲ３
の選択された合計４個のラッチ回路に伝達する。

【００２２】この実施例のシリアルアクセスメモリにお
いて、シリアル入出力回路ＳＩＯＣは、図２に示される
ように、内部制御信号ｃｅ，ｗｅ及びｓｅならびに内部
シリアルクロック信号ｓｃを受ける書き込み制御回路Ｗ
ＣＴＬと、その入力端子がデータ入出力端子ＳＩＯに結
合される入力バッファＩＢとを備え、相補共通データ線
ＣＤ０＊〜ＣＤ３＊に対応して設けられる２段構造の入
力データバッファＤＢ１０〜ＤＢ１３（第１のデータバ
ッファ）ならびにＤＢ２０〜ＤＢ２３（第２のデータバ
ッファ）と、４個のライトアンプＷＡ０〜ＷＡ３とを備
える。

【００２３】ここで、書き込み制御回路ＷＣＴＬは、上
記内部制御信号ならびにビットアドレス信号ａ０及びａ
１をもとに、バッファ制御信号ｂ０〜ｂ３とフラグ信号
ｆ０〜ｆ３ならびに内部制御信号ｄｃ及びｗｃを選択的
に形成する。このうち、バッファ制御信号ｂ０〜ｂ３
は、ビットアドレス信号ａ０及びａ１に従って択一的に
ハイレベルとされ、対応するデータバッファＤＢ１０〜
ＤＢ１３にその入力制御信号として供給される。また、
フラグ信号ｆ０〜ｆ３は、内部制御信号ｗｅ及びｓｅな
らびにビットアドレス信号ａ０及びａ１をもとに選択的
に形成され、データバッファＤＢ１０〜ＤＢ１３にフラ
グビットとして供給される。さらに、内部制御信号ｄｃ
は、シリアルクロック信号ＳＣの４サイクルおきに形成
され、データバッファＤＢ２０〜ＤＢ２３にその入力制
御信号として共通に供給される。そして、内部制御信号
ｗｃは、内部制御信号ｗｅをもとにシリアルクロック信
号ＳＣの４サイクルおきに形成され、ライトアンプＷＡ
０〜ＷＡ３にその書き込み制御信号として共通に供給さ
れる。つまり、ライトアンプＷＡ０〜ＷＡ３は、シリア
ルクロック信号ＳＣの４サイクルおきに動作状態とされ
る。

【００２４】次に、入力バッファＩＢは、シリアルアク
セスメモリが書き込みモードとされるとき、データ入出
力端子ＳＩＯを介してシリアルに供給される入力データ
を順次取り込み、データバッファＤＢ１０〜ＤＢ１３に
伝達する。データバッファＤＢ１０〜ＤＢ１３は、入力
バッファＩＢを介してシリアルに入力される入力データ
と書き込み制御回路ＷＣＴＬから供給されるフラグ信号
ｆ０〜ｆ３を対応するバッファ制御信号ｂ０〜ｂ３に従
って順次取り込み、保持する。これらの入力データなら
びにフラグビットは、内部制御信号ｄｃがハイレベルと
されることで対応するデータバッファＤＢ２０〜ＤＢ２
３にパラレルに転送され、対応するライトアンプＷＡ０
〜ＷＡ３に伝達される。

【００２５】ライトアンプＷＡ０〜ＷＡ３は、内部制御
信号ｗｃがハイレベルとされかつ対応するデータバッフ
ァＤＢ２０〜ＤＢ２３から供給されるフラグビットＦ０
〜Ｆ３がハイレベルであることを条件に選択的に動作状
態とされる。この動作状態において、ライトアンプＷＡ
０〜ＷＡ３は、対応するデータバッファＤＢ２０〜ＤＢ
２３を介して伝達される入力データに従って相補書き込
み信号を形成し、対応する相補共通データ線ＣＤ０＊〜
ＣＤ３＊を介して、メモリアレイＡＲＹ０〜ＡＲＹ３の
選択された合計４個のメモリセルに書き込む。なお、こ
の実施例のシリアルアクセスメモリにおいて、ライトア
ンプＷＡ０〜ＷＡ３は、ＣＭＯＳ回路を基本として構成
され、その書き込み動作は比較的遅くされる。

【００２６】ここで、図３〜図５のタイミング図をもと
に、この実施例のシリアルアクセスメモリの書き込み制
御方式について詳細に説明する。

【００２７】まず、シリアル入力動作が開始される最初
の書き込みサイクルにおいて、シリアルアクセスメモリ
は、図３に示されるように、ライトイネーブル信号ＷＥ
Ｂ及びシリアルイネーブル信号ＳＥＢがロウレベルとさ
れることにより、書き込みモードで選択状態とされる。
このとき、図示されない１０ビットのロウアドレス信号
ａ１２〜ａ２１によってメモリアレイＡＲＹ０〜ＡＲＹ
３のワード線が択一的に指定され、２ビットのビットア
ドレス信号ａ０及びａ１と１０ビットのカラムアドレス
信号ａ２〜ａ１１とによって書き込み動作を開始すべき
カラムアドレスが指定される。図３において、ビットア
ドレス信号ａ０及びａ１は、第３のビットアドレスＢ２
を指定する組み合わせとされ、カラムアドレス信号ａ２
〜ａ１１は、先頭カラムアドレスＣｓを指定する組み合
わせとされる。

【００２８】しかるに、まずシリアルクロック信号ＳＣ
の最初の立ち上がりで、フラグ信号ｆ２がハイレベルと
され、図３に実線で示されるように、対応する入力デー
タとともにデータバッファＤＢ１２のフラグビットＦ２
に取り込まれる。次に、シリアルクロック信号ＳＣの２
回目の立ち上がりで、フラグ信号ｆ３がハイレベルとさ
れ、やはり対応する入力データとともにデータバッファ
ＤＢ１３のフラグビットＦ３に取り込まれる。これらの
フラグビットＦ２及びＦ３は、図３に点線で示されるよ
うに、第１のビットアドレスＢ０が指定される直前に、
対応するデータバッファＤＢ２２及びＤＢ２３のフラグ
ビットＦ２及びＦ３にそれぞれ取り込まれ、保持され
る。このとき、データバッファＤＢ２０及びＤＢ２１の
フラグビットＦ０及びＦ１は、対応するデータバッファ
ＤＢ１０及びＤＢ１１のフラグビットがロウレベルとさ
れることから、ともにロウレベルとされる。また、各入
力データ及びフラグビットが対応するデータバッファＤ
Ｂ２０〜ＤＢ２３に転送された時点で、データバッファ
ＤＢ１０〜ＤＢ１３のフラグビットＦ０〜Ｆ３が一斉に
リセットされ、初期状態に戻される。

【００２９】ビットアドレス信号ａ０及びａ１が第１の
ビットアドレスＢ０を指定する組み合わせとされると、
上記のような入力データ及びフラグビットの取り込みが
繰り返されるとともに、所定のタイミングで内部制御信
号ｗｃがハイレベルとされ、ライトアンプＷＡ０〜ＷＡ
３による書き込み動作が行われる。前述のように、ライ
トアンプＷＡ０〜ＷＡ３による入力データの書き込み動
作は、データバッファＤＢ２０〜ＤＢ２３から出力され
るフラグビットＦ０〜Ｆ３に従って選択的に実行され
る。このため、最初の書き込みサイクルでは、ハイレベ
ルのフラグビットＦ２及びＦ３に対応するライトアンプ
ＷＡ２及びＷＡ３において書き込み動作が実行され、ロ
ウレベルのフラグビットＦ０及びＦ１に対応するライト
アンプＷＡ０及びＷＡ１では書き込み動作が実行されな
い。

【００３０】なお、この実施例のシリアルアクセスメモ
リでは、前述のように、ライトアンプＷＡ０〜ＷＡ３が
ＣＭＯＳ回路を基本として構成され、その書き込み動作
は比較的ゆっくりと行われる。ところが、ライトアンプ
ＷＡ０〜ＷＡ３の書き込み動作は、シリアルクロック信
号ＳＣの４サイクルおきに行われるため、ライトアンプ
の動作速度によってシリアルアクセスメモリのビットレ
ートが制限されることはない。一方、ライトアンプＷＡ
２及びＷＡ３による入力データの書き込み動作が実行さ
れるとき、カラムアドレス信号ａ２〜ａ１１はすでに次
のカラムアドレスＣｓ＋１を指定する組み合わせとされ
る。ところが、この実施例のシリアルアクセスメモリで
は、前述のように、アドレスバッファカウンタＡＢＣと
ＹデコーダＹＤ０〜ＹＤ３との間にアドレスシフタＡＳ
が設けられ、カラムアドレス信号ａ２〜ａ１１の減算処
理が行われる。したがって、実際にＹデコーダＹＤ０〜
ＹＤ３に与えられるカラムアドレスは先頭カラムアドレ
スＣｓに戻され、ライトアンプＷＡ２及びＷＡ３は正常
な書き込み動作を行うことができる。

【００３１】次に、書き込みモードの第ｎサイクルで
は、前記先頭サイクルと同様な書き込み動作が繰り返さ
れるが、この実施例のシリアルアクセスメモリでは、図
４に示されるように、シリアルイネーブル信号ＳＥＢに
よるビット単位の書き込み制御を行うことができる。す
なわち、ビットアドレス信号ａ０及びａ１が対応する組
み合わせされるとき、シリアルイネーブル信号ＳＥＢが
ハイレベルとされると、例えばフラグ信号ｆ１〜ｆ２が
ロウレベルのままとされ、カラムアドレスＣｎ−１に関
する書き込みサイクルが終了する時点で、対応するデー
タバッファＤＢ２１及びＤＢ２２のフラグビットＦ１及
びＦ２がロウレベルとされる。このため、カラムアドレ
スＣｎに関する書き込みサイクルでは、ライトアンプＷ
Ａ０及びＷＡ３のみが動作状態とされ、ライトアンプＷ
Ａ１及びＷＡ２による書き込み動作は実行されない。こ
れにより、ライトアンプＷＡ０〜ＷＡ３による入力デー
タの書き込み動作をシリアルイネーブル信号ＳＥＢに従
ってビットごとに制御することができ、シリアルアクセ
スメモリの機能性を高めることができる。

【００３２】一方、書き込みモードの最終サイクルで
は、ライトイネーブル信号ＷＥＢ及びシリアルイネーブ
ル信号ＳＥＢがハイレベルに戻された時点で、入力デー
タ及びフラグビットの取り込みが停止される。このと
き、直前のカラムアドレスＣｅ−１に関する書き込み動
作がすでに終了していると、データバッファＤＢ１０〜
ＤＢ１２に取り込まれた入力データ及びフラグビットＦ
０〜Ｆ２が対応するデータバッファＤＢ２０〜ＤＢ２３
に転送され、データバッファＤＢ１０〜ＤＢ１３のフラ
グビットがリセットされる。また、所定のタイミングで
内部制御信号ｗｃがハイレベルとされ、最終カラムアド
レスＣｅに関する書き込みサイクルが実行される。言う
までもなく、この書き込みサイクルでは、ライトアンプ
ＷＡ０〜ＷＡ２による書き込み動作のみが実行され、ラ
イトアンプＷＡ３による書き込み動作は実行されない。
そして、これらの書き込み動作が終了した時点で、デー
タバッファＤＢ２０〜ＤＢ２３のフラグビットがリセッ
トされ、シリアルアクセスメモリはスタンバイ状態とな
って次のシリアル入力動作に備える。

【００３３】以上のように、この実施例のシリアルアク
セスメモリは、そのアドレス空間がカラム方向に分割さ
れてなる４個のメモリアレイＡＲＹ０〜ＡＲＹ３を備
え、これらのメモリアレイから合計４個のアドレスが同
時に選択状態とされる。また、シリアルアクセスメモリ
は、メモリアレイＡＲＹ０〜ＡＲＹ３に対応して設けら
れる４個のライトアンプＷＡ０〜ＷＡ３を備え、これら
のライトアンプに対応して設けられる２段構造のデータ
バッファＤＢ１０〜ＤＢ１３ならびにＤＢ２０〜ＤＢ２
３を備える。この実施例において、データバッファＤＢ
１０〜ＤＢ１３ならびにＤＢ２０〜ＤＢ２３のそれぞれ
は、フラグビットＦ０〜Ｆ３を含み、ライトアンプＷＡ
０〜ＷＡ３は、入力データの書き込み動作を対応するフ
ラグビットＦ０〜Ｆ３に従って選択的に実行する。この
ため、例えば最初の書き込みサイクルにおいて途中のビ
ットアドレスから書き込み動作が開始され、あるいは最
終の書き込みサイクルにおいて途中のビットアドレスで
書き込み動作が停止されるような場合でも、ライトアン
プＷＡ０〜ＷＡ３による書き込み動作は必要に応じて選
択的に実行され、書き換えが行われないアドレスの保持
データを予め読み出しておく必要もない。その結果、そ
の書き込み制御を煩雑化させることなく、シリアルアク
セスメモリの書き込み動作が高速化されるものとなる。

【００３４】以上の本実施例に示されるように、この発
明をシリアルアクセスメモリ等の半導体記憶装置に適用
することで、次のような作用効果が得られる。すなわ
ち、（１）シリアルアクセスメモリ等のメモリアレイを実質
的にｋ個に分割し、これらのメモリアレイから同時にｋ
個のアドレスを選択状態とするとともに、これらのアド
レスに対応して、データ入力端子から入力バッファを介
してシリアルに入力される入力データならびに書き込み
制御用のフラグビットをビットアドレスに従って順次取
り込み保持する第１のデータバッファと、第１のデータ
バッファに保持される入力データ及びフラグビットをシ
リアルクロック信号のｋサイクルおきにパラレルに取り
込み保持する第２のデータバッファと、シリアルクロッ
ク信号のｋサイクルおきに動作状態とされ入力データの
書き込み動作を対応するフラグビットに従って選択的に
実行するライトアンプとを設けることで、最初の書き込
みサイクルにおいて途中のビットアドレスから書き込み
動作が開始され、また最終の書き込みサイクルにおいて
途中のビットアドレスで書き込み動作が停止されるよう
な場合でも、ライトアンプによる書き込み動作をフラグ
ビットに従ってビットごとに選択的に実行できるという
効果が得られる。（２）上記（１）項により、書き換えが行われないアド
レスの保持データを予め読み出しことなく、同時に選択
状態とされる複数のアドレスの保持データをビットごと
に選択的に書き換えできるという効果が得られる。（３）上記（１）項及び（２）項により、その書き込み
制御を煩雑化させることなく、シリアルアクセスメモリ
等の書き込み動作を高速化することができるという効果
が得られる。

【００３５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、カラム系選択回路となるアドレスバ
ッファカウンタＡＢＣ及びＹデコーダＹＤ０〜ＹＤ３
は、シフトレジスタを基本構成とするいわゆるポインタ
に置き換えることができる。この場合、アドレスシフタ
ＡＳは、ポインタにセットされる先頭ビットを選択的に
シフトするようにしてもよいし、ポインタの出力信号を
選択的にシフトしてデータセレクタＤＳ０〜ＤＳ３に伝
達するようにしてもよい。メモリアレイＡＲＹ０〜ＡＲ
Ｙ３は、物理的に分割することなく、例えばデータレジ
スタＤＲ０〜ＤＲ３の隣接する４組のラッチ回路を同時
に選択状態とするものであってもよい。この場合、Ｙデ
コーダは共有化することができるし、データセレクタＤ
Ｓ０〜ＤＳ３も１個のデータセレクタとして一体化する
ことができる。シリアルアクセスメモリは、複数ビット
の記憶データをシリアルクロック信号ＳＣに従って同時
に入力又は出力する多ビット型のシリアルアクセスメモ
リであってもよい。シリアルアクセスメモリは、記憶デ
ータを１ビット又は数ビット単位でランダムに入力又は
出力しうるランダムアクセスポートを備えることができ
る。メモリアレイの分割数やアドレス信号の組み合わせ
ならびにシリアルアクセスメモリＳＡＭのブロック構成
及び記憶容量等は、種々の実施形態を採りうる。

【００３６】図２において、フラグビットを保持するた
めのバッファは、入力データを保持するためのバッファ
と別個に設けてもよい。この場合、フラグビット用のバ
ッファを一体化することができる。さらに、フラグビッ
トや各内部制御信号ならびに起動制御信号の論理レベル
及び名称は、種々の実施形態を採りうる。

【００３７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシリ
アルアクセスメモリに適用した場合について説明した
が、それに限定されるものではなく、例えば、同様なシ
リアル入力機能を備えるマルチポートメモリやニブルモ
ードを備えるダイナミック型ＲＡＭ等にも適用できる。
この発明は、少なくとも実質的に分割されてなる複数の
メモリアレイを備えかつ連続する複数のアドレスに対す
る記憶データの連続書き込み機能を備える半導体記憶装
置に広く適用できる。

【００３８】

【発明の効果】シリアルアクセスメモリ等のメモリアレ
イを実質的にｋ個に分割し、これらのメモリアレイから
同時にｋ個のアドレスを選択状態とするとともに、これ
らのアドレスに対応して、シリアルに入力される入力デ
ータならびに書き込み制御用のフラグビットをビットア
ドレスに従って順次取り込み保持する第１のデータバッ
ファと、第１のデータバッファに保持される入力データ
及びフラグビットをシリアルクロック信号のｋサイクル
おきにかつパラレルに取り込み保持する第２のデータバ
ッファと、シリアルクロック信号のｋサイクルおきに動
作状態とされ対応する入力データの書き込み動作を対応
するフラグビットに従って選択的に実行するライトアン
プとを設けることで、例えば最初の書き込みサイクルに
おいて途中のビットアドレスから書き込み動作が開始さ
れ、また最終の書き込みサイクルにおいて途中のビット
アドレスで書き込み動作が停止されるような場合でも、
ライトアンプによる書き込み動作をフラグビットに従っ
てビットごとに選択的に実行することができる。その結
果、その書き込み制御を煩雑化させることなく、シリア
ルアクセスメモリ等の書き込み動作を高速化できる。

【図面の簡単な説明】

【図１】この発明が適用されたシリアルアクセスメモリ
の一実施例を示すブロック図である。

【図２】図１のシリアルアクセスメモリに含まれるシリ
アル入出力回路の一実施例を示す部分的なブロック図で
ある。

【図３】図１のシリアルアクセスメモリの書き込みモー
ドの先頭サイクルにおける一実施例のタイミング図であ
る。

【図４】図１のシリアルアクセスメモリの書き込みモー
ドの第ｎサイクルにおける一実施例のタイミング図であ
る。

【図５】図１のシリアルアクセスメモリの書き込みモー
ドの最終サイクルにおける一実施例のタイミング図であ
る。

【符号の説明】

ＳＡＭ・・・シリアルアクセスメモリ、ＡＲＹ０〜ＡＲ
Ｙ３・・・メモリアレイ、ＸＤ・・・Ｘデコーダ、ＳＡ
０〜ＳＡ３・・・センスアンプ、ＤＲ０〜ＤＲ３・・・
データレジスタ、ＤＳ０〜ＤＳ３・・・データセレク
タ、ＹＤ０〜ＹＤ３・・・Ｙデコーダ、ＡＳ・・・アド
レスシフタ、ＡＢＣ・・・アドレスバッファカウンタ、
ＳＩＯＣ・・・シリアル入出力回路、ＴＧ・・・タイミ
ング発生回路。ＷＣＴＬ・・・書き込み制御回路、ＩＢ
・・・入力バッファ、ＤＢ１０〜ＤＢ１３，ＤＢ２０〜
ＤＢ２３・・・データバッファ、Ｆ０〜Ｆ３・・・フラ
グビット、ＷＡ０〜ＷＡ３・・・ライトアンプ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭62−71386（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/40 - 11/409

Claims

(57)【特許請求の範囲】

【請求項１】複数のメモリアレイと、連続するｋ個のアドレスを同時に選択状態とし、これら
のアドレスに書き込まれるｋ個の入力データをクロック
信号に従って共通の入力端子からシリアルに入力するた
めのものであって、上記ｋ個のアドレスに対応して設け
られ入力データ及びフラグビットを取り込んで保持する
ｋ組の第１のデータバッファと、上記第１のデータバッファによって保持される入力デー
タ及びフラグビットをパラレルに取り込み保持するｋ組
の第２のデータバッファと、上記第２のデータバッファに保持された入力データを、
上記第２のデータバッファに保持されたフラグビットに
従って、上記複数のメモリアレイに対して書き込み動作
を行うためのｋ個のライトアンプとを具備することを特
徴とする半導体記憶装置。
【請求項２】請求項１において、上記フラグビットは、所定の起動制御信号に従って選択
的に形成されるものであることを特徴とする半導体記憶
装置。
【請求項３】請求項１又は２において、上記複数のメモリアレイは、上記ｋ個のアドレスに対応
して設けられるｋ個のメモリアレイに分割されることを
特徴とする半導体記憶装置。
【請求項４】請求項１から３のいずれかにおいて、上記複数のメモリアレイのそれぞれは、複数のデータ線
と複数のワード線の交点に設けられた複数のダイナミッ
ク型メモリセルを含むことを特徴とする半導体記憶装
置。