JPH05314763A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05314763A JPH05314763A JP4119202A JP11920292A JPH05314763A JP H05314763 A JPH05314763 A JP H05314763A JP 4119202 A JP4119202 A JP 4119202A JP 11920292 A JP11920292 A JP 11920292A JP H05314763 A JPH05314763 A JP H05314763A
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/08—Control thereof
Abstract
(57)【要約】
【構成】 フラッシュライトモード、イニシャライズモ
ード機能を有する半導体記憶装置であって、フラッシュ
ライト信号ＦＷ，／ＦＷを発生するフラッシュライト信
号発生回路と、メモリセルアレイＭＡの１行に対応して
設けられる複数のスイッチング回路３０を含む。スイッ
チング回路３０は、フラッシュライト信号ＦＷまたは／
ＦＷに応答して、固定データ「０」または「１」を行デ
コーダ１０により選択された１行のメモリセルに与え
る。 【効果】 フラッシュライトあるいはイニシャライズモ
ードを実行する際に列デコーダを活性化する必要がない
ので、書込速度を早くすることができるとともに、消費
電力を低減することができる。
ード機能を有する半導体記憶装置であって、フラッシュ
ライト信号ＦＷ，／ＦＷを発生するフラッシュライト信
号発生回路と、メモリセルアレイＭＡの１行に対応して
設けられる複数のスイッチング回路３０を含む。スイッ
チング回路３０は、フラッシュライト信号ＦＷまたは／
ＦＷに応答して、固定データ「０」または「１」を行デ
コーダ１０により選択された１行のメモリセルに与え
る。 【効果】 フラッシュライトあるいはイニシャライズモ
ードを実行する際に列デコーダを活性化する必要がない
ので、書込速度を早くすることができるとともに、消費
電力を低減することができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に同一ワード線に接続された複数のメモリセルに
対し、一斉書込を行なうことのできる半導体記憶装置に
関する。
し、特に同一ワード線に接続された複数のメモリセルに
対し、一斉書込を行なうことのできる半導体記憶装置に
関する。
【０００２】
【従来の技術】従来、半導体記憶装置に対するアクセス
を高速に行なうために、同一ワード線に接続された全メ
モリセルに一斉にデータを書込む方法がある（以下、フ
ラッシュライトと称する）。
を高速に行なうために、同一ワード線に接続された全メ
モリセルに一斉にデータを書込む方法がある（以下、フ
ラッシュライトと称する）。
【０００３】図３は、従来のダイナミック型半導体記憶
装置を示すブロック図である。図３において、この半導
体記憶装置は、マトリックスに配列されたメモリセル
１、マトリックスの各行に対応して設けられたワード線
２、マトリックスの各列に対応して交互に配置されたＢ
Ｌ側のビット線３Ａと、／ＢＬ側のビット線３Ｂとを含
む。ビット線３Ａおよび３Ｂは、各１本で１組をなして
互いにならんで設けられている。また、メモリセル１
は、ワード線２が１本おきに交互にＢＬ側のビット線３
Ａあるいは／ＢＬ側のビット線３Ｂと交差するところに
設けられている。
装置を示すブロック図である。図３において、この半導
体記憶装置は、マトリックスに配列されたメモリセル
１、マトリックスの各行に対応して設けられたワード線
２、マトリックスの各列に対応して交互に配置されたＢ
Ｌ側のビット線３Ａと、／ＢＬ側のビット線３Ｂとを含
む。ビット線３Ａおよび３Ｂは、各１本で１組をなして
互いにならんで設けられている。また、メモリセル１
は、ワード線２が１本おきに交互にＢＬ側のビット線３
Ａあるいは／ＢＬ側のビット線３Ｂと交差するところに
設けられている。
【０００４】半導体記憶装置は、外部端子６Ａないし６
Ｇを含む。外部端子６Ａは、入出力の対象となるメモリ
セル１の行および列アドレス信号が入力される。外部端
子６Ｂおよび６Ｃは、それぞれ行，列アドレス信号を内
部に取込むクロック信号である／ＲＡＳ信号，／ＣＡＳ
信号が入力される。外部端子６Ｄ，６Ｅはそれぞれデー
タ信号を出力，入力する。外部端子６Ｆは外部からのデ
ータ信号を内部に取込むクロック信号である／Ｗ主 信
号が入力される。外部端子６Ｇは、フラッシュライトモ
ードを指定するための信号／ＤＳＦが入力される。
Ｇを含む。外部端子６Ａは、入出力の対象となるメモリ
セル１の行および列アドレス信号が入力される。外部端
子６Ｂおよび６Ｃは、それぞれ行，列アドレス信号を内
部に取込むクロック信号である／ＲＡＳ信号，／ＣＡＳ
信号が入力される。外部端子６Ｄ，６Ｅはそれぞれデー
タ信号を出力，入力する。外部端子６Ｆは外部からのデ
ータ信号を内部に取込むクロック信号である／Ｗ主 信
号が入力される。外部端子６Ｇは、フラッシュライトモ
ードを指定するための信号／ＤＳＦが入力される。
【０００５】図３に示した半導体記憶装置は、さらにメ
モリセルアレイの周辺回路として、アドレスバッファ
７、ＲＡＳバッファ８、ＣＡＳバッファ９、行デコーダ
１０、列デコーダ１１、データ入出力線１２、入出力ゲ
ート１３、センスアンプ１４、プリアンプ１５、メイン
アンプ１６、入力デーバッファ１７、ＷＥバッファ１
８、ＤＳＦバッファ２１、フラッシュライト信号発生回
路２２を含む。アドレスバッファ７は、外部端子６Ａに
入力される信号のレベルを転換する。ＲＡＳバッファ８
は、外部端子６Ｂに与えられる／ＲＡＳ信号のレベルを
変換する。ＣＡＳバッファ９は、外部端子６Ｃに与えら
れる／ＣＡＳ信号のレベルを変換する。行デコーダ１０
は、アドレスバッファ７とワード線２の間に設けられ、
アドレスバッファ７からの行アドレス信号に応答して、
指定のワード線２を選択する。列デコーダ１１は、アド
レスバッファ７とビット線３Ａ，３Ｂの間に設けられ、
アドレスバッファ７からの列アドレス信号に応答して、
指定のビット線３Ａ，３Ｂを選択する。データ入出力線
１２は、メモリセル１へのデータの出入れを行なう。入
出力ゲート１３は、ビット線３Ａ，３Ｂと入出力線１２
との間に設けられ、その一方のソース／ドレインがビッ
ト線に接続されその他方のソース／ドレインが入出力線
１２に接続されそのゲートは列デコーダ１１に接続され
る。センスアンプ１４は、ビット線３Ａ，３Ｂとの間の
電位差を増幅する。プリアンプ１５は、入出力線に現わ
れた低レベルのデータ信号を増幅する。メインアンプ１
６は、プリアンプ１５からのデータ信号を出力用に増幅
する。入出力データバッファ１７は、外部端子６Ｅに入
力されるデータのレベルを変換する。ＷＥバッファ１８
は外部端子６Ｆに与えられる外部書込信号／ＷＥのレベ
ルを変換する。ＤＳＦバッファ２１は、外部端子６Ｇに
与えられるフラッシュライトモード指定信号／ＤＳＦの
レベルを変換する。フラッシュライト信号発生回路２２
は、ＤＳＦバッファ２１から出力される信号とＲＡＳバ
ッファ８から出力される行アドレスストローブ信号とに
応答してフラッシュライト信号ＦＷを発生する。
モリセルアレイの周辺回路として、アドレスバッファ
７、ＲＡＳバッファ８、ＣＡＳバッファ９、行デコーダ
１０、列デコーダ１１、データ入出力線１２、入出力ゲ
ート１３、センスアンプ１４、プリアンプ１５、メイン
アンプ１６、入力デーバッファ１７、ＷＥバッファ１
８、ＤＳＦバッファ２１、フラッシュライト信号発生回
路２２を含む。アドレスバッファ７は、外部端子６Ａに
入力される信号のレベルを転換する。ＲＡＳバッファ８
は、外部端子６Ｂに与えられる／ＲＡＳ信号のレベルを
変換する。ＣＡＳバッファ９は、外部端子６Ｃに与えら
れる／ＣＡＳ信号のレベルを変換する。行デコーダ１０
は、アドレスバッファ７とワード線２の間に設けられ、
アドレスバッファ７からの行アドレス信号に応答して、
指定のワード線２を選択する。列デコーダ１１は、アド
レスバッファ７とビット線３Ａ，３Ｂの間に設けられ、
アドレスバッファ７からの列アドレス信号に応答して、
指定のビット線３Ａ，３Ｂを選択する。データ入出力線
１２は、メモリセル１へのデータの出入れを行なう。入
出力ゲート１３は、ビット線３Ａ，３Ｂと入出力線１２
との間に設けられ、その一方のソース／ドレインがビッ
ト線に接続されその他方のソース／ドレインが入出力線
１２に接続されそのゲートは列デコーダ１１に接続され
る。センスアンプ１４は、ビット線３Ａ，３Ｂとの間の
電位差を増幅する。プリアンプ１５は、入出力線に現わ
れた低レベルのデータ信号を増幅する。メインアンプ１
６は、プリアンプ１５からのデータ信号を出力用に増幅
する。入出力データバッファ１７は、外部端子６Ｅに入
力されるデータのレベルを変換する。ＷＥバッファ１８
は外部端子６Ｆに与えられる外部書込信号／ＷＥのレベ
ルを変換する。ＤＳＦバッファ２１は、外部端子６Ｇに
与えられるフラッシュライトモード指定信号／ＤＳＦの
レベルを変換する。フラッシュライト信号発生回路２２
は、ＤＳＦバッファ２１から出力される信号とＲＡＳバ
ッファ８から出力される行アドレスストローブ信号とに
応答してフラッシュライト信号ＦＷを発生する。
【０００６】次に図３に示した半導体記憶装置の動作を
説明する。まず、通常の読出を行なうときは、外部端
子６Ａに行アドレス信号が入力される。外部端子６Ｂ
からの／ＲＡＳ信号により、行デコーダ１０を活性化
し、行アドレス信号をストローブする。それにより、指
定された行が選択される。メモリセル１が複数のブロッ
クに分割されている場合には単位ブロック中の１つのワ
ード線２を選択する。センスアンプ１４を動作させて
ビット線３Ａ，３Ｂ間の電位差を増幅する。／ＣＡＳ
信号により列デコーダ１１を活性化して列アドレス信号
を取り込み、取込んだ列アドレス信号に応じた１組のビ
ット線３Ａおよび３Ｂを選択して入出力ゲート１３を導
通させ、そのビット線３Ａ，３Ｂ間の電位差を入出力線
１２に乗せる。プリアンプ１５により上記電位差を増
幅してメインアンプ１６に伝えそこから外部端子６Ｄに
データ信号として出力する。
説明する。まず、通常の読出を行なうときは、外部端
子６Ａに行アドレス信号が入力される。外部端子６Ｂ
からの／ＲＡＳ信号により、行デコーダ１０を活性化
し、行アドレス信号をストローブする。それにより、指
定された行が選択される。メモリセル１が複数のブロッ
クに分割されている場合には単位ブロック中の１つのワ
ード線２を選択する。センスアンプ１４を動作させて
ビット線３Ａ，３Ｂ間の電位差を増幅する。／ＣＡＳ
信号により列デコーダ１１を活性化して列アドレス信号
を取り込み、取込んだ列アドレス信号に応じた１組のビ
ット線３Ａおよび３Ｂを選択して入出力ゲート１３を導
通させ、そのビット線３Ａ，３Ｂ間の電位差を入出力線
１２に乗せる。プリアンプ１５により上記電位差を増
幅してメインアンプ１６に伝えそこから外部端子６Ｄに
データ信号として出力する。
【０００７】また、通常の書込時は、上記読出動作と同
様にして行アドレス信号に対応するワード線と、列アド
レス信号に対応するビット線を選択し、かつセンスアン
プ１４を活性化する。外部端子６Ｅからの書込データ信
号を外部端子６Ｆからの／ＷＥ信号により内部に取込ん
で、入力データバッファ１７から入出力線１２に乗せ
る。このようにして、センスアンプ１４１により増幅さ
れたビット線３Ａ，３Ｂ間の電位差を強制的に入出力線
１２に乗せられた電位差にし、選択されたメモリセルに
その電位を格納する。
様にして行アドレス信号に対応するワード線と、列アド
レス信号に対応するビット線を選択し、かつセンスアン
プ１４を活性化する。外部端子６Ｅからの書込データ信
号を外部端子６Ｆからの／ＷＥ信号により内部に取込ん
で、入力データバッファ１７から入出力線１２に乗せ
る。このようにして、センスアンプ１４１により増幅さ
れたビット線３Ａ，３Ｂ間の電位差を強制的に入出力線
１２に乗せられた電位差にし、選択されたメモリセルに
その電位を格納する。
【０００８】上記の通常の読出および書込動作の他に、
１つのワード線２に接続されたすべてのメモリセル１を
同じデータに１サイクルで書換えるフラッシュライト
や、単位ブロック中のすべてのメモリセル１を同じデー
タに書換えるイニシャライズモードという特殊動作があ
る。フラッシュライト時の動作について説明すると、
外部端子６Ａに行アドレス信号が入力されるとともに、
外部端子６Ｇに／ＧＳＦ信号が入力される。外部端子
６Ａからの／ＲＡＳ信号により行デコーダ１０を活性化
し、行アドレス信号をストローブする。それにより単位
ブロック中の１つのワード線２を選択する。／ＲＡＳ
信号と／ＤＳＦ信号とに応答して、フラッシュライト信
号ＦＷを発生し、フラッシュライト信号ＦＷを列デコー
ダ１１に与える。これにより、列デコーダ１１を活性化
し、単位ブロック中のすべてのビット線３Ａ，３Ｂを一
括して入出力線１２と接続する。図示しない内部レジ
スタに登録されたデータ信号、あるいは外部端子６Ｅか
ら入力データバッファ１７に入力されたデータ信号を入
出力線１２に乗せる。センスアンプ１４を動作させ
て、ビット線３Ａ，３Ｂ間の電位差を増幅し、上記１つ
のワード線２に接続されている全メモリセル１にデータ
として書込む。また、イニシャライズモードのときは、
上記動作が、入力される行アドレス信号を変えて繰返さ
れる。
１つのワード線２に接続されたすべてのメモリセル１を
同じデータに１サイクルで書換えるフラッシュライト
や、単位ブロック中のすべてのメモリセル１を同じデー
タに書換えるイニシャライズモードという特殊動作があ
る。フラッシュライト時の動作について説明すると、
外部端子６Ａに行アドレス信号が入力されるとともに、
外部端子６Ｇに／ＧＳＦ信号が入力される。外部端子
６Ａからの／ＲＡＳ信号により行デコーダ１０を活性化
し、行アドレス信号をストローブする。それにより単位
ブロック中の１つのワード線２を選択する。／ＲＡＳ
信号と／ＤＳＦ信号とに応答して、フラッシュライト信
号ＦＷを発生し、フラッシュライト信号ＦＷを列デコー
ダ１１に与える。これにより、列デコーダ１１を活性化
し、単位ブロック中のすべてのビット線３Ａ，３Ｂを一
括して入出力線１２と接続する。図示しない内部レジ
スタに登録されたデータ信号、あるいは外部端子６Ｅか
ら入力データバッファ１７に入力されたデータ信号を入
出力線１２に乗せる。センスアンプ１４を動作させ
て、ビット線３Ａ，３Ｂ間の電位差を増幅し、上記１つ
のワード線２に接続されている全メモリセル１にデータ
として書込む。また、イニシャライズモードのときは、
上記動作が、入力される行アドレス信号を変えて繰返さ
れる。
【０００９】上述した通常の書込動作と、フラッシュラ
イトの動作の概略をそれぞれ図４および図５のブロック
図に示す。
イトの動作の概略をそれぞれ図４および図５のブロック
図に示す。
【００１０】
【発明が解決しようとする課題】以上のように、フラッ
シュライトは通常モードとはロジック的に動作手順が大
きく異なっており、特に入出力線１２からビット線３
Ａ，３Ｂにデータ信号が書込まれた際、通常モードでは
１組のビット線３Ａ，３Ｂしか出力線１２に接続されな
いが、フラッシュライト時は単位ブロックのすべてのビ
ット線３Ａ，３Ｂが接続されるので負荷容量が増える。
そのため、動作が遅く、かつ消費電流が大きくなるなど
の問題がある。
シュライトは通常モードとはロジック的に動作手順が大
きく異なっており、特に入出力線１２からビット線３
Ａ，３Ｂにデータ信号が書込まれた際、通常モードでは
１組のビット線３Ａ，３Ｂしか出力線１２に接続されな
いが、フラッシュライト時は単位ブロックのすべてのビ
ット線３Ａ，３Ｂが接続されるので負荷容量が増える。
そのため、動作が遅く、かつ消費電流が大きくなるなど
の問題がある。
【００１１】この問題を解消するには、図６に示すよう
に各メモリセルをフラッシュライト用のものにすること
が考えられている（特開平２−１８９７９０参照）。図
６に示すメモリセルは、ワード線２に対して平行に設け
られる第２のワード線１９と、各ビット線３Ａに平行に
設けられる第２のビット線２０と、第２のワード線１９
と第２のビット線３Ａの交点に設けられるスイッチング
トランジスタ２１とを備える。
に各メモリセルをフラッシュライト用のものにすること
が考えられている（特開平２−１８９７９０参照）。図
６に示すメモリセルは、ワード線２に対して平行に設け
られる第２のワード線１９と、各ビット線３Ａに平行に
設けられる第２のビット線２０と、第２のワード線１９
と第２のビット線３Ａの交点に設けられるスイッチング
トランジスタ２１とを備える。
【００１２】図６に示すメモリセルでは、第２のワード
線１９によりスイッチングトランジスタ２１を活性状態
にして、第２のビット線２０に固定データを与える。そ
れにより、列デコーダを用いることなくフラッシュライ
トおよびイニシャライズモードを実行することができ
る。
線１９によりスイッチングトランジスタ２１を活性状態
にして、第２のビット線２０に固定データを与える。そ
れにより、列デコーダを用いることなくフラッシュライ
トおよびイニシャライズモードを実行することができ
る。
【００１３】しかし、図６に示すメモリセルでは、各メ
モリセルに対して第２のワード線、第２のビット線およ
びスイッチングトランジスタを設けているので、メモリ
セルアレイの面積が大きくなる。したがって、この点で
改良の余地がある。
モリセルに対して第２のワード線、第２のビット線およ
びスイッチングトランジスタを設けているので、メモリ
セルアレイの面積が大きくなる。したがって、この点で
改良の余地がある。
【００１４】この発明は上記のような問題点を解消する
ためになされたもので、フラッシュライトやイニシャラ
イズモードを、動作が早くかつ小さい消費電力で行なう
ことができる半導体記憶装置を得ることを目的とする。
ためになされたもので、フラッシュライトやイニシャラ
イズモードを、動作が早くかつ小さい消費電力で行なう
ことができる半導体記憶装置を得ることを目的とする。
【００１５】さらに、この発明はフラッシュライトやイ
ニシャライズモード機能を簡単な構成で実現することを
目的とする。
ニシャライズモード機能を簡単な構成で実現することを
目的とする。
【００１６】
【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、複数のメモリセル、複数のワード線、複数
のビット線対、複数のセンスアンプ、およびフラッシュ
ライト書込手段を備える。
記憶装置は、複数のメモリセル、複数のワード線、複数
のビット線対、複数のセンスアンプ、およびフラッシュ
ライト書込手段を備える。
【００１７】複数のメモリセルは、複数行、複数列に配
設され、それぞれが第１の情報または第２の情報を記憶
する。
設され、それぞれが第１の情報または第２の情報を記憶
する。
【００１８】複数のワード線は、複数行に配設されて、
それぞれが対応した行に配設された複数のメモリセルに
接続される。
それぞれが対応した行に配設された複数のメモリセルに
接続される。
【００１９】複数のビット線対は、複数列に配設され、
それぞれが対応した列に配設された複数のメモリセルに
接続される。
それぞれが対応した列に配設された複数のメモリセルに
接続される。
【００２０】複数のセンスアンプは、複数列に配設さ
れ、それぞれが対応した列に配設されたビット線対に接
続される。
れ、それぞれが対応した列に配設されたビット線対に接
続される。
【００２１】フラッシュライト書込手段は、一斉書込指
定信号を受け、上記複数のワード線のうちの選択された
ワード線に接続された複数のメモリセルに第１の情報を
書込むとき、上記複数のビット線対の一方のビット線の
みに所定電位を与えるとともに、複数のワード線のうち
の選択されたワード線に接続された複数のメモリセルに
第２の情報を書込むとき、複数のビット線対の他方のビ
ット線のみに所定電位を与える。
定信号を受け、上記複数のワード線のうちの選択された
ワード線に接続された複数のメモリセルに第１の情報を
書込むとき、上記複数のビット線対の一方のビット線の
みに所定電位を与えるとともに、複数のワード線のうち
の選択されたワード線に接続された複数のメモリセルに
第２の情報を書込むとき、複数のビット線対の他方のビ
ット線のみに所定電位を与える。
【００２２】また、第２の発明に係る半導体記憶装置
は、複数のメモリセル、複数のワード線、複数のビット
線対、複数のセンスアンプ、第１のフラッシュライト用
選択線、第２のフラッシュライト用選択線、第１のスイ
ッチング手段、および第２のスイッチング手段を備え
る。複数のメモリセル、複数のワード線、複数のビット
線対および複数のセンスアンプは第１の発明と同様であ
る。
は、複数のメモリセル、複数のワード線、複数のビット
線対、複数のセンスアンプ、第１のフラッシュライト用
選択線、第２のフラッシュライト用選択線、第１のスイ
ッチング手段、および第２のスイッチング手段を備え
る。複数のメモリセル、複数のワード線、複数のビット
線対および複数のセンスアンプは第１の発明と同様であ
る。
【００２３】第１のフラッシュライト用選択線は、ワー
ド線と平行して配置され、第１のフラッシュライト信号
が印加される。
ド線と平行して配置され、第１のフラッシュライト信号
が印加される。
【００２４】第２のフラッシュライト用選択線は、ワー
ド線と平行して配置され、第２のフラッシュライト信号
が印加される。
ド線と平行して配置され、第２のフラッシュライト信号
が印加される。
【００２５】第１のスイッチング手段は、複数のビット
線対の一方のビット線と所定電位輝度との間に接続さ
れ、制御電極が第１のフラッシュライト用選択線に接続
される。
線対の一方のビット線と所定電位輝度との間に接続さ
れ、制御電極が第１のフラッシュライト用選択線に接続
される。
【００２６】第２のスイッチング手段は、複数のビット
線対の他方のビット線と所定電位ノードとの間に接続さ
れ、制御電極が第２のフラッシュライト用選択線に接続
される。
線対の他方のビット線と所定電位ノードとの間に接続さ
れ、制御電極が第２のフラッシュライト用選択線に接続
される。
【００２７】
【作用】第１の発明では、フラッシュライト書込手段
は、複数のビット線対の一方のビット線のみに所定電位
を与え、選択されたワード線に接続されたメモリセルに
第１の情報を書込む。また、複数のビット線の他方のビ
ット線のみに所定電位を与えることにより、選択された
ワード線に接続されたメモリセルに第２の情報を書込
む。このようにして、列デコーダを用いることなく、フ
ラッシュライトを行なうことができる。
は、複数のビット線対の一方のビット線のみに所定電位
を与え、選択されたワード線に接続されたメモリセルに
第１の情報を書込む。また、複数のビット線の他方のビ
ット線のみに所定電位を与えることにより、選択された
ワード線に接続されたメモリセルに第２の情報を書込
む。このようにして、列デコーダを用いることなく、フ
ラッシュライトを行なうことができる。
【００２８】第２の発明とは、第１のフラッシュライト
信号が、第１のフラッシュライト用選択線をとおして第
１のスイッチング手段が有する複数のトランジスタの制
御電極に与えられる。応答して、各トランジスタは一斉
にオン状態となり、複数のビット線対の一方のビット線
を所定電位にする。一方、第２のフラッシュライト信号
は、第２のフラッシュライト用選択線を通して第２のス
イッチング手段が有する複数のトランジスタの制御電極
に与えられる。応答して各トランジスタは、一斉にオン
状態となり、複数のビット線対の他方のビット線を所定
電位にする。このようにして、列デコーダを用いること
なくフラッシュライトを行なうことができる。
信号が、第１のフラッシュライト用選択線をとおして第
１のスイッチング手段が有する複数のトランジスタの制
御電極に与えられる。応答して、各トランジスタは一斉
にオン状態となり、複数のビット線対の一方のビット線
を所定電位にする。一方、第２のフラッシュライト信号
は、第２のフラッシュライト用選択線を通して第２のス
イッチング手段が有する複数のトランジスタの制御電極
に与えられる。応答して各トランジスタは、一斉にオン
状態となり、複数のビット線対の他方のビット線を所定
電位にする。このようにして、列デコーダを用いること
なくフラッシュライトを行なうことができる。
【００２９】さらに、第２の発明では、第１および第２
のフラッシュライト用選択線とワード線と平行して配置
され、第１フラッシュライト用選択線に第１のスイッチ
手段が接続され、第２のフラッシュライト用選択線に第
２のスイッチング手段が接続されているので、配線数ト
ランジスタの数が従来例よりも大幅に削減される。
のフラッシュライト用選択線とワード線と平行して配置
され、第１フラッシュライト用選択線に第１のスイッチ
手段が接続され、第２のフラッシュライト用選択線に第
２のスイッチング手段が接続されているので、配線数ト
ランジスタの数が従来例よりも大幅に削減される。
【００３０】
【実施例】以下、この発明の一実施例を図について説明
する。
する。
【００３１】図１は、この発明の半導体記憶装置の一実
施例を示すブロック図である。図１に示される半導体記
憶装置と図３の半導体記憶装置とは、次の相違がある。
すなわち、図１の半導体記憶装置は、１行のメモリセル
に一斉に「１」を書込むためのフラッシュライト信号Ｆ
Ｗと１行のメモリセルに一斉に「０」を書込むためのフ
ラッシュライト信号／ＦＷとを発生するフラッシュライ
ト信号発生回路２２と、フラッシュライト信号ＦＷまた
は／ＦＷに応答してオン状態となる複数のスイッチング
回路３０とが設けられている。列デコーダ１１は、図３
の列デコーダとは異なり、フラッシュライト信号ＦＷが
与えられていない。その他の回路については、図３に示
した半導体記憶装置と同様であり、同一符号を付し適宜
その説明は省略する。
施例を示すブロック図である。図１に示される半導体記
憶装置と図３の半導体記憶装置とは、次の相違がある。
すなわち、図１の半導体記憶装置は、１行のメモリセル
に一斉に「１」を書込むためのフラッシュライト信号Ｆ
Ｗと１行のメモリセルに一斉に「０」を書込むためのフ
ラッシュライト信号／ＦＷとを発生するフラッシュライ
ト信号発生回路２２と、フラッシュライト信号ＦＷまた
は／ＦＷに応答してオン状態となる複数のスイッチング
回路３０とが設けられている。列デコーダ１１は、図３
の列デコーダとは異なり、フラッシュライト信号ＦＷが
与えられていない。その他の回路については、図３に示
した半導体記憶装置と同様であり、同一符号を付し適宜
その説明は省略する。
【００３２】図２は、図１に示した半導体記憶装置の破
線で囲んだ部分の拡大回路図であり、スイッチング回路
３０、センスアンプ１４およびメモリセル１の詳細を示
す。
線で囲んだ部分の拡大回路図であり、スイッチング回路
３０、センスアンプ１４およびメモリセル１の詳細を示
す。
【００３３】図２を参照して、Ｘ０，Ｘ１はメモリセル
アレイＭＡの第１番目の行および第２番目の行のメモリ
セルを活性化するワード線である。また、Ｙ０，／Ｙ０
は、メモリセルアレイＭＡのうちの第１列のメモリセル
１に接続されるビット線であり、Ｙ１，／Ｙ１はメモリ
セルアレイＭＡの第２列のメモリセルに接続されるビッ
ト線である。。
アレイＭＡの第１番目の行および第２番目の行のメモリ
セルを活性化するワード線である。また、Ｙ０，／Ｙ０
は、メモリセルアレイＭＡのうちの第１列のメモリセル
１に接続されるビット線であり、Ｙ１，／Ｙ１はメモリ
セルアレイＭＡの第２列のメモリセルに接続されるビッ
ト線である。。
【００３４】各メモリセル１は、ワード線２、ビット線
３Ａまたは３Ｂとの交点に設けられたトランジスタ４、
およびデータを保持するためのキャパシタ５を含む。ト
ランジスタ４は、そのソースがビット線３Ａまたは３Ｂ
に、そのドレインがキャパシタ５の一端に、そのゲート
がワード線２に接続される。
３Ａまたは３Ｂとの交点に設けられたトランジスタ４、
およびデータを保持するためのキャパシタ５を含む。ト
ランジスタ４は、そのソースがビット線３Ａまたは３Ｂ
に、そのドレインがキャパシタ５の一端に、そのゲート
がワード線２に接続される。
【００３５】各スイッチング回路３０は、フラッシュラ
イト信号ＦＷが伝達されるフラッシュライト線３１、フ
ラッシュライト信号／ＦＷが伝達されるフラッシュライ
ト線３２、トランジスタ３３およびトランジスタ３４を
含む。トランジスタ３３は、そのゲートがフラッシュラ
イト線３１に、その一方のソースドレインがビット線３
Ａに、その他方のソース／ドレインが電源端子ＶD D に
接続される。トランジスタ３４は、そのゲートがフラッ
シュライト線３２に、その一方のソース／ドレインがビ
ット線３Ｂに、その他方のソースドレインが電源端子Ｖ
D D に接続される。
イト信号ＦＷが伝達されるフラッシュライト線３１、フ
ラッシュライト信号／ＦＷが伝達されるフラッシュライ
ト線３２、トランジスタ３３およびトランジスタ３４を
含む。トランジスタ３３は、そのゲートがフラッシュラ
イト線３１に、その一方のソースドレインがビット線３
Ａに、その他方のソース／ドレインが電源端子ＶD D に
接続される。トランジスタ３４は、そのゲートがフラッ
シュライト線３２に、その一方のソース／ドレインがビ
ット線３Ｂに、その他方のソースドレインが電源端子Ｖ
D D に接続される。
【００３６】フラッシュライト線３１および３２は、ワ
ード線２と平行かつ同材質、同工程によって形成され
る。また、トランジスタ３３および３４のチャネル上に
形成された絶縁層にフラッシュライト線３１および３２
が配設される。トランジスタ３３および３４のゲート電
極は、フラッシュライト線３１，３２の一部により構成
されている。すなわち、フラッシュライト線とトランジ
スタ３３，３４のゲート電極とは一体となっている。し
たがって、少ない素質でかつ簡単な構成によりメモリセ
ルの少なくとも２行分の面積にフラッシュライト機能実
現のための回路を設けているので、従来例よりも占有面
積が少なくてすむ。
ード線２と平行かつ同材質、同工程によって形成され
る。また、トランジスタ３３および３４のチャネル上に
形成された絶縁層にフラッシュライト線３１および３２
が配設される。トランジスタ３３および３４のゲート電
極は、フラッシュライト線３１，３２の一部により構成
されている。すなわち、フラッシュライト線とトランジ
スタ３３，３４のゲート電極とは一体となっている。し
たがって、少ない素質でかつ簡単な構成によりメモリセ
ルの少なくとも２行分の面積にフラッシュライト機能実
現のための回路を設けているので、従来例よりも占有面
積が少なくてすむ。
【００３７】センスアンプ１４は、ＰＭＯＳトランジス
タ４１、４３および４５と、ＮＭＯＳトランジスタ４
２、４４および４６とを含む。ＰＭＯＳトランジスタ４
１および４３のソースはＰＭＯＳトランジスタ４５のド
レインに共通に接続される。ＮＭＯＳトランジスタ４２
および４４は、そのソースがＮＭＯＳトランジスタ４６
のドレインに共通に接続される。ＰＭＯＳトランジスタ
４１およびＮＭＯＳトランジスタ４２は、そのゲートが
ビット線３Ｂに、そのドレインがビット線３Ａに共通に
接続される。ＰＭＯＳトランジスタ４３およびＮＭＯＳ
トランジスタ４３は、そのゲートがビット線３Ａに、そ
のドレインがビット線３Ｂに共通に接続される。すなわ
ち、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ
４２、およびＰＭＯＳトランジスタ４３とＮＭＯＳトラ
ンジスタ４４はコンプリメンタリ接続され、ビット線３
Ａ，３Ｂとの間の電位差が生じると強制的にビット線の
電位を電源電位または接地電位にする。なお、ＰＭＯＳ
トランジスタ４５およびＮＭＯＳトランジスタ４６は、
外部的に発生されるセンス信号に応答して活性化し、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタからなる差
動増幅回路を活性状態にする。
タ４１、４３および４５と、ＮＭＯＳトランジスタ４
２、４４および４６とを含む。ＰＭＯＳトランジスタ４
１および４３のソースはＰＭＯＳトランジスタ４５のド
レインに共通に接続される。ＮＭＯＳトランジスタ４２
および４４は、そのソースがＮＭＯＳトランジスタ４６
のドレインに共通に接続される。ＰＭＯＳトランジスタ
４１およびＮＭＯＳトランジスタ４２は、そのゲートが
ビット線３Ｂに、そのドレインがビット線３Ａに共通に
接続される。ＰＭＯＳトランジスタ４３およびＮＭＯＳ
トランジスタ４３は、そのゲートがビット線３Ａに、そ
のドレインがビット線３Ｂに共通に接続される。すなわ
ち、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ
４２、およびＰＭＯＳトランジスタ４３とＮＭＯＳトラ
ンジスタ４４はコンプリメンタリ接続され、ビット線３
Ａ，３Ｂとの間の電位差が生じると強制的にビット線の
電位を電源電位または接地電位にする。なお、ＰＭＯＳ
トランジスタ４５およびＮＭＯＳトランジスタ４６は、
外部的に発生されるセンス信号に応答して活性化し、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタからなる差
動増幅回路を活性状態にする。
【００３８】図２に示した回路の動作を説明する。Ｘ０
行上のメモリセルに「１」を書込む場合には、フラッシ
ュライト信号ＦＷが高レベルにされるために、トランジ
スタ３３が一斉に活性化する。それにより、電源端子Ｖ
D D とビット線３Ａとが接続され、ビット線３Ａと３Ｂ
との間に電位差が生じる。この電位差はセンスアンプ１
４により検出されかつ差動増幅される。それによりビッ
ト線３Ａの電位は、電源電位にまで上昇し、ビット線３
Ｂの電位は、接地電位にまで下降する。今、Ｘ０行のワ
ード線２が活性化されているとすると、ビット線３Ａ上
の電圧は、メモリセル１のトランジスタ４を通してキャ
パシタ５に与えられこのキャパシタ５に保持される。こ
のようにして、Ｘ０行の全メモリセルに一斉に「１」が
書込まれる。
行上のメモリセルに「１」を書込む場合には、フラッシ
ュライト信号ＦＷが高レベルにされるために、トランジ
スタ３３が一斉に活性化する。それにより、電源端子Ｖ
D D とビット線３Ａとが接続され、ビット線３Ａと３Ｂ
との間に電位差が生じる。この電位差はセンスアンプ１
４により検出されかつ差動増幅される。それによりビッ
ト線３Ａの電位は、電源電位にまで上昇し、ビット線３
Ｂの電位は、接地電位にまで下降する。今、Ｘ０行のワ
ード線２が活性化されているとすると、ビット線３Ａ上
の電圧は、メモリセル１のトランジスタ４を通してキャ
パシタ５に与えられこのキャパシタ５に保持される。こ
のようにして、Ｘ０行の全メモリセルに一斉に「１」が
書込まれる。
【００３９】次にＸ０行のメモリセルに「０」を書込む
場合にはフラッシュライト信号／ＦＷを高レベルにし、
トランジスタ３４を活性化する。それにより、電源端子
ＶD D とビット線３Ｂとが接続され、ビット線３Ａと３
Ｂとの間に電位差が生じる。センスアンプ１４は、この
電位差を差動増幅し、ビット３Ａの電位を接地レベルに
し、ビット線３Ｂの電位を電源電位にする。このように
して、接地レベルにされた電圧信号がビット線３Ａを通
して、選択されたＸ０行のすべてのメモリセルに伝達さ
れる。したがって、Ｘ０行の全メモリセルに「０」が書
込まれことになる。なお、図２に示したトランジスタ３
３、３４は、電源端子ＶD D に接続されているが、電源
端子に代えて接地端子に接続することもできる。ただ
し、この場合には、書込データ「１」，「０」が前述の
実施例とは逆になる。
場合にはフラッシュライト信号／ＦＷを高レベルにし、
トランジスタ３４を活性化する。それにより、電源端子
ＶD D とビット線３Ｂとが接続され、ビット線３Ａと３
Ｂとの間に電位差が生じる。センスアンプ１４は、この
電位差を差動増幅し、ビット３Ａの電位を接地レベルに
し、ビット線３Ｂの電位を電源電位にする。このように
して、接地レベルにされた電圧信号がビット線３Ａを通
して、選択されたＸ０行のすべてのメモリセルに伝達さ
れる。したがって、Ｘ０行の全メモリセルに「０」が書
込まれことになる。なお、図２に示したトランジスタ３
３、３４は、電源端子ＶD D に接続されているが、電源
端子に代えて接地端子に接続することもできる。ただ
し、この場合には、書込データ「１」，「０」が前述の
実施例とは逆になる。
【００４０】次に、図１および図２に示した半導体記憶
装置の全体の動作を説明する。フラッシュライトモード
あるいはイニシャライズモードを指定する際には、外部
端子６Ａに行アドレス信号が与えられ、外部端子６Ｂに
／ＲＡＳ信号が与えられ、外部端子６Ｇに／ＤＳＦ信号
が与えられる。アドレスバッファ７はＲＡＳバッファ８
からの行アドレスストローブ信号に応答して、外部端子
６Ａからの行アドレス信号を保持し、これを行デコーダ
１０に与えられる。行デコーダ１０は、与えられた行ア
ドレス信号に応答して１本のワード線２を選択する。選
択されたワード線上のメモリセル２が活性化する。
装置の全体の動作を説明する。フラッシュライトモード
あるいはイニシャライズモードを指定する際には、外部
端子６Ａに行アドレス信号が与えられ、外部端子６Ｂに
／ＲＡＳ信号が与えられ、外部端子６Ｇに／ＤＳＦ信号
が与えられる。アドレスバッファ７はＲＡＳバッファ８
からの行アドレスストローブ信号に応答して、外部端子
６Ａからの行アドレス信号を保持し、これを行デコーダ
１０に与えられる。行デコーダ１０は、与えられた行ア
ドレス信号に応答して１本のワード線２を選択する。選
択されたワード線上のメモリセル２が活性化する。
【００４１】外部端子６Ｇに与えられた／ＤＳＦ信号は
ＤＳＦバッファ２１に与えられ、ここで信号のレベルが
変換された後フラッシュライト信号発生回路２２に与え
られる。フラッシュライト信号発生回路２２は、／ＤＳ
Ｆ信号およびＲＡＳバッファ８からの行アドレスストロ
ーブ信号に応答してフラッシュライト信号ＦＷまたは／
ＦＷを発生する。なお、メモリセルに「１」を書込む場
合には、フラッシュライト信号ＦＷを高レベルにし、
「０」を書込む場合には、フラッシュライト信号／ＦＷ
を高レベルにする。高レベルのフラッシュライト信号Ｆ
Ｗまたは／ＦＷを受けた複数のスイッチング回路３０
は、一斉に活性化される。
ＤＳＦバッファ２１に与えられ、ここで信号のレベルが
変換された後フラッシュライト信号発生回路２２に与え
られる。フラッシュライト信号発生回路２２は、／ＤＳ
Ｆ信号およびＲＡＳバッファ８からの行アドレスストロ
ーブ信号に応答してフラッシュライト信号ＦＷまたは／
ＦＷを発生する。なお、メモリセルに「１」を書込む場
合には、フラッシュライト信号ＦＷを高レベルにし、
「０」を書込む場合には、フラッシュライト信号／ＦＷ
を高レベルにする。高レベルのフラッシュライト信号Ｆ
Ｗまたは／ＦＷを受けた複数のスイッチング回路３０
は、一斉に活性化される。
【００４２】このようにして、書込をしたいワード線２
とフラッシュライト用のスイッチング回路３０とが活性
化した後に、センスアンプ１４によりビット線３Ａ，３
Ｂ間の電位を増幅することにより、フラッシュライトが
完了する。
とフラッシュライト用のスイッチング回路３０とが活性
化した後に、センスアンプ１４によりビット線３Ａ，３
Ｂ間の電位を増幅することにより、フラッシュライトが
完了する。
【００４３】
【発明の効果】以上のこの発明による半導体記憶装置で
あれば、列デコーダを活性化する必要がないので、フラ
ッシュライトあるいはイニシャライズモードにする際
に、従来例よりも書込速度を早くすることができるとと
もに、消費電力を低減することができる。また、フラッ
シュライト、イニシャライズモードを実現するための素
子数が従来例よりも少ないので、半導体記憶装置を小型
にできるという効果が得られる。
あれば、列デコーダを活性化する必要がないので、フラ
ッシュライトあるいはイニシャライズモードにする際
に、従来例よりも書込速度を早くすることができるとと
もに、消費電力を低減することができる。また、フラッ
シュライト、イニシャライズモードを実現するための素
子数が従来例よりも少ないので、半導体記憶装置を小型
にできるという効果が得られる。
【図面の簡単な説明】
【図１】図１はこの発明に係る半導体記憶装置の一実施
例を示すブロック図である。
例を示すブロック図である。
【図２】図１に示した半導体記憶装置のスイッチング回
路３０、センスアンプ１４、メモリセル１の詳細を示す
回路図である。
路３０、センスアンプ１４、メモリセル１の詳細を示す
回路図である。
【図３】従来の半導体記憶装置のブロック図である。
【図４】図３に示した半導体記憶装置の通常の書込動作
を説明するためのブロック図である。
を説明するためのブロック図である。
【図５】図３に示した半導体記憶装置のフラッシュライ
ト動作を説明するためのブロック図である。
ト動作を説明するためのブロック図である。
【図６】図６は、列デコーダを使用しないで、フラッシ
ュライトなどを行なうことのできる従来の半導体記憶装
置の回路図である。
ュライトなどを行なうことのできる従来の半導体記憶装
置の回路図である。
２１ ＤＳＦバッファ ２２ フラッシュライト信号発生回路 ３０ スイッチング回路 １０ 行デコーダ ＦＷ，／ＦＷ フラッシュライト信号
Claims (2)
- 【請求項１】 複数行、複数列に配設され、それぞれが
第１の情報または第２の情報を記憶する複数のメモリセ
ル、 複数行に配設され、それぞれが対応した行に配設された
複数のメモリセルに接続された複数のワード線、 複数列に配設され、それぞれが対応した列に配設された
複数のメモリセルに接続された複数のビット線対、 複数列に配設され、それぞれが対応した列に配設された
ビット線対に接続され、ビット線対に現われた電位差を
増幅するための複数のセンスアンプ、 一斉書込指定信号を受け、上記複数のワード線のうちの
選択されたワード線に接続された複数のメモリセルに第
１の情報を書込むとき、上記複数のビット線対の一方の
ビット線のみに所定電位を与えるとともに、上記複数の
ワード線のうちの選択されたワード線に接続された複数
のメモリセルに第２の情報を書込むとき、上記複数のビ
ット線対の他方のビット線のみに所定電位を与えるフラ
ッシュライト書込手段を備えた半導体記憶装置。 - 【請求項２】 複数行、複数列に配列されたメモリセ
ル、 複数行に配設され、それぞれが対応した行に配設された
複数のメモリセルに接続された複数のワード線、 複数列に配設され、それぞれが対応した列に配設された
複数のメモリセルに接続された複数のビット線対、 複数列に配設され、それぞれが対応した列に配設された
ビット線対に接続され、ビット線対に現われた電位差を
増幅するための複数のセンスアンプ、 上記ワード線と平行して配置され、第１のフラッシュラ
イト信号が印加される第１のフラッシュライト用選択
線、 上記ワード線と平行して配設され、第２のフラッシュラ
イト信号が印加される第２のフラッシュライト用選択
線、 上記複数のビット線対の一方のビット線と所定電位ノー
ドとの間に接続され、制御電極が上記第１のフラッシュ
ライト用選択線に接続された複数のトランジスタを有す
る第１のスイッチング手段、 上記複数のビット線対の他方のビット線と上記所定電位
ノードとの間に接続され、制御電極が上記第２のフラッ
シュライト用選択線に接続された複数のトランジスタを
有する第２のスイッチング手段を備えた半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4119202A JPH05314763A (ja) | 1992-05-12 | 1992-05-12 | 半導体記憶装置 |
| KR1019930008064A KR960002827B1 (ko) | 1992-05-12 | 1993-05-11 | 플래쉬 라이팅이 가능한 반도체 기억장치와 플래쉬 라이팅 방법 |
| US08/059,406 US5341332A (en) | 1992-05-12 | 1993-05-11 | Semiconductor memory device capable of flash writing and method of flash writing |
| DE4315714A DE4315714A1 (de) | 1992-05-12 | 1993-05-11 | Halbleiterspeichereinrichtung mit Flash-Schreibeigenschaften und Flash-Schreibverfahren |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4119202A JPH05314763A (ja) | 1992-05-12 | 1992-05-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314763A true JPH05314763A (ja) | 1993-11-26 |
Family
ID=14755461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4119202A Pending JPH05314763A (ja) | 1992-05-12 | 1992-05-12 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5341332A (ja) |
| JP (1) | JPH05314763A (ja) |
| KR (1) | KR960002827B1 (ja) |
| DE (1) | DE4315714A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235193A (ja) * | 1993-12-28 | 1995-09-05 | Toshiba Corp | 半導体記憶装置 |
| DE4442127A1 (de) * | 1994-09-30 | 1996-04-04 | Sel Alcatel Ag | Verfahren zur Speicherverwaltung eines Flash-Speichers |
| DE19919360C2 (de) * | 1999-04-28 | 2001-09-20 | Infineon Technologies Ag | Integrierter Speicher mit Bitleitungen, Wortleitungen und Plattenleitungen sowie Betriebsverfahren für einen entsprechenden Speicher |
| DE10058965B4 (de) * | 2000-11-28 | 2007-10-11 | Infineon Technologies Ag | RAM-Speicher |
| US6442069B1 (en) * | 2000-12-29 | 2002-08-27 | Intel Corporation | Differential signal path for high speed data transmission in flash memory |
| US6574141B2 (en) | 2000-12-29 | 2003-06-03 | Intel Corporation | Differential redundancy multiplexor for flash memory devices |
| JP2009211234A (ja) * | 2008-03-01 | 2009-09-17 | Toshiba Corp | メモリシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165093A (ja) * | 1987-12-21 | 1989-06-29 | Toshiba Corp | 半導体メモリ |
| JPH04291086A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2569010B2 (ja) * | 1986-05-21 | 1997-01-08 | 株式会社日立製作所 | 半導体メモリ |
| JPH0770212B2 (ja) * | 1988-07-19 | 1995-07-31 | 日本電気株式会社 | 半導体メモリ回路 |
| JPH0283892A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02189790A (ja) * | 1989-01-18 | 1990-07-25 | Mitsubishi Electric Corp | ダイナミック形半導体記憶装置 |
| KR920001081B1 (ko) * | 1989-06-10 | 1992-02-01 | 삼성전자 주식회사 | 램 테스트시 고속기록회로 |
| US5134589A (en) * | 1989-10-30 | 1992-07-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a flash write function |
| JPH03278389A (ja) * | 1990-03-27 | 1991-12-10 | Nec Corp | 読み書き制御回路 |
| JP2704041B2 (ja) * | 1990-11-09 | 1998-01-26 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ装置 |
-
1992
- 1992-05-12 JP JP4119202A patent/JPH05314763A/ja active Pending
-
1993
- 1993-05-11 KR KR1019930008064A patent/KR960002827B1/ko not_active IP Right Cessation
- 1993-05-11 DE DE4315714A patent/DE4315714A1/de not_active Withdrawn
- 1993-05-11 US US08/059,406 patent/US5341332A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165093A (ja) * | 1987-12-21 | 1989-06-29 | Toshiba Corp | 半導体メモリ |
| JPH04291086A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960002827B1 (ko) | 1996-02-26 |
| KR940006136A (ko) | 1994-03-23 |
| US5341332A (en) | 1994-08-23 |
| DE4315714A1 (de) | 1993-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980407 |