KR960002827B1 - 플래쉬 라이팅이 가능한 반도체 기억장치와 플래쉬 라이팅 방법 - Google Patents

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Description

플래쉬 라이팅이 가능한 반도체 기억장치와 플래쉬 라이팅 방법

제1도는 본 발명에 따른 반도체 기억장치의 하나의 실시예를 보여주는 블럭 다이어그램.

제2도는 제1도에 보인 플래쉬 라이트신호발생회로를 보여주는 회로 다이어그램.

제3도는 제1도에 보인 반도체 기억장치내의 스위칭회로(30), 감지증폭기(sense amplifier)(14), 그리고 메모리셀(1)을 상세하게 보여주는 회로 다이어그램.

제4도는 제1도에서 제3도에 보인 반도체 기억장치의 서술에서 사용하기 위한 타이밍 챠트(timing chart).

제5도는 본 발명의 반도체 기억장치가 이용된 비디오 RAM을 도시적으로 보여주는 블럭 다이어그램.

제6도는 제1도에서 보인 반도체 기억장치(DRAM)이 제5도에 보인 비디오 RAM에 이용된 것을 보여주는 블럭 다이어그램.

제7도는 종래의 반도체 기억장치를 보여주는 블럭다이어그램.

제8도는 제7도에서 보인 플래쉬 라이트신호 발생회로를 보여주는 회로 다이어그램.

제9도는 제8도에서 보인 플래쉬 라이트 신호 발생회로의 서술에서 사용하기 위한 타이밍 챠트(timing chart).

제10도는 제7도에서 보인 반도체 기억장치에 의한 통상적인 쓰기동작의 서술에서 사용하기 위한 흐름도.

제11도는 제7도에서의 표준쓰기(NORMAL WRITE) 동작의 서술에서 사용하기 위한 타이밍 챠트(timing chart).

제12도는 제7도에서 보인 반도체 기억장치에 의한 플래쉬 라이트 동작의 서술에서 사용하기 위한 흐름도.

제13도는 제7도에서 보인 DRAM의 플래쉬 라이트(FLASH WRITE) 동작을 서술에서 사용하기 위한 타이밍 챠트.

제14도는 열 디코우더를 사용하지 않고 플래쉬 라이트동작 등이 가능한 종래의 반도체장치를 보여주는 회로 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

10 : 행 디코우더 21 : DSF버퍼

22 : 플래쉬 라이트신호 발생회로 30 : 스위칭 회로

FW,/FW : 플래쉬 라이트 신호

본 발명은 일반적으로 반도체 기억장치와 그 제조방법에 관한 것으로서 특히, 하나의 워드선과 접속된 복수의 메모리셀에 한번에 데이터를 쓸 수 있는 반도체 기억장치와 그 제조방법에 관한 것이다.

종래에 반도체 기억장치를 고속으로 액세스하기 위해서 한번에 하나의 워드선과 접속된 모든 메모리셀에 같은 데이터를 쓰는 방법이 알려졌다(아래에서 이 방법을 "플래쉬 라이트(flash write)"라 할 것이다).

제7도는 종래의 동적 반도체 기억장치를 보여주는 블럭 다이어그램이다.

제7도에 관해 설명하면, 매트릭스로 배열된 메모리셀(1), 매트릭스ㅇ,; 행 (row)에 대응되어 설치된 워드선(2), 그리고 매트릭스의 열(column)에 대응되고 선택적으로 설치된 BL상의 비트선(3A)과 /BL상의 비트선(3B)을 포함하는 반도체 기억장치이다.

비트선(3A)와 (3B)는 한쌍으로 서로 인접되어 있다.

메모리셀(1)은 워드선(2)의 교차점에 설치되고, BL상의 비트선(3A)와 /BL상의 비트선(3B)중에 하나가 배치된다.

반도체 기억장치는 외부단자(6A)와 (6G)를 포함한다.

메모리셀(1)로 그리고 그곳으로부터 데이터를 입력하고 출력하기 위한 행과 열 어드레스(column address)가 외부단자(6A)로 입력된다.

외부단자(6B)와 (6C)는 각각 행과 열 어드레스신호를 내부에서 얻기 위한 클럭신호인 /RAS(Row Address Strobe)신호와 /CAS(Coulmn Address Strobe)신호를 제공한다.

외부단자(6D)와 (6E)는 각각 데이터 신호를 출력하고 입력한다. /WE신호는 외부에서 공급된 데이터신호를 내부에서 받기 위한 클럭신호로서 외부단자(6F)에 입력한다

외부단자(6G)는 플래쉬 라이트모드를 지정하기 위한 신호 DSF(Data-in Sepcial Flag)를 제공한다.

제7도에 보인 반도체 기억장치에 부가하여 메모리셀 배열을 위한 주변회로, 어드레스버퍼(7), RAM버퍼(8), CAS버퍼(9), 행디코우더(row decoder)(10), 열 디코우더(column decoder)(11), 데이터 입출력선(12), 입출력 게이트(13), 감지증폭기(sense amplifier)(14), 전치증폭기(preamp)(15), 주증폭기(16), 입력데이터버퍼(17), WE버퍼(18), DSF버퍼(21), 그리고 플래쉬 라이트신호 발생회로(22)를 포함한다.

어드레스버퍼(7)은 외부단자(6A)로 입력한 신호의 레벨로 변한다.

RAS버퍼(8)은 외부단자(6B)로 보내진 /RAS신호의 레벨로 변한다.

CAS버퍼(9)는 외부단자(6C)로 보내진 /CAS신호의 레벨로 변한다.

행 디코우더(10)은 어드레서버퍼(7)과 워드선(2) 사이에 설치되고, 어드레스버퍼(7)로부터 행 어드레스(row address)신호에 대하여 지정된 워드선(2)을 선택한다.

열 디코우더(11)는 어드레스버퍼(7)과 비트선(3A),(3B) 사이에 설치되고, 어드레스버퍼(7)로부터 열 어드레스신호에 대하여 지정된 비트선의 쌍(3A,)(3B)를 선택한다.

데이터 입출력선(12)은 메모리셀(1)로/로부터 데이터를 입출력한다.

입출력 게이트(13)은 비트선(3A,)(3B)와 입출력선(12) 사이에 설치되고, 하나의 비트선과 접속된 하나의 소오스/드레인 전극을 가지고, 다른 소오스/드레인 전극은 입출력선(12)과 접속되고, 그 게이트 전극은 열 디코우더(11)와 접속된다.

감지증폭기(14)는 비트선(3A)와 (3B) 사이의 전위차를 증폭한다.

전치증폭기(15)는 입출력선상에 나타나는 작은 전위차를 가진 데이터신호를 증폭한다.

주증폭기(16)은 출력을 위해 전치증폭기(15)로 부터 데이터 신호를 증폭한다.

입출력 데이터버퍼(17)은 외부단자(6E)로 입력한 데이터의 레벨로 변한다.

WE버퍼(18)은 외부단자(6F)로 보내진 외부 라이트신호/WE의 레벨로 변한다.

DSF버퍼(21)은 외부단자(6G)로 보내진 플래쉬 라이트모드 지정신호 DSF의 레벨로 변한다.

플래쉬 라이트신호 발생회로(22)는 DSF버퍼(21)로부터의 신호출력에 대하여 플래쉬 라이트신호 FW를 발생하고, 행 어드레스는 RAS버퍼(8)로부터 신호출력을 스트로브(strobe) 한다.

제8도는 제7도에서 보인 플래쉬 라이트신호 발생회로(22)를 보여주는 회로 다이그램이다.

제9도는 제8도에서 보인 플래쉬 라이트신호 발생회로(22)의 동작을 서술하는데에 사용하기 위한 타이밍 챠트(timing chart)이다.

제8도를 참조하면, 플래쉬 라이트신호 발생회로(22)는 논리게이트(22a), clocked 반전회로(inverter)(22b), 그리고 반전회로(inverter)(22c-22f)를 포함한다.

논리게이트(22a)는 정논리의 OR게이트이다.

clocked 반전회로(22b)는 /RAS신호와 반전회로(22c)로부터의 출력신호에 대하여 논리게이트(22a)의 출력을 반전한다.

반전회로(22d)와 (22e)는 래치회로를 구성하고, clocked 반전회로(22b)의 출력레벨을 유지한다.

반전회로(22f)는 반전회로(22d)의 출력레벨을 반전하고, 그 결과 반전된 출력레벨이 플래쉬 라이트신호(FW)로서 열 디코우더(11)로 출력한다.

제9도를 참조하면, 제8도에 보인 플래쉬 라이트신호 발생회로(22)의 동작을 서술한다.

통상적으로 동작시에, DSF신호는 "L"레벨이고, /RAS신호가 발생하는 경우에 colcked 반전회로(22b)는 출력신호를 반전하지 않기 때문에 플래쉬 라이트신호(FW)는 그 레벨에서 유지된다.

플래쉬 라이팅 동작동안에, DSF신호는 잠시동안 "H"레벨로 끌어당겨지고, colocked 반전회로(22)는 /RAS신호가 떨어질때(falling) DSF신호("H"레벨)를 검출하고, 반전회로(22d)와 (22e)로 "H"레벨을 보낸다.

반전회로(22d)와 (22e)는 clocked 반전회로(22b)의 출력("H"레벨)을 래치한다.

반전회로(22d)의 출력은 반전회로(22f)에서 반전되고, 따라서 반전된 신호는 플래쉬 라이트신호(FW)로서 열 디코우더(11)로 보내진다.

제10도는 제7도에 보인 반도체 기억장치의 통상적인 동작을 서술하는데에 사용하는 타이밍 차트(timimng chart)이고, 제11도는 통상적인 동작에서의 타이밍 챠트이다.

제12도는 플래쉬 라이팅 동작의 보기에서 사용하기 위한 흐름도(flow chart)이고, 제13도는 플래쉬 라이팅 동작에서의 타이밍 차트이다. 제7도에서 보인 반도체 기억장치의 동작을 설명하면 다음과 같다.

통상적인 읽기동작이 제10도와 제11도에 보인 바와같이 구성될 때,

(1) 행 어드레스 신호는 외부단자(6A)로 입력한다.

(2) 외부단자(6B)로부터의 /RAS신호가 행 디코우더(10)을 활성화하고, 행 어드레스신호가 복호된다.

따라서 지시된 행이 선택된다.

메모리셀(1)이 복수의 블럭으로 나뉘어진다면, 하나의 단위블럭내의 하나의 워드선(2)이 선택된다.

(3) 감지증폭기(14)는 비트선(3A)와 (3B) 사이의 전위차를 증폭하기 위해 동작한다.

(4) 열 어드레스신호는 /CAS신호에 의한 열 디코우더(11)의 활성화에 의해 얻어지고, 열 어드레스신호에서 얻어진 것에 대응하는 비트선(3A)와 (3B)의 쌍이 선택되고, 그것에 의해서 입출력 게이트(13)가 "ON"되고, 비트선(3A)와 (3B) 사이의 전위차가 입출력선(12)로 전달된다.

(5) 상기 전위차가 전치증폭기(15)에 의해 증폭되고, 증폭된 전위차가 주증폭기(16)으로 전달되고, 데이터신호로서의 출력이 외부단자(6D)로 전달된다.

통상적인 라이팅 동작이수행될때, 행 어드레스신호에 대응하는 워드선과 열 어드레스신호에 대응하는 비트선이 상기 서술된 읽기동작과 같은 방법으로 선택되고, 감지증폭기(14)가 활성화된다.

외부단자(6E)로부터의 라이트 데이터신호가 외부단자(6F)로부터의 /WE신호에 의해 내부로 얻어지고, 입력 데이터버퍼(17)로부터 입출력선(12)로 전달된다.

따라서, 전위차가 입출력선(12)으로 전달되게 하는 감지증포기(14)에 의해 비트선(3A)와 (3B) 사이의 전위차가 증폭되고, 그 전위가 선택된 메모리셀내에 저장된다.

통상적인 읽기 그리고 쓰기동작과 달리, 제7도에 보인 반도체 기억장치는 제12도와 제13도에 보인 바와 같이 하나의 워드선(2)와 접속된 모든 메모리셀(1)의 내용이 한 사이클에 같은 데이터로 대체되는 플래쉬 라이트 동과 같은 특별한 동작을 수행한다.

플래쉬 쓰기 동작시에, (1) 행 어드레스신호가 외부단자(6A)에 입력되고, DSF신호가 외부단자(6G)에 입력된다.

(2) 행 디코우더(10)는 외부단자(6A)로부터의 /RAS신호에 의해 활성화되고, 행 어드레스신호는 행 디코우더(10)에 의해 복호(decode)된다.

따라서, 단위블럭내의 워드선(2)중의 하나가 선택된다.

(3) 플래쉬 라이트신호 발생회로(22)는 /RAS신호와 DSF신호에 반응하여 플래쉬 라이트신호(FW)를 발생하고, 발생된 플래쉬 라이트신호(FW)는 열 디코우더(11)로 보내진다.

이것이 열 디코우더(11)을 활성화하고, 단위블럭내의 모든 비트선(3A)와 (3B)이 입출력선(12)와 접속된다.

(4) 내부 레지스터에 저장된 데이터신호는 표시하지 않았고, 외부단자(6E)로부터 입력 데이터버퍼(17)로 입력한 데이터신호가 입출력 데이터선(12)로 전달된다.

(5) 감지증폭기(14)는 비트선(3A)와 (3B) 사이의 전위차를 증폭하기 위해 동작되고, 증폭된 전위차가 데이터로서 상기 서술된 하나의 워드선과 (2) 접속된 모든 메모리셀(1)들에 쓰여진다.

상기에서, 플래쉬 라이트동작은 논리적인 동작순서내에서의 통상적인 모드와 매우 다르다.

특별히 데이터신호가 입출력 된(12)로부터 비트선(3A)와 (3B)에 쓰여지고, 비트선(3A)와 (3B) 쌍만이 통상적인 모드에서 출력선(12)와 접속되는데, 하나의 단위 블럭내의 모든 비트선(3A)와 (3B)가 한번에 플래쉬 라이트동작으로 접속되고, 따라서 부하량이 증가한다.

이는 낮은 동작속도와 큰 전력소비의 이유이다.

제13도에 설명된 바와같이, 감지증폭기(14)는 /RAS신호처럼 같은 사이클내에서 활성화상태(100nsec)와 프리 차아지(precharge)상태(40nsec)에서 얻어지기 때문에, 140nsec가 한 행에 대해 플래쉬 라이트 동작을 위해 필요하다.

큰 전력소비의 문제를 해결하기 위해, 제14도에 보인 바와 같이 각각의 메모리셀에 플래쉬 쓰기를 위해 메모리셀을 사용하는 것이 고려되었다(일본 특허공개공보 No.2-189790 참조).

제14도에 보인 메모리셀은 각각의 워드선(2)과 평행하게 설치된 제2워드선(19), 각각의 비트선(3A)와 평행하게 설치된 제2비트선(20), 제2워드선(19)와 제2비트선(20)의 교차점에 설치된 스위칭 트랜지스터(21), 그리고 제2비트선(20)으로 고정된 데이터(전력공급전위 또는 접지전위)를 보내기 위한 스위칭 회로(22)를 포함한다.

제14도에 보인 메모리셀에 있어서, 제2워드선(19)가 스위칭 트랜지스터(21)을 활성화하고, 고정데이터가 제2비트선으로 보내진다.

따라서, 플래쉬 쓰기와 초기모드가 열 디코우더를 활용하지 않고 실행할 수 있다.

제14도에 보인 메모리셀에 있어서, 메모리셀 배열의 면적이 각각의 메모리셀에 대해 제2워드선(19), 제2비트선(20), 그리고 스위칭 트랜지스터(21)의 설비에 의해 증가된다.

따라서 개선의 여지가 존재한다.

본 발명의 목적은 반도체 기억장치에 있어서 고속에서 그리고 감소된 전력소비를 가지고 플래쉬 쓰기모드에서 동작하는 것을 구성하는 것이다.

본 발명의 다른 목적은 반도체 기억장치에 있어서 단순한 배치에서 플래쉬 쓰기모드 기능을 달성하는 것이다.

반도체장치는 서로 상보적인 제1 그리고 제2정보의 하나 또는 다른 하나를 저장하기 위한 각각 복수행과 복수열내의 복수 메모리셀, 대응하는 행에 설치된 복수 메모리셀과 연결된 복수행내의 복수워드선, 대응하는 열에 설치된 복수 메모리셀과 연결된 복수열내의 복수 비트선쌍, 비트선쌍 사이의 나타나는 전위를 증폭하기 위해 대응하는 열에 설치된 비트선쌍과 연결된 복수열내의 복수 감지증폭기를 포함한다.

동시에 공통행내의 복수셀에 같은 정보를 플래쉬 쓰는 방법은 복수 워드선들중에서 하나를 선택하는 단계, 선택된 워드선과 접속된 메모리셀에 제1 또는 제2정보를 쓰기 위해 각각의 복수 비트선쌍중에 한 비트선에만 소정의 전위를 공급하는 단계, 그리고 플래쉬 쓰기동작이 종료될 때까지 활성화 상태에서 복수 감지 증폭기를 유지하기 위한 신호를 발생하는 단계를 포함한다.

동작에 있어서 각각의 복수 비트선쌍중 단지 하나의 비트선에 소정의 전위의 공급에 의해 플래쉬 라이팅 동작이 수행되고, 따라서 열 디코우더를 사용하는 경우에 비하여 전력소비가 감소될 수 있다.

그 위에 플래쉬 라이팅 동작이 종료될때까지 활성화 상태에서 복수 감지증폭기의 유지에 의해 감지증폭기를 프리차아징(precharging) 위한 사이클이 불필요하고, 따라서 플래쉬 라이팅 동작을 위한 시간을 줄일 수 있다.

더 간략히 설명하면, 본 발명에 따른 반도체 기억장치는 복수 메모리셀, 복수 워드선, 복수 비트선쌍, 복수 감지증폭기, 그리고 플래쉬 라이트회로를 포함한다.

복수 메모리셀은 각각 제1정보와 제2정보를 저장하기 위해 복수행과 복수열의 매트릭스내에 배치된다.

복수 워드선은 복수행내에 배치되고, 대응하는 행에 설치된 복수 메모리셀에 각각 접속된다.

복수 비트선쌍은 복수열내에 배치되고, 대응하는 열에 설치된 복수 메모리셀에 각각 접속된다.

플래쉬 라이트 지정신호에 대하여 복수의 워드선중에 선택된 하나와 접속된 복수의 메모리셀에 플래쉬 라이트회로가 제1 또는 제2정보를 쓸때, 비트선쌍중 하나의 비트선에 소정의 전위를 보낸다.

감지증폭기 활성화회로는 플래쉬 라이팅 동작이 종료될때까지 플래쉬 라이트 회로로부터의 출력신호에 대하여 활성화상태에서 복수 감지증폭기를 유지하기 위한 신호를 발생한다.

동작중에 플래쉬 라이트회로는 플래쉬 라이트 지정신호에 대하여 각각의 복수 비트선쌍중에 단지 하나의 비트선에만 소정의 전위를 보낸다.

복수 감지증폭기는 비트선에 보내진 소정의 전위를 증폭하고, 선택된 워드선과 접속된 메모리셀에 증폭된 전위를 보낸다.

그 결과, 플래쉬 라이팅 동작은 열 디코우더의 활용없이 수행될 수 있다.

플래쉬 라이팅 동작이 종료될때까지 활성화 상태에서 복수의 감지증폭기의 유지에 의해, 감지증폭기를 프리차아징하기 위한 사이클이 불필요하고, 그러므로 플래쉬 라이팅을 위해 필요한 시간이 감소될 수 있다.

따라서, 플래쉬 라이트동작은 열 디코우더의 사용없이 접속될 수 있다.

본 발명의 다른 국면에 따른 반도체 기억장치는 복수 메모리셀, 복수 워드선, 복수 비트선쌍, 복수 감지 증폭기, 플래쉬 라이트를 위한 제1선택선, 플래쉬 라이트를 위한 제2선택선, 제1스위칭 회로, 그리고 제2스위칭 회로를 포함한다.

복수 메모리셀은 복수열과 복수행내에 배치되고, 제1 또는 제2정보를 각각 저장하기 위함이다.

복수 워드선은 복수행내에 배치되고, 대응하는 행에 설치된 복수 메모리셀에 각각 접속된다.

복수 비트선쌍은 복수열내에 배치되고, 대응하는 열에 설치된 복수 메모리셀에 각각 접속된다.

복수 감지증폭기는 복수열내에 배치되고, 대응하는 열에 설치된 비트선쌍에 각각 접속된다.

플래쉬 라이트를 위한 제1선택선은 워드선과 병렬로 배치되고, 제1플래쉬 라이트신호로 제공된다.

플래쉬 라이트를 위한 제2선택선은 워드선과 병렬로 배치되고, 제2플래쉬 라이트신호로 제공된다.

각각의 복수 비트선쌍중 하나의 비트선과 소정의 전위 노드 사이에 접속된 제1스위칭회로는 플래쉬 라이트를 위한 제1선택선과 접속된 제어전극을 가진다.

각각의 복수 비트선쌍중 다른 하나의 비트선과 소정의 전위 노드 사이에 접속된 제2스위칭 회로는 플래쉬 라이트를 위한 제2선택선과 접속된 제어전극을 가진다.

동작에 있어서 제1플래쉬 라이트신호가 플래쉬 라이트를 위해 제1선택선을 통하여 제1스위칭 회로에 속하는 복수 트랜지스터의 제어전극으로 보내진다.

트랜지스터가 블럭속에서 "ON"으로 반응하고, 각각의 복수 비트선쌍중 하나의 비트선을 소정의 전위로 끌어올린다. 그 동안 제2플래쉬 라이트신호가 플래쉬 라이트를 위해 제2선택선을 통하여 제2스위칭 회로에 속하는 복수 트랜지스터의 제어전극으로 보내진다.

트랜지스터가 블럭속에서 "ON"으로 반응하고, 각각의 복수 비트선쌍중 하나의 비트선을 소정의 전위노드의 레벨로 끌어올린다.

따라서, 플래쉬 라이트동작은 열 디코우더의 요구없이 구성될 수 있다.

그 위에, 플래쉬 라이트를 위한 제1 그리고 제2선택선이 워드선과 평행하게 설치되고, 제1스위칭 회로는 플래쉬 라이트를 위한 제1선택선과 접속되고, 제2스위칭 회로는 플래쉬 라이트를 위한 선택선과 접속되고, 많은 수의 필요한 상호 연결(interconnection)과 트랜지스터가 종래의 예제에 비하여 크게 감소된다.

첨부한 도면과 결합될 때 전술한 것과 본 발명의 다른 목적, 특징, 관점, 그리고 장점이 다음의 본 발명의 상세한 설명에 더 명백해질 것이다.

[우선 실시예의 서술]

제1도는 본 발명에 다른 반도체 기억장치의 하나의 실시예를 보여주는 블럭 다이어그램이다.

제1도에서의 반도체 기억장치와 제7도에서의 반도체 기억장치 사이에 존재하는 차이는 다음과 같다.

즉, 제1도에서의 반도체 기억장치는 행내의 메모리셀내에 한번에 "1"을 쓰기 위해 플래쉬 라이트신호(FW), 그리고 행내의 메모리셀내에 한번에 "0"을 쓰기 위해 플래쉬 라이트 신호(/FW)를 발생하기 위한 플래쉬 라이트신호 발생회로(22), 플래쉬 라이트신호(FW)와 (/FW)에 대하여 구성된 복수 스위칭 회로(30), 통상적인 동작 모드에서 /RAS버퍼(8)의 출력을 선택하고, 플래쉬 라이트 모드에서 플래쉬 라이트신호(FW)를 선택하고, 감지증폭기 활성화신호와 같이 감지증폭기(14)로 선택된 신호를 보내기 위한 선택회로(47)를 포함한다.

열 디코우더(11)은 제7도에서 보인 열 디코우더와 달리 플래쉬 라이트신호(FW)를 제공하지 않는다.

회로의 나머지 부분의 구성은 제7도에 보인 반도체 기억장치와 대체로 동일하고, 같은 참조숫자가 붙여지고, 그것에 관한 서술이 때때로 생략될 것이다.

제2도는 제1도에 보인 플래쉬 라이트신호 발생회로(22')를 보여주는 회로 다이어그램이다.

제2도는 참조하면, 플래쉬 라이트신호 발생회로(22')는 제8도에 보인 회로(22)에 첨가하여 반전회로(22g)와 (22m), 게이트회로(22h)와 (22i), PMOS트랜지스터(22k), 그리고 NMOS 트랜지스터(221)를 포함한다.

동작에 있어서, 회로는 플래쉬 라이팅을 위한 데이터가 "1"일때에 high레벨을 얻기 위한 플래쉬 라이트 버스(31)(제3도)와 low 레벨을 얻기 위한 플래쉬 라이트버스(32)를 구동하고, 플래쉬 라이팅을 위한 데이터가 "0"일때에 low 레벨을 얻기 위한 플래쉬 라이트버스(31)와 high 레벨을 얻기 위한 플래쉬 라이트버스(32)를 구동한다.

제3도는 제1도에 보인 반도체 기억장치내에서 점선에 의해 둘러싸인 부분을 보여주는 확대된 회로 다이어그램으로 스위칭 회로(30), 감지증폭기(14), 그리고 메모리셀(1)을 상세하게 서술한다.

제3도를 참조하면, X0와, X1은 메모리셀 배열(MA)내의 제1행과 제2행을 활성화시키기 위한 워드선이다.

Y0와 /Y0는 메모리셀 배열(MA)에서 제1열내의 메모리셀(1)과 접속된 비트선이고, Y1와 /Y1는 메모리셀 배열(MA)에서 제2열내의 하나의 메모리셀(1)과 접속된 비트선이다.

각각의 메모리셀(1)은 워드선(2), 비트선(3A) 또는 (3B)의 교차점에 설치된 트랜지스터(4), 데이터를 유지하기 위한 캐패시터(5)를 포함한다.

트랜지스터(4)는 비트선(3A) 또는 (3B)에 접속된 소오스 전극, 캐패시터(5)의 한쪽끝과 접속된 드레인 전극과 워드선(2)와 접속된 게이트전극을 가지고 있다.

각각의 스위칭 회로(30)은 플래쉬 라이트신호(FW)를 전달하기 위한 플래쉬 라이트선(31), 플래쉬 라이트신호(/FW)를 전달하기 위한 플래쉬 라이트선(32), 그리고 트랜지스터(33)과 (34)를 포함한다.

트랜지스터(33)은 플래쉬 라이트선(31)에 접속된 게이트 전극, 비트선(3A)에 접속된 소오스/드레인전극, 전력공급단자(VDD)에 접속된 다른 소오스/드레인전극을 가지고 있다.

트랜지스터(34)은 플래쉬 라이트선(32)에 접속된 게이트 전극, 비트선(3B)에 접속된 소오스/드레인전극, 전력공급단자(VDD)에 접속된 다른 소오스/드레인전극을 가지고 있다.

워드선(2)와 병렬인 플래쉬 라이트선(31)과 (32)는 워드선(2)와 같은 순서와같은 재료로서 형성된다.

절연층내에 설치된 플래쉬 라이트선(31)과 (32)는 트랜지스터(33)과 (34)의 채널 위에 형성된다.

트랜지스터(33)과 (34)의 게이트전극은 플래쉬 라이트선(31)과 (32)의 부분으로 형성된다.

즉, 플래쉬 라이트선(31)과 (32)는 트랜지스터(33)과 (34)의 게이트 전극과 함께 완전하게 형성된다.

따라서, 플래쉬 라이트기능을 수행하기 위한 회로는 감소된 요소와 단순한 구조에 의해 적어도 두개의 행내에서 메모리셀을 위한 영역에 설치되고, 종래의 예제에 비하여 회로에 의해 사용된 영역이 감소될 수 있다.

감지증폭기(14)는 PMOS트랜지스터(41),(43), 그리고 (45)와 NMOS트랜지스터(42),(44), 그리고 (46)을 포함한다.

PMOS트랜지스터(41),(43)는 PMOS트랜지스터(45)의 드레인전극과 함께 접속된 그들의 소오스전극을 가지고 있다.

NMOS트랜지스터(42),(44)는 NMOS트랜지스터(46)의 드레인전극과 함께 접속된 그들의 소오스전극을 가지고 있다.

PMOS트랜지스터(41)과 NMOS트랜지스터(42)는 각각 비트선(3B)와 비트선(3A)와 함께 접속된 그들의 게이트전극과 드레인전극을 가지고 있다.

PMOS트랜지스터(43)과 NMOS트랜지스터(44)는 각각 비트선(3A)와 비트선(3B)와 함께 접속된 그들의 게이트전극과 드레인전극을 가지고 있다.

즉, PMOS트랜지스터(41)과 NMOS트랜지스터(42) 그리고 PMOS트랜지스터(43)과 NMOS트랜지스터(44)는 상보적인 방법으로 접속되고, 전위차가 비트선(3A)와 (3B) 사이에 발생될 때 비트선의 전위는 전력공급전위 또는 접지전위의 레벨로 된다.

PMOS트랜지스터(45)와 NMOS트랜지스터(46)은 외부적으로 발생된 감지신호에 대하여 활성화되고, PMOS트랜지스터와 NMOS트랜지스터로 발생된 차동증폭회로를 활성화한다.

제3도에 보인 회로의 동작에 관한 설명이 다음과 같다.

X0행에 대응하는 메모리셀에 "1"을 쓸때, 트랜지스터(33)이 블럭내에서 활성화되고, 이는 플래쉬 라이트신호(FW)가 high레벨로 끌어 당겨지기 때문이다.

따라서, 전력공급단자(VDD)와 비트선(3A)가 접속되고, 비트선(3A)와 (3B) 사이에 전위차가 발생된다.

전위차가 검출되고 감지증폭기(14)에 의해 증폭된다.

이는 비트선(3A)의 전위차가 전력공급전위만금 높은 레벨로 증가되고, 비트선(3B)의 전위는 접지전위의 레벨로 낮아지게 한다.

X0행의 워드선(2)이 활성화 되었다고 가정할때, 비트선(3A)의 전위가 메모리셀(1)의 트랜지스터(4)를 통하여 캐패시터(5)로 보내지고, 캐패시터(5)내에서 유지된다.

따라서, 블럭내의 X0행에 속하는 모든 메모리셀내에 "1"이 쓰여진다.

X0행의 메모리셀내에 "0"이 쓰여질때, 플래쉬 라이트신호(/FW)가 high레벨로 끌어 당겨지고, 트랜지스터(34)가 활성화된다.

따라서, 전력공급단자(VDD)와 비트선(3B)가 접속되고, 비트선(3A)와 (3B) 사이의 전위차를 발생한다.

감지증폭기는 전위차를 증폭하고, 비트선(3A)의 전위를 접지레벨로 내리고 비트선(3B)의 전위를 전력공급전위로 올린다.

따라서 접지레벨로 끌어당겨진 전압신호가 비트선(3A)를 통하여 선택된 X0행에 속하는 모든 메모리셀로 전달된다.

따라서, X0행에 속하는 모든 메모리셀에 "0"에 쓰여질 것이다.

제2도에 보인 트랜지스터(33)과 (34)가 전력공급단자(VDD)와 접속되었다 할지라도, 전력공급단자 대신에 접지단자와 접속될 수 있다.

그런 경우에, 쓰여진 데이터 "1"과 "0"은 상기 실시예로부터 반전될 것이다.

제4도는 제1도에서 제3도까지에서 보인 DRAM의 서술에서 사용하기 위한 타이밍 차트(timing chart)이다.

제1,2,3, 그리고 제4도에서 보인 반도체 기억장치의 전체동작은 다음과 같다.

플래쉬 라이트모드 또는 초기화 모드가 지정될 때, 행 어드레스신호가 외부단자(6A)로 보내지고, /RAS신호가 외부단자(6B)로 보내지고, /DSF신호가 외부단자(6G)로 보내진다.

어드레스 버퍼(7)은 외부단자(6A)로부터의 행 어드레스신호를 유지하고, RAS버퍼(8)로부터의 행 어드레스 스트로브신호(/RAS)에 반응하여 행 디코우더(10)로 신호를 보낸다.

행 디코우더(10)은 보내진 행 어드레스신호에 반응하고, 하나의 워드선(2)를 선택한다.

선택된 워드선(2)상의 메모리셀(1)의 활성화 된다.

외부단자(6G)로부터 보내진 DSF신호는 DSF버퍼로 공급되고, 그리고 신호의 레벨이 변환후에, 신호가 플래쉬 라이트신호 발생회로(22)로 보내진다.

플래쉬 라이트신호 발생회로(22)는 DSF신호와 RAS버퍼(8)부터의 행 어드레스 스트로브신호(/RAS)에 대하여 플래쉬 라이트신호(FW) 또는 (/FW)를 발생한다.

"1"이 메모리셀내에 쓰여질 때 플래쉬 라이트신호(FW)가 high레벨로 끌어당겨지고, "0"이 쓰여질 때 플래쉬 라이트신호(FW)가 high레벨로 끌어당겨진다.

수신된 high레벨 플래쉬 라이트신호(FW) 또는 (/FW)에 따라, 복수 스위칭 회로(30)이 블럭내에서 활성화된다.

상기 서술에서, 원하는 워드선(2)가 쓰여지고, 플래쉬 라이트를 위한 스위칭회로(30)이 활성화된 후에 감지증폭기가 선택회로(47)로부터의 신호(SA)에 의해 활성화된다.

비트선(3A)와 (3B) 사이의 전위차가 감지증폭기(14)에 의해 증폭되고, 플래쉬 라이트동작이 종료된다.

플래쉬 라이트신호(FW)가 출력되는 주기동안에 감지증폭기(14)가 활성화되기 때문에, 감지증폭기를 프리차아징하기 위한 사이클이 불필요하고, 플래쉬 라이팅을 위해 요구되는 시간이 40nsec 감소될 수 있다.

이미지 처리기술이 근년에 발전됨으로서, 개인용 컴퓨터의 CRT상에 컬러 디스플레이, CAD시스템에서의 3차원 디스플레이, 이미지의 확장과 축소, 영상 플레인(picture plane)을 위한 다중 윈도우, 해상도의 개선과 같은 기술개발이 빠르게 진척되었다.

더불어 슈퍼컴퓨터에 의한 계산결과값을 디스플레이하기 위한 컴퓨터 그래픽이 많은 관심을 끌었다.

이런 환경에서, 디지틀 이미지신호를 저장하기 위한 다양한 종류의 비디오 기억장치가 개발되었다.

듀얼포드(dual-port) 기억장치가 이미지 데이터를 저장하기 위한 최적화된 RAM으로 알려졌고, 언제든지 랜덤 액세싱(ramdom accessing)과 직력 액세싱(serial accesing)을 가능하게 한다.

제5도는 듀얼포트 메모리를 도식적으로 보여주는 다이어그램이다.

제5도를 참조하면, 듀얼포트 메모리는 제1도에서 제3도에서 보인 구성을 가지고, 이미지 데이터를 저장하기 위해 랜덤하게 액세스할 수 있는 동적 메모리셀 배열(101)과 메모리셀 배열(101)로부터 읽은 데이터를 전송하기 위한 데이터전송버스(102), 그리고 직렬 액세싱(103)을 위한 데이터 레지스터를 포함한다.

동적 메모리셀 배열(101)은 랜덤 액세스포트를 통하여 CPU(Central Processing Unit)(201)과 접속되고, CPU(201)에 의해 랜덤하게 액세스된다.

동시에 외부에서 공급된 직렬 클럭신호(SC)에 대하여, 데이터 전송버스(102)를 통하여 판독된 이미지 데이터가 연속적으로 직렬 액세싱(103)하기 위해 데이터 레지스터로 출력된다.

출력 직렬 데이터는 CRT제어기(202)로 보내지고, 출력 직렬 데이터에 근거한 이미지가 CRT(203)에 표시된다.

제6도는 제5도에 보인 듀얼포트메모리의 구성을 보여주는 블럭 다이어그램이다.

제5도를 참조하면, 듀얼포트메모리는 배열내에 배치된 메모리셀(MC)를 포함하는 메모리셀 배열(MA), 외부 어드레스신호를 수신하기 위한 어드레스 버퍼(7), 행 어드레스신호(AX0-AX7)에 대하여 워드선(WL)을 지정하기 위한 행 디코우더(10), 지정된 메모리셀로부터 판독한 데이터신호를 증폭하기 위한 감지증폭기(30), 증폭된 데이터신호를 유지하기 위한 데이터 레지스터(50a)와 (50b), 어드레스버퍼(7)로부터 보내진 초기 어드레스 SA0에서부터 SA7에 근거하여 직렬 출력에 대해 초기 어드레스신호 SY0에서부터 ST7를 발생하기 위한 어드레스 포인터(51), 그리고 발생된 초기 어드레스신호에 대하여 직렬 레지스터를 지정하기 위한 직렬 선택기(52a)와 (52b)를 포함한다.

랜덤 액세스 포트(A-Port)는 데이터 입출력버퍼(53)과 접속된다.

직렬 액세스 포트(B-Port)는 직렬 입출력버퍼(54)와 접속된다.

타이밍 발생회로(55)로 행 어드레스 스트로브신호(/RAS), 열 어드레스 스트로브신호(/CAS), 라이트 비트신호(/WB), 라이트 지정신호(WE), 데이터 전송신호(/DT), 출력 인에이블신호(/OE), 직렬 제어신호(SC), 직렬 인에이블신호(SE), 그리고 DSF(Data-in Sepcial Falg)신호가 입력된다.

타이밍 발생회로(55)는 외부에서 보낸 이들 각각의 신호에 대하여 필요한 제어 타이밍 신호를 발생한다.

DSF신호는 메모리셀의 행내에 한번에 같은 데이터의 라이팅을 지정하기 위한 신호이다.

타이밍 발생회로(55)는 DSF신호에 대하여 플래쉬 라이트신호를 발생한다.

지금, 동작이 간략이 설명될 것이다.

어드레스신호 AX와 AY에 의해 지정된 메모리셀이 랜덤 액세스 포트, 다시말하면 병렬 데이터입력과 병렬 데이터출력(WIO)를 통하여 랜덤하게 액세스된다.

그동안 직렬 데이터가 직렬 액세스포트, 다시말하면 직렬 데이터입력과 직렬 데이터출력(SIO)를 통하여 어드레스 포인터(51)에 의해 생성된 내부 어드레스신호에 대하여 입출력된다. 플래쉬 라이팅 동작이 수행될때, 제1도의 DRAM의 서술과 같은 동작이 수행된다.

즉, DSF신호가 DSF단자를 통하여 FW신호발생회로(22')로 보내진다.

FW신호발생회로(22')는 DSF신호와 /RAS신호에 대하여 FW신호와 /FW신호를 발생하고, 스위칭 회로(30)과 선택회로(47)로 선택된 신호를 보낸다.

선택회로(47)은 FW신호를 선택하고 감지증폭기(14)로 같은 것을 보내고, 그것에 의해 감지증폭기(14)를 활성화한다.

스위칭 회로(30)은 FW신호와 /FW신호에 대하여 각각의 복수 비트선쌍중 하나의 비트선으로 전력공급전위를 보낸다.

그 결과, 행 디코우더(10)에 의해 선택된 워드선(WL)에 접속된 복수 메모리셀에 같은 데이터가 쓰여질 수 있다.

라이팅 동작이 열 디코우더를 사용하지 않기 때문에, 전력소비가 감소될 수 있다.

더우기 플래쉬 라이팅 동작이 종료될 때까지 감지증폭기(14)는 활성화상태를 유지하고, 플래쉬 라이팅을 위한 시간이 감소될 수 잇다.

특히 비디오 RAM에 있어서, 짧은시간 동안에 많은 양의 데이터를 처리하는 것이 필요하므로 플래쉬 라이팅을 위해 요구되는 시간의 감소는 장점이 된다.

본 발명을 상세하게 설명하였지만, 설명과 예시만에 의하고, 첨부된 청구범위에 의해서 제한되는 본 발명의 한계, 정신과 범위에 의해서만 되지 않는다는 것이 명백히 이해될 수 있다.

Claims (17)

1. 복수행과 복수열내에 각각의 서로 상보적인 제1과 제2정보의 하나 또는 다른 하나를 저장하기 위한 복수 메모리셀, 복수행내의 복수워드선과 각각의 대응행에 설치된 복수 메모리셀과 접속되고, 복수열내의 복수 비트선쌍과 각각의 대응열에 설치된 복수 메모리 셀과 접속되고 그리고, 복수열내의 복수 감지증폭기와 각각의 비트선쌍 사이에 발생한 전위차를 증폭하기 위해 대응열에 설치된 비트선쌍에 접속된 것을 포함하는 반도체 기억장치에 있어서, 공통행내의 복수의 셀과 동일한 정보를 동시에 플래쉬 라이팅하는 방법은 복수의 워드선중에서 하나를 선택하고 ; 선택된 워드선과 접속된 메모리셀로 제1 또는 제2정보를 쓰기 위한 각각의 복수 비트선쌍중에서 하나의 비트선에만 소정의 전위를 공급하고 ; 그리고 플래쉬 라이팅 동작이 종료될때까지 활성화 상태에서 복수 감지증폭기를 유지하기 위한 감지증폭기 활성화 신호를 발생하는 단계를 포함하는 플래쉬 라이팅 방법.
2. 제1항에 있어서, 복수 워드선중에서 하나를 선택하는 상기 단계가, 행 어드레스 스트로브신호에 반응하여 행 어드레스신호를 검출하고 ; 검출된 행 어드레스신호를 복호화(decoding)하고 ; 그리고 복호된 행 어드레스신호에 대응하는 워드선을 활성화하는 단계를 포함하는 플래쉬 라이팅 방법.
3. 제1항에 있어서, 각각의 복수 비트선쌍중에서 단지 하나의 비트선에 소정의 전위를 공급하는 상기 단계는, 외부에서 보낸 플래쉬 라이팅 지정신호를 수신하고 ; 상기 수신된 플래쉬 라이팅 지정신호에 반응하여 플래쉬 라이팅을 제어하기 위한 플래쉬 라이팅 제어신호를 발생하고 ; 플래쉬 라이팅을 위한 제1 또는 제2정보에 상당하는 제1 그리고 제2신호를 발생하고 상기 발생하고 상기 발생된 플래쉬 라이트 제어신호에 반응하여 서로 상보관계를 가지는 것을 포함하는 플래쉬 라이팅 방법.
4. 제3항에 있어서, 각각의 복수 비트선쌍중에서 단지 하나의 비트선에 소정의 전위를 공급하는 상기 단계는 상기 발생된 제1과 제2제어신호에 반응하여 상기 소정의 전위를 가지는 노드와 상기 복수 비트선 쌍 사이를 온(on)/오프(off)하는 단계를 포함하는 플래쉬 라이팅 방법.
5. 제1항에 있어서, 감지증폭기 활성화신호를 발생하는 상기 단계는, 플래쉬 라이트 제어신호에 반응하여 상기 복수 감지증폭기에 소정의 전위를 인가하는 단계를 포함하는 플래쉬 라이팅 방법.
6. 복수 메모리셀(1)이 복수행과 복수열내에 설치되고, 각각은 제1정보와 제2정보중에서 하나를 저장하기 위한 것이고 ; 복수 워드선(2)이 복수행내에 설치되고, 각각은 대응행에 설치된 복수 메모리셀에 접속되고 ; 복수 비트선쌍(3A,3B)이 복수열내에 설치되고, 각각은 대응행에 설치된 복수 메모리셀에 접속되고 ; 복수 감지증폭기(14)가 복수열내에 설치되고, 각각은 비트선쌍(3A,3B) 사이에서 발생하는 전위차를 증폭하기 위해 대응열에 설치된 비트선쌍(3A,3B)에 접속되고 ; 플래쉬 라이트 지정신호를 수신할시, 복수 워드선(2)중에서 선택된 하나와 접속된 복수 메모리셀 (1)내에 제1 또는 제2정보를 쓸때에 각각의 복수 비트선쌍(3A,3B)중 단지 하나의 비트선에만 소정의 전위(VDD)를 인가하기 위한 플래쉬 라이트수단(21,22,30) ; 그리고 플래쉬 라이트 동작이 종료될때까지 활성화 상태에서 상기 복수 감지증폭기를 유지하기 위한 신호를 발생하기 위해 플래쉬 라이트수단에 반응하는 감지증폭기 활성화신호 발생수단을 포함하는 반도체 기억장치.
7. 제6항에 있어서, 저장상태를 제어하기 위해 상태제어신호(/RAS,/CAS)를 수신하기 위한 상태제어 신호 수신수단(8,9), 상기 복수 워드선(2)중에서 하나를 선택하기 위해 입력 행 어드레스신호에 반응하는 행 디코우더(10), 상기 복수 비트선쌍(3A,3B)중에서 하나의 비트선을 선택하기 위해 입력 열 어드레스신호에 반응하는 열 디코우더(11), 그리고 각각 상기 메모리로부터 판독된 데이터를 출력하고 입력데이터를 출력하기 위한 입출력수단(17)을 포함하는 반도체 기억장치.
8. 제6항에 있어서, 상기 반도체 기억장치는 상기 복수 메모리셀내에 입력 데이터를 직렬로 쓰기 위한 직렬 라이팅 수단, 그리고 상기 복수 메모리셀내에 저장된 데이터를 직렬로 읽기 위한 직렬 리이딩(reading) 수단을 포함하는 반도체 기억장치.
9. 제6항에 있어서, 상기 소정의 전위가 전력공급전압(VDD)의 전위인 반도체 기억장치.
10. 제9항에 있어서, 상기 플래쉬 라이트수단(21,22,30)은 상기 플래쉬 라이트 지정신호를 수신하기 위한 플래쉬 라이트 지정신호 수신수단(21), 서로 상보적인 관계인 제1 그리고 제2플래쉬 라이트신호(FW,/FW)를 발생하기 위하여 상기 수신된 플래쉬 라이트 지정신호에 반응하는 플래쉬 라이트신호 발생수단(22), 그리고 대응하는 비트선쌍에 상기 소정의 전위를 공급하기 위한 상기 발생된 제1 그리고 제2플래쉬 라이트신호(FW/FW)에 반응하는 복수전압 공급수단(30)을 포함하는 반도체 기억장치.
11. 제10항에 있어서, 각각의 상기 전압공급수단(30)이 제1 그리고 제2트랜지스터(33,34)를 포함하고, 각각이 제어전극, 하나의 전극, 그리고 다른 전극을 포함하고, 상기 제1트랜지스터(33)는 상기 제1플래쉬 라이트신호를 수신하기 위해 접속된 제어전극을 가지고, 하나의 전극은 상기 대응하는 비트선쌍(3A,3B)중 하나의 비트선(3A)와 접속되고, 상기 제2트랜지스터(34)의 다른 전극과 함께 다른 전극은 상기 소정의 전위와 접속되고, 상기 제2트랜지스터(34)는 상기 제2플래쉬 라이트신호를 수신하기 위해 접속된 제어전극을 가지고, 하나의 전극은 상기 대응하는 비트선쌍(3A,3B)의 다른 비트선(3B)와 접속된 반도체 기억장치.
12. 제6항에 있어서, 상기 감지증폭기 활성화신호 발생수단은 통상적인 동작에서 행 어드레스 스트로브신호를 선택하고 플래쉬 라이트 지정신호에 반응하여 플래쉬 라이트 제어신호를 선택하기 위해 내부적으로 생성된 플래쉬 라이트 제어신호와 행 어드레스 스트로브신호를 수신하기 위해 접속된 선택수단, 전력공급노드와 상기 복수 감지증폭기 사이에 접속되고 "on"되기 위해 상기 선택수단에 의해 선택된 플래쉬 라이트 제어신호에 반응하는 제1스위칭 수단, 접지노드와 상기 복수 감지증폭기 사이에 접속되고 "on"되기 위해 상기 선택수단에 의해 선택된 플래쉬 라이트 제어신호에 반응하는 제2스위칭 수단을 포함하는 반도체 기억장치.
13. 복수행과 복수열내에 배열된 메모리셀(1) ; 복수행내에 설치되고 대응하는 행에 설치된 복수 메모리셀에 각각 접속된 복수 워드선(2) ; 복수 열내에 배치되고 대응하는 열에 설치된 복수 메모리셀(1)에 각각 설치된 복수 비트선쌍(3A,3B) ; 복수 열내에 설치되고 비트선쌍(3A,3B) 사이에 나타나는 전위차를 증폭하기 위해 대응하는 열에 설치된 비트선쌍(3A,3B)과 각각 접속된 복수 감지증폭기(14) ; 상기 워드선(2)와 평행하게 설치되고, 제1플래쉬 라이트신호(FW)가 공급되는 플래쉬 라이트를 위한 제2선택선(31) ; 각각의 상기 복수 비트선쌍중에서 하나의 비트선(3A)과 소정 노드(VDD) 사이에 접속되고, 플래쉬 라이트를 위한 상기 제1선택선과 접속된 제어전극을 가진 복수 트랜지스터(33)를 포함하는 제1스위칭 수단(33…) ; 각각의 상기 복수 비트선쌍중에서 다른 비트선(3B)과 소정 노드(VDD) 사이에 접속되고, 플래쉬 라이트(32)를 위한 상기 제2선택선과 접속된 제어전극을 가진 복수 트랜지스터(34)를 포함하는 제2스위칭 수단(34…)을 포함하는 반도체 기억장치.
14. 제13항에 있어서, 주변회로 ; 저장상태를 제어하기 위한 상태제어신호(/RAS,/CAS)를 수신하기 위한 상태제어신호 수신수단 ; 상기 복수 워드선(2)중의 하나를 선택하기 위한 입력 행 어드레스신호에 대한 행 디코우더(10) ; 상기 복수 비트선쌍(3A,3B)중의 하나의 비트선쌍을 선택하기 위한 입력 열 어드레스신호에 대한 열 디코우더(11) ; 각각의 상기 메모리로부터 판독된 데이터를 출력하고 입력데이터를 출력하기 위한 입출력수단(17) ; 플래쉬 라이트 지정신호를 수신하기 위한 플래쉬 라이트 지정신호 수신수단(21) ; 그리고 서로 상보적인 관계인 제1과 제2플래쉬 라이트신호(FW,/FW)를 발생하기 위해 상기 수신된 플래쉬 라이트 지정신호에 대한 플래쉬 라이트신호 발생수단(22)을 포함하는 반도체 기억장치.
15. 제14항에 있어서, 상기 반도체 기억장치가 상기 복수 메모리셀내에 입력 데이터를 직렬로 쓰기 위한 직렬 라이팅 수단, 상기 복수 메모리셀내에 저장된 데이터를 직렬로 판독하기 위한 직렬 리이딩 수단을 포함하는 반도체 기억장치.
16. 제13항에 있어서, 상기 소정 전위노드가 전력공급전압(VDD)로 끌어당겨진 반도체 기억장치.
17. 제13항에 있어서, 플래쉬 라이트를 위한 상기 제1 그리고 제2선택선이 각각의 상기 워드선과 같은 재료로 형성되고, 제1 그리고 제2스위칭 수단내에 포함된 각각의 트랜지스터의 제어전극을 구성하는 반도체 기억장치.