JPH01165093A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH01165093A JPH01165093A JP62323083A JP32308387A JPH01165093A JP H01165093 A JPH01165093 A JP H01165093A JP 62323083 A JP62323083 A JP 62323083A JP 32308387 A JP32308387 A JP 32308387A JP H01165093 A JPH01165093 A JP H01165093A
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000015654 memory Effects 0.000 claims abstract description 38
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
- H01L21/67294—Apparatus for monitoring, sorting or marking using identification means, e.g. labels on substrates or labels on containers
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/66—Containers specially adapted for masks, mask blanks or pellicles; Preparation thereof
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70691—Handling of masks or workpieces
- G03F7/70733—Handling masks and workpieces, e.g. exchange of workpiece or mask, transport of workpiece or mask
- G03F7/70741—Handling masks outside exposure position, e.g. reticle libraries
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K17/00—Methods or arrangements for effecting co-operative working between equipments covered by two or more of main groups G06K1/00 - G06K15/00, e.g. automatic card files incorporating conveying and reading operations
- G06K17/0022—Methods or arrangements for effecting co-operative working between equipments covered by two or more of main groups G06K1/00 - G06K15/00, e.g. automatic card files incorporating conveying and reading operations arrangements or provisious for transferring data to distant stations, e.g. from a sensing device
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- G06K2017/0051—
-
- G06K2017/007—
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体メモリに関し、特に画像用メモリのよ
うにデータの高速書換えが要求される半導体メモリに関
する。
うにデータの高速書換えが要求される半導体メモリに関
する。
（従来の技術）
画像用メモリとしては、任意の番地のデータをアクセス
できるランダムアクセスメモリ ′（ＲＡＭ）とシリア
ルにデータをアクセスできるシリアルアクセスメモリ（
ＳＡＭ）の両方を備えたデュアルポートメモリが広く用
いられている。
できるランダムアクセスメモリ ′（ＲＡＭ）とシリア
ルにデータをアクセスできるシリアルアクセスメモリ（
ＳＡＭ）の両方を備えたデュアルポートメモリが広く用
いられている。
このデュアルポートメモリの一般的な使い方は１、
ＲＡＭのある行に書かれたデータをＳＡＭに転送し、そ
の転送されたデータをＳＡＭからシリアルに出力して画
像表示するものである。ところで、画像を短い時間に一
斉にクリアしようとする場合には、ＲＡＭからＳＡＭへ
転送されるデータの内容を全て同一（全てが“１”ある
いは“０′）にすることが必要である。すなわち、ＲＡ
Ｍにおいて“１”と“０°がバラバラに書かれてぃたあ
る行のデータを短時間で全て“１”または“０”の同一
データに書換えることが必要になる。
ＲＡＭのある行に書かれたデータをＳＡＭに転送し、そ
の転送されたデータをＳＡＭからシリアルに出力して画
像表示するものである。ところで、画像を短い時間に一
斉にクリアしようとする場合には、ＲＡＭからＳＡＭへ
転送されるデータの内容を全て同一（全てが“１”ある
いは“０′）にすることが必要である。すなわち、ＲＡ
Ｍにおいて“１”と“０°がバラバラに書かれてぃたあ
る行のデータを短時間で全て“１”または“０”の同一
データに書換えることが必要になる。
第３図は従来のＲＡＭのメモリセルアレイ構造を示すも
のであるが、このようなＲＡＭにおいては、ある行のセ
ルデータを全て同じ内容に書換えるためにページモード
が通常用いられている。
のであるが、このようなＲＡＭにおいては、ある行のセ
ルデータを全て同じ内容に書換えるためにページモード
が通常用いられている。
つまり、第４図のタイミングチャートに示すように、ま
ず行アドレスストローブ信号ＲＡＳを低レベルにしであ
る行を選択し例えば行線Ｗ Ｌ 。
ず行アドレスストローブ信号ＲＡＳを低レベルにしであ
る行を選択し例えば行線Ｗ Ｌ 。
を付勢する。次に、列アドレスストローブ信号ＣＡＳに
よって列を順次選択する。アドレスＡＤＲによって例え
ば列選択信号Ｃ３ＬＩが付勢された場合には、Ｉ１０バ
ッファがら出力されたデータが列線ＢＬＩを介してメモ
リセルＭＣＩに書込まれる。このように、ページモード
では列を順次選択することによって行線Ｗ Ｌ ｏに繋
がる全てのセルに対し列毎にデータを書込んで行く。
よって列を順次選択する。アドレスＡＤＲによって例え
ば列選択信号Ｃ３ＬＩが付勢された場合には、Ｉ１０バ
ッファがら出力されたデータが列線ＢＬＩを介してメモ
リセルＭＣＩに書込まれる。このように、ページモード
では列を順次選択することによって行線Ｗ Ｌ ｏに繋
がる全てのセルに対し列毎にデータを書込んで行く。
この方法は従来のＲＡＭの機能をそのまま用いられるの
で有効であるが、ＲＡＭデータの書換えに時間がかかり
過ぎる問題がある。つまり、この方法では、ある行のデ
ータ書換えに、「メモリセルアレイの列の数Ｘページモ
ードサイクルタイムＴｐｃ」だけの時間が必要になる。
で有効であるが、ＲＡＭデータの書換えに時間がかかり
過ぎる問題がある。つまり、この方法では、ある行のデ
ータ書換えに、「メモリセルアレイの列の数Ｘページモ
ードサイクルタイムＴｐｃ」だけの時間が必要になる。
データの書換え方式としては、ページモードのように列
毎にデータを書込んで行くのではなく、ある行のセルデ
ータ全てを一斉に“０”あるいは“１”に書換える技術
も考えられている。この書換え方式を用いる場合には、
メモリセルアレイ自体は第３図に示す通り通常のＲＡＭ
でよいが、動作のタイミングは第５図のようになる。即
ち、行アドレスストローブ信号ＲＡＳを低レベルにして
行アドレスに対応する行を選択した後は、列アドレスに
関係なく全ての列を選択し、１つのワード線に繋がる全
てのセルに“１”か“０”をＩ１０バッファから強制的
に書込む方式である。
毎にデータを書込んで行くのではなく、ある行のセルデ
ータ全てを一斉に“０”あるいは“１”に書換える技術
も考えられている。この書換え方式を用いる場合には、
メモリセルアレイ自体は第３図に示す通り通常のＲＡＭ
でよいが、動作のタイミングは第５図のようになる。即
ち、行アドレスストローブ信号ＲＡＳを低レベルにして
行アドレスに対応する行を選択した後は、列アドレスに
関係なく全ての列を選択し、１つのワード線に繋がる全
てのセルに“１”か“０”をＩ１０バッファから強制的
に書込む方式である。
この方式を用いれば、通常のＲＡＳのサイクルタイムの
期間にある行のセルデータを全て同一にすることができ
データの高速書換えが可能となる。
期間にある行のセルデータを全て同一にすることができ
データの高速書換えが可能となる。
しかしながら、この方式を用いると以下のような問題が
生じる。
生じる。
すなわち、ある行に繋がる全てのセルに同時にデータを
書込む方式を用いる場合には、データの誤書込みを防ぐ
ために実際には駆動能力の大きい書込みバッファが必要
となり、書込みバッファの寸法が非常に大きくなる問題
が生じる。また、書込み時にかなり大きな電流が瞬時に
流れるので電源線ノイズの発生原因となり易く、その対
策が非常に困難である。
書込む方式を用いる場合には、データの誤書込みを防ぐ
ために実際には駆動能力の大きい書込みバッファが必要
となり、書込みバッファの寸法が非常に大きくなる問題
が生じる。また、書込み時にかなり大きな電流が瞬時に
流れるので電源線ノイズの発生原因となり易く、その対
策が非常に困難である。
（発明が解決しようとする問題点）
この発明は前述の事情に鑑みなされたもので、従来の半
導体メモリではデータの書換えを高速に行なうことが困
難であった点を改善し、電源線ノイズの発生や書込みバ
ッファの寸法の増大を招くことなく、データを高速に書
換えることができる半導体メモリを提供することを目的
とする。
導体メモリではデータの書換えを高速に行なうことが困
難であった点を改善し、電源線ノイズの発生や書込みバ
ッファの寸法の増大を招くことなく、データを高速に書
換えることができる半導体メモリを提供することを目的
とする。
［発明の構成コ
（問題点を解決するための手段）
この発明による半導体メモリにあっては、−対の列線と
、この列線それぞれに接続されるメモリセルと、行アド
レス信号に応じて前記メモリセルを選択する行線と、正
電源電位または接地電位が供給される固定電位供給端と
前記一対の列線との間に各々の電流通路がそれぞれ接続
された第１および第２のトランジスタとを具備し、これ
ら第１および第２のトランジスタのゲートは前記行線と
独立に選択可能なデータ書換え用の第１および第２の行
線にそれぞれ接続されていることを特徴とする。
、この列線それぞれに接続されるメモリセルと、行アド
レス信号に応じて前記メモリセルを選択する行線と、正
電源電位または接地電位が供給される固定電位供給端と
前記一対の列線との間に各々の電流通路がそれぞれ接続
された第１および第２のトランジスタとを具備し、これ
ら第１および第２のトランジスタのゲートは前記行線と
独立に選択可能なデータ書換え用の第１および第２の行
線にそれぞれ接続されていることを特徴とする。
（作用）
前記構成半導体メモリにあっては、前記データ書換え用
の行線を選択することによって、列線の電位を低または
高電位に設定することができる。
の行線を選択することによって、列線の電位を低または
高電位に設定することができる。
したがって、書込みバッファからメモリセルにデータを
強制的に書込むことを必要とせずに、選択された行線に
繋がる全てのメモリセルのデータを同一データに書換え
ることが可能となる。
強制的に書込むことを必要とせずに、選択された行線に
繋がる全てのメモリセルのデータを同一データに書換え
ることが可能となる。
（実施例）
以下、図面を参照してこの発明の実施例を説明する。
第１図にこの発明の一実施例に係わる半導体メモリを示
す。第１図には１列分に対応する構成だけを示すが、他
の列についてもそれぞれ同様の構成になっている。
す。第１図には１列分に対応する構成だけを示すが、他
の列についてもそれぞれ同様の構成になっている。
すなわち、この半導体メモリの一対の列線ＢＬＩ、ＢＬ
Ｉには、第３図の従来の半導体メモリと同様に行線ＷＬ
ｏ、ＷＬＩによってそれぞれ選択されるメモリセルＭＣ
Ｉ 、ＭＣ２の他に、データ書換え用のＮチャネルＭＯ
Ｓ）ランジスタＱＩＯ，Ｑｌｌが接続されている。
Ｉには、第３図の従来の半導体メモリと同様に行線ＷＬ
ｏ、ＷＬＩによってそれぞれ選択されるメモリセルＭＣ
Ｉ 、ＭＣ２の他に、データ書換え用のＮチャネルＭＯ
Ｓ）ランジスタＱＩＯ，Ｑｌｌが接続されている。
メモリセルＭＣＩはゲートが行線Ｗ Ｌ ｏに接続され
たＮチャネルＭＯＳ）ランジスタＱ１どキャパシタＣ１
とにより構成され、またメモリセルＭＣ２はゲートが行
線ＷＬＩに接続されたＮチャネルＭＯＳトランジスタＱ
２とキャパシタＣ２とにより構成されている。
たＮチャネルＭＯＳ）ランジスタＱ１どキャパシタＣ１
とにより構成され、またメモリセルＭＣ２はゲートが行
線ＷＬＩに接続されたＮチャネルＭＯＳトランジスタＱ
２とキャパシタＣ２とにより構成されている。
データ書換え用のＮチャネルＭＯＳトランジスタＱＩＯ
は列線ＢＬＩと接地端子間にその電流通路が接続され、
そのゲートにはデータ書換え用に設けられた行線ＷＬｌ
Ｏが接続されている。また、ＮチャネルＭＯＳトランジ
スタＱｌｌは列線ＢＬＩと接地端子間に電流通路が接続
され、そのゲートにはデー゛夕書換え用に設けられた行
線ＷＬｌｌが接続されている。これら行線ＷＬＩＱ、Ｗ
Ｌ１１は、それぞれメモリセルを選択するための行線Ｗ
Ｌｏ。
は列線ＢＬＩと接地端子間にその電流通路が接続され、
そのゲートにはデータ書換え用に設けられた行線ＷＬｌ
Ｏが接続されている。また、ＮチャネルＭＯＳトランジ
スタＱｌｌは列線ＢＬＩと接地端子間に電流通路が接続
され、そのゲートにはデー゛夕書換え用に設けられた行
線ＷＬｌｌが接続されている。これら行線ＷＬＩＱ、Ｗ
Ｌ１１は、それぞれメモリセルを選択するための行線Ｗ
Ｌｏ。
ＷＬＩと独立に選択可能なものである。
また、図示しない他の各列にも同様にしてデータ書換え
用の２個のＮチャネルＭＯＳトランジスタが設けられて
おり、これらのゲートにはそれぞれ行線ＷＬＩＯ，ＷＬ
ＩＩが接続されている。
用の２個のＮチャネルＭＯＳトランジスタが設けられて
おり、これらのゲートにはそれぞれ行線ＷＬＩＯ，ＷＬ
ＩＩが接続されている。
さらに、一対の列線ＢＬＩ、ＢＬＩは、通常のようにセ
ンスアンプｌＯおよび列選択回路１２を介して共通デー
タ線に接続されている。列選択回路１２はＮチャネルＭ
ＯＳ）ランジスタＱ２０およびＱ２１より構成され、列
アドレスの内容に応じて付勢される列選択信号Ｃ３Ｌ１
によってスイッチング制御される。
ンスアンプｌＯおよび列選択回路１２を介して共通デー
タ線に接続されている。列選択回路１２はＮチャネルＭ
ＯＳ）ランジスタＱ２０およびＱ２１より構成され、列
アドレスの内容に応じて付勢される列選択信号Ｃ３Ｌ１
によってスイッチング制御される。
次に、第２図のタイミングチャートを参照して第１図に
示した半導体メモリのデータ書換え動作について説明す
る。
示した半導体メモリのデータ書換え動作について説明す
る。
まず行線Ｗ Ｌ ｏに繋がる各列のメモリセルに“０“
データを書込む場合の回路動作を述べる。
データを書込む場合の回路動作を述べる。
まず行アドレスストローブ信号ＲＡＳが低レベルになり
、行アドレスが取込まれて行線Ｗ Ｌ ｏが選択される
。この行線Ｗ Ｌ ｏの選択時には、行線ＷＬＩＯも同
時に選択される。この結果、トランジスタＱ１およびＱ
ＩＯが共に導通状態になる。したがって、列線ＢＬＩの
電位はキャパシタＣ１の容量と列線ＢＬＩに付加されて
いる容量ｃｂとそしてＭＯＳトランジスタＱＩＯの駆動
能力で決定される。
、行アドレスが取込まれて行線Ｗ Ｌ ｏが選択される
。この行線Ｗ Ｌ ｏの選択時には、行線ＷＬＩＯも同
時に選択される。この結果、トランジスタＱ１およびＱ
ＩＯが共に導通状態になる。したがって、列線ＢＬＩの
電位はキャパシタＣ１の容量と列線ＢＬＩに付加されて
いる容量ｃｂとそしてＭＯＳトランジスタＱＩＯの駆動
能力で決定される。
例えば、メモリセルＭＣＩに記憶されているデータが“
１”でキャパシタＣｔに電荷が充電されている場合に、
もしトランジスタＱＩＯが導通していなければ列線ＢＬ
Ｉの電位は行線Ｗ Ｌ ｏが付勢される前の電位つまり
プリチャージ電位よりも上昇する。しかし、行線Ｗ Ｌ
ｏの選択時に前述のように行線ＷＬＩＯも選択してト
ランジスタＱＩＯを導通状態に制御すると、キャパシタ
Ｃ１に蓄積された電荷は列線ＢＬ１．トランジスタＱＬ
Ｏを介して接地端子へ放電され、列線ＢＬＩの電位はプ
リチャージ時の電位よりも低下する。したがって、この
状態においてセンスアンプＩＯを駆動すれば１、列線Ｂ
ＬＩを低電位にＢＬＩを高電位に設定することができる
。この後は、行アドレスストローブ信号ＲＡＳを高電位
に戻せば、行線ＷＬｏ、ＷＬＩＯが共に非選択状態にな
るからメモリセルＭＣＩには“０゛が書込まれる。同様
にして、行線Ｗ Ｌ ｏに繋がる各列の全てのメモリセ
ルにも同時にデータ“０゛が書込まれる。
１”でキャパシタＣｔに電荷が充電されている場合に、
もしトランジスタＱＩＯが導通していなければ列線ＢＬ
Ｉの電位は行線Ｗ Ｌ ｏが付勢される前の電位つまり
プリチャージ電位よりも上昇する。しかし、行線Ｗ Ｌ
ｏの選択時に前述のように行線ＷＬＩＯも選択してト
ランジスタＱＩＯを導通状態に制御すると、キャパシタ
Ｃ１に蓄積された電荷は列線ＢＬ１．トランジスタＱＬ
Ｏを介して接地端子へ放電され、列線ＢＬＩの電位はプ
リチャージ時の電位よりも低下する。したがって、この
状態においてセンスアンプＩＯを駆動すれば１、列線Ｂ
ＬＩを低電位にＢＬＩを高電位に設定することができる
。この後は、行アドレスストローブ信号ＲＡＳを高電位
に戻せば、行線ＷＬｏ、ＷＬＩＯが共に非選択状態にな
るからメモリセルＭＣＩには“０゛が書込まれる。同様
にして、行線Ｗ Ｌ ｏに繋がる各列の全てのメモリセ
ルにも同時にデータ“０゛が書込まれる。
今、行線Ｗ Ｌ ｏに繋がっているメモリセルのデータ
が“１１で、それに“０”を書込む場合を説明したが、
もしもセルデータが“０１であって、それに“０゛を書
込むことも同様にして行なうことができる。
が“１１で、それに“０”を書込む場合を説明したが、
もしもセルデータが“０１であって、それに“０゛を書
込むことも同様にして行なうことができる。
逆に、メモリセルＭＣＩに“１ｍを書込む場合には、Ｗ
Ｌｏと同時にＷＬＩＩを選択すれば良い。
Ｌｏと同時にＷＬＩＩを選択すれば良い。
最初メモリセルＭＣＩに“Ｏ”が書き込まれてい ゛れ
ば、行線Ｗ Ｌ ｏが選択されると前述したように列線
ＢＬＩの電位は、メモリセルＭＣＩと列線ＢＬＩの容量
分割によって決まる所定の電位に低下する。しかし、行
線ＷＬＩＩが付勢されているので、トランジスタＱｌｌ
が導通し、これによって列線ＢＬＩの電位はＢＬＩの電
位より低くなる。従って、その後センスアンプ１０を駆
動させると列線ＢＬＩが高電位、ＢＬＩが低電位となる
。それゆえ、メモリセルＭＣＩにｌ”を書込むことがで
きる。もしも、メモリセルＭＣＩの初期データが′１＃
であれば、′１”書込みはさらに容易であるのは言うま
でもない。
ば、行線Ｗ Ｌ ｏが選択されると前述したように列線
ＢＬＩの電位は、メモリセルＭＣＩと列線ＢＬＩの容量
分割によって決まる所定の電位に低下する。しかし、行
線ＷＬＩＩが付勢されているので、トランジスタＱｌｌ
が導通し、これによって列線ＢＬＩの電位はＢＬＩの電
位より低くなる。従って、その後センスアンプ１０を駆
動させると列線ＢＬＩが高電位、ＢＬＩが低電位となる
。それゆえ、メモリセルＭＣＩにｌ”を書込むことがで
きる。もしも、メモリセルＭＣＩの初期データが′１＃
であれば、′１”書込みはさらに容易であるのは言うま
でもない。
以上の議論は列線ＢＬｌ側に繋がっているメモリセルＭ
ＣＩについてのものであるが、ＭＣ２のようにＢＬｌ側
に繋がるメモリセルについても同様にデータの書換えを
行なうことができる。
ＣＩについてのものであるが、ＭＣ２のようにＢＬｌ側
に繋がるメモリセルについても同様にデータの書換えを
行なうことができる。
以上説明したように、本発明のメモリにおいては、通常
のＲＡＳサイクル間に任意の行の全てのセルを同一デー
タに書換えることができる。しかも、書込みバッファか
ら強制的にデータを書込む方式ではないため、書込みバ
ッファの電流駆動能力を必要以上に大きく設定する必要
はない。したかって、前述したような電源線ノイズの発
生や書込みバッファの寸法の増大等の問題を引起こさず
に、データ書換えを高速に行なうことが可能となる。
のＲＡＳサイクル間に任意の行の全てのセルを同一デー
タに書換えることができる。しかも、書込みバッファか
ら強制的にデータを書込む方式ではないため、書込みバ
ッファの電流駆動能力を必要以上に大きく設定する必要
はない。したかって、前述したような電源線ノイズの発
生や書込みバッファの寸法の増大等の問題を引起こさず
に、データ書換えを高速に行なうことが可能となる。
尚、通常のデータ書込みを行なう場合には、データ書換
え用の行線ＷＬＩＯ，ＷＬＩＩを選択せずに通常の行線
のみを選択すれば良い。また、データ書換え用のトラン
ジスタの一端を接地端子に接続する代わりに、正電源端
子に接続しても同様してデータの書換えを行なうことが
できる。但し、この場合には行線ＷＬＩＯ，ＷＬＩＩの
選択に対する書換えデータの内容は前述のものとは逆に
なる。
え用の行線ＷＬＩＯ，ＷＬＩＩを選択せずに通常の行線
のみを選択すれば良い。また、データ書換え用のトラン
ジスタの一端を接地端子に接続する代わりに、正電源端
子に接続しても同様してデータの書換えを行なうことが
できる。但し、この場合には行線ＷＬＩＯ，ＷＬＩＩの
選択に対する書換えデータの内容は前述のものとは逆に
なる。
［発明の効果］
以上のようにこの発明によれば、電源線ノイズの発生や
書込みバッファの寸法の増大を招くことなくデータを高
速に書換えることができ、特に画像用メモリとしての使
用に適した半導体メモリが得られる。
書込みバッファの寸法の増大を招くことなくデータを高
速に書換えることができ、特に画像用メモリとしての使
用に適した半導体メモリが得られる。
第１図はこの発明の一実施例に係る半導体メモリを示す
回路図、第２図は第１図に示した半導体メモリのデータ
書換え動作を説明するタイミングチャート、第３図は従
来の半導体メモリを示す回路図；第４図および第５図は
それぞれ従来の半導体メモリのデータ書換え動作を説明
するタイミングチャートである。 ＭＣＩ 、ＭＣ２・・・メモリセル、ＱＩＯ，Ｑｌｌ・
・・データ書換え用のＭＯＳ）ランジスタ、ＩＯ・・・
センスアンプ、１２・・・列選択回路、ＢＬｌ、ＢＬｌ
・・・列線、ＷＬｏ 、ＷＬＩ−・・行線、Ｗ Ｌ １
０． Ｗ Ｌ １１−・・データ書換え用の行線。 出願人代理人 弁理士 鈴江武彦 第 １ 図 第２図
回路図、第２図は第１図に示した半導体メモリのデータ
書換え動作を説明するタイミングチャート、第３図は従
来の半導体メモリを示す回路図；第４図および第５図は
それぞれ従来の半導体メモリのデータ書換え動作を説明
するタイミングチャートである。 ＭＣＩ 、ＭＣ２・・・メモリセル、ＱＩＯ，Ｑｌｌ・
・・データ書換え用のＭＯＳ）ランジスタ、ＩＯ・・・
センスアンプ、１２・・・列選択回路、ＢＬｌ、ＢＬｌ
・・・列線、ＷＬｏ 、ＷＬＩ−・・行線、Ｗ Ｌ １
０． Ｗ Ｌ １１−・・データ書換え用の行線。 出願人代理人 弁理士 鈴江武彦 第 １ 図 第２図
Claims (2)
- （１）一対の列線と、 この列線それぞれに接続されるメモリセル と、 行アドレス信号に応じて前記メモリセルを 選択する行線と、 正電源電位または接地電位が供給される固 定電位供給端と前記一対の列線との間に各々の電流通路
がそれぞれ接続された第１および第２のトランジスタと
を具備し、 これら第１および第２のトランジスタのゲ ートは、前記行線と独立に選択可能なデータ書換え用の
第１および第２の行線にそれぞれ接続されていることを
特徴する半導体メモリ。 - （２）前記メモリセルは１個のトランジスタと１個のキ
ャパシタとにより構成されていることを特徴とする特許
請求の範囲第１項記載の半導体メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323083A JPH01165093A (ja) | 1987-12-21 | 1987-12-21 | 半導体メモリ |
| EP88120924A EP0321847B1 (en) | 1987-12-21 | 1988-12-14 | Semiconductor memory capable of improving data rewrite speed |
| DE3850483T DE3850483T2 (de) | 1987-12-21 | 1988-12-14 | Halbleiterspeicher, der fähig zur Verbesserung der Datenwiedereinschreibgeschwindigkeit ist. |
| MYPI88001459A MY103940A (en) | 1987-12-21 | 1988-12-15 | Semiconductor memory capable of improving data rewrite speed |
| KR1019880017146A KR920007444B1 (ko) | 1987-12-21 | 1988-12-21 | 반도체기억장치 |
| US07/647,202 US5075887A (en) | 1987-12-21 | 1991-01-28 | Semiconductor memory capable of improving data rewrite speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323083A JPH01165093A (ja) | 1987-12-21 | 1987-12-21 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01165093A true JPH01165093A (ja) | 1989-06-29 |
Family
ID=18150891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62323083A Pending JPH01165093A (ja) | 1987-12-21 | 1987-12-21 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01165093A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165397A (ja) * | 1989-11-24 | 1991-07-17 | Sharp Corp | 半導体記憶装置 |
| JPH03224194A (ja) * | 1989-12-01 | 1991-10-03 | Matsushita Electron Corp | ダイナミック型半導体記憶装置 |
| JPH05314763A (ja) * | 1992-05-12 | 1993-11-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100385889B1 (ko) * | 2000-07-15 | 2003-06-09 | 한국부라스 주식회사 | 장난감 모형기관차용 보일러 원통체의 다이캐스팅에 의한분리 성형방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125794A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | メモリセルマトリックス回路 |
-
1987
- 1987-12-21 JP JP62323083A patent/JPH01165093A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125794A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | メモリセルマトリックス回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165397A (ja) * | 1989-11-24 | 1991-07-17 | Sharp Corp | 半導体記憶装置 |
| JPH03224194A (ja) * | 1989-12-01 | 1991-10-03 | Matsushita Electron Corp | ダイナミック型半導体記憶装置 |
| JPH05314763A (ja) * | 1992-05-12 | 1993-11-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100385889B1 (ko) * | 2000-07-15 | 2003-06-09 | 한국부라스 주식회사 | 장난감 모형기관차용 보일러 원통체의 다이캐스팅에 의한분리 성형방법 |
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