KR920007444B1 - 반도체기억장치 - Google Patents

반도체기억장치 Download PDF

Info

Publication number
KR920007444B1
KR920007444B1 KR1019880017146A KR880017146A KR920007444B1 KR 920007444 B1 KR920007444 B1 KR 920007444B1 KR 1019880017146 A KR1019880017146 A KR 1019880017146A KR 880017146 A KR880017146 A KR 880017146A KR 920007444 B1 KR920007444 B1 KR 920007444B1
Authority
KR
South Korea
Prior art keywords
data
semiconductor memory
memory device
line
potential
Prior art date
Application number
KR1019880017146A
Other languages
English (en)
Other versions
KR890010916A (ko
Inventor
고이치 마고메
마사가즈 기류
시게오 오시마
하루키 도다
히로시 사하라
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
도시바마이콤엔지니어링 가부시키가이샤
다케다이 마사다카
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP62323083A external-priority patent/JPH01165093A/ja
Priority claimed from JP63001653A external-priority patent/JPH0752577B2/ja
Application filed by 가부시키가이샤 도시바, 아오이 죠이치, 도시바마이콤엔지니어링 가부시키가이샤, 다케다이 마사다카 filed Critical 가부시키가이샤 도시바
Publication of KR890010916A publication Critical patent/KR890010916A/ko
Application granted granted Critical
Publication of KR920007444B1 publication Critical patent/KR920007444B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

반도체기억장치
제1도는 종래의 반도체기억장치를 도시해 놓은 회로도.
제2도 및 제3도는 각각 종래 반도체기억장치의 데이터재기록동작을 설명하기 위한 타이밍챠트.
제4도는 본 발명의 제1실시예에 관한 반도체기억장치를 도시해 놓은 회로도.
제5도는 제4도에 도시된 반도체기억장치의 데이터재기록동작을 설명하기 위한 타이밍챠트.
제6도는 본 발명의 제2실시예에 관한 반도체기억장치를 도시해 놓은 회로도.
제7도는 본 발명의 제3실시예에 관한 반도체기억장치를 도시해 놓은 회로도.
제8도는 IC(Integrated Circuit)형상에서 회로도를 도시해 놓은 패턴개념도.
제9도는 본 발명의 제4실시예에 관한 반도체기억장치를 도시해 놓은 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 감지증폭기 12 : 열선택회로
MC1, MC2 : 메모리셀
Q10, Q11 : 데이터재기록용 MOS트랜지스터
BL1,
Figure kpo00001
: 열선 WL0, WL1 : 행선
WL10, WL11 : 데이터재기록용 행선
I/O,
Figure kpo00002
: 공통데이터선
Figure kpo00003
: 행어드레스스트로브신호
Figure kpo00004
: 열어드레스스트로브신호 ADR : 어드레스
CSL : 열선택신호
Q1∼Q4, Q7, Q8, Q21, Q22 : N챈널 MOS트랜지스터
A1 : 인버터
본 발명은 반도체기억장치에 관한 것으로, 특히 화상용 기억장치와 같이 메모리셀에 고속으로 데이터를 재기록할 수 있도록 된 반도체기억장치에 관한 것이다.
일반적으로 화상용 기억장치로서는 임의의 번지데이터를 억세스할 수 있는 RAM(Random Access Memory)과 직렬형태로 데이터를 억세스할 수 있는 직렬억세스기억장치등을 구비시킨 2중포트기억장치가 널리 쓰여지고 있는 바, 이 2중포트기억장치가 일반적으로 쓰여지는 방법은 RAM의 어떤 행에 기록되어진 데이터를 직렬억세스기억장치로 전송시키고, 이렇게 전송된 데이터를 직렬억세스기억장치로부터 직렬형태로 출력시켜 화상표시해 주는 것이다.
그런데 모든 화상데이터를 짧은 시간내에 일제히 클리어시켜야 할 경우에는, RAM으로부터 직렬억세스 기억장치로 전송되는 데이터의 내용을 모두 같게(모두가 ＂1＂ 또는 ＂0＂) 설정할 필요가 있다. 즉, RAM에서 데이터 ＂1＂과 ＂0＂의 무작위적으로 기록되어진 어떤 행의 데이터를 짧은 시간내에 모두 ＂1＂ 또는 ＂0＂의 같은 데이터로 재기록하는 것이 필요하게 된다.
제1도는 종래의 RAM의 메모리셀어레이구조를 도시해 놓은 것인 바, 이와 같은 RAM에서는 어느 행의 셀데이터를 전부 같은 내용으로 재기록하기 위해 페이지모우드가 통상적으로 쓰여지고 있다. 즉 제2도의 타이밍챠트에 도시된 바와 같이, 먼저 행어드레스스트로브신호(
Figure kpo00005
)를 로우레벨로 해서 RAM의 어느 행을 선택한 예컨대 행성(WL0)을 이네이블시킨다. 이어 열어드레스스트로브신호(
Figure kpo00006
)에 의해 RAM의 열을 순차적으로 선택하게 된다. 어드레스(ADR)에 의해 예컨대 열선택신호(CSL1)가 이네이블되는 경우에는, 입출력버퍼로부터 출력된 데이터가 열선(BL1)을 거쳐 메모리셀(MC1)에 기록된다. 이상과 같이 페이지모우드에서는 열을 순차적으로 선택함으로 행선(WL0)에 관계되는 모든 셀에 대해 열마다 데이터를 기록할 수 있게 된다.
이렇게 데이터를 기록하는 방법은 종래 RAM의 기능을 그대로 쓸수 있어서 유효하지만, RAM의 데이터를 재기록할 시간이 상당히 길어진다는 문제가 있게 된다. 결국 이와 같은 데이터기록방법에서는 어느 행의 데이터재기록에「메모리셀어레이의 열수(Cn)×페이지모우드주기시간(Tpc)」만큼의 시간이 필요하게 된다.
그리고, 데이터재기록방식으로는 페이지모우드와 같이 열마다 데이터를 기록함으로 이루어지는 것이 아니고, 어느 행의 셀데이터 모두를 일제히 데이터 ＂0＂ 또는 ＂1＂로 재기록해주는 기술도 고려될 수 있다. 이러한 데이터재기록방식이 쓰여지는 경우에는 메모리셀어레이자체가 제1도에 도시된 바와 같이 통상적인 RAM이 좋겠으나, 동작타이밍은 제3도에 도시된 바와 같이 된다. 즉 행어드레스스트로브신호(
Figure kpo00007
)를 로우레벨로해서 행어드레스에 대응하는 행을 선택한 다음, 열어드레스에 관계없이 모든열을 선택해서 1개의 위드선에 연결되는 모든 셀에 대이터 ＂1＂이라든지 ＂0＂을 입출력버퍼로부터 강제적으로 기록해 주는 방식인 것이다.
따라서, 이 데이터재기록방식을 쓴다면 통상적인 행어드레스스트로브신호(
Figure kpo00008
)의 주기시간의 기간에 있는 행의 셀데이터를 모두 같은 레벨로 설정할 수 있어 데이터를 고속으로 기록할 수 있게 된다.
그러나 이러한 데이터재기록방식을 쓰게 되면 다음과 같은 문제가 생기게 된다. 즉, 어느 행에 연결되는 모든 셀에 함께 데이터를 기록하는 방식을 쓰게 되면, 데이터가 잘못 기록되는 것을 방지하기 위해 실제적으로 구동능력이 큰 기록버퍼가 필요하게 되고, 그 때문에 기록버퍼의 칫수가 대단히 커다랗게 된다는 문제가 생기게 된다. 또 데이터를 기록할 때에 상당히 큰 전류가 순간적으로 흐르게 되어서 전원선잡음의 발생원인으로 되기 쉽기 때문에 그 대책이 대단히 곤란해지게 된다.
[발명의 목적]
이에 본 발명은 상기와 같은 사정을 감안해서 발명된 것으로, 종래 반도체기억장치에서 데이터의 재기록을 고속으로 이루어지는 것이 곤란한 점을 개선해서, 전원선잡음의 발생이라든지 기록버퍼의 칫수증대를 초래시키지 않고 데이터를 고속으로 재기록할 수 있도록 된 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명 반도체기억장치는, 1쌍의 열선(BL1)(
Figure kpo00009
)과, 이 열선(BL1)(
Figure kpo00010
)에 접속되는 메모리셀(MC1)(MC2), 이들 전도통로를 개폐시켜 주는 스위칭트랜지스터(Q1)(Q2), 행어드레스신호에 따라 상기 메로리셀(MC1)(MC2)을 선택해 주는 행선(WL0)(WL1) 및, 정전원전위 또는 접지전위가 공급되는 고정전위공급단(14)과 상기 1쌍의 열선(BL1)(
Figure kpo00011
)사이에 각각의 전류통로가 각각 접속되는 제1 및 제2트랜지스터(Q10)(Q11)를 구비해서, 이들 제1 및 제2트랜지스터(Q10)(Q11)의 게이트가 상기 행선(WL0)(WL1)과 독립적으로 선택할 수 있는 데이터재기록용 제1 및 제2행선(WL10)(WL11)에 각각 접속되면서 감지증폭기(10)가 상기 열선(BL1)(
Figure kpo00012
)에 접속된 것을 그 특징으로 한다.
[작용]
이렇게 구성된 본 발명 반도체기억장치에 의하면, 데이터재기록용 행선을 선택함에 따라 열선의 전위를 낮거나 높은 전위로 설정할 수 있게 된다. 따라서, 기록버퍼로부터 메모리셀에 데이터를 강제적으로 기록하는 것을 필요로 하지 않게 되고, 선택되어진 행선에 연결되는 모든 메모리셀의 데이터를 같은 데이터로 기록해 주는 것이 가능해지게 된다. 이와 같이 데이터가 기록되는 방법을 플래쉬(flash)기록이라고 일컫게 된다.
그 결과 본 발명 반도체기억장치는, 통상적인 반도체기억장치에서 생기는 커다란 용량의 어느 부피 큰 버퍼를 준비할 필요가 없게 된다든지 데이터기록시 감소되는 전원잡음을 수반하지 않을 때 개시상태로 화상데이터를 설정할 수가 있게 된다.
[실시예]
이하 본 발명의 실시예들을 예시도면에 의거 상세히 설명한다.
제4도는 본 발명의 1실시예에 관한 반도체기억장치를 도시해 놓은 것으로, 이 도면에는 1열분에 대응하는 회로구성만을 도시해 놓았음으로 다른 열의 회로구성에 대해서도 각각 마찬가지의 회로구성으로 되어 있다.
즉 본 발명 반도체기억장치에서 1쌍의 열선(BL1)(
Figure kpo00013
)에는, 제1도에 도시된 종래 반도체기억장치와 같이 행선(WL0)(WL1)으로 각각 선택되는 메모리셀(MC1)(MC2)외에 데이터재기록용 N챈널 MOS트랜지스터(Q1)와 캐패시터(C1)로 구성되고, 또 메모리셀(MC2)은 게이트가 행선(WL1)에 접속되어진 N챈널 MOS트랜지스터(Q2)와 캐패시터(C2)로 구성된다.
그리고 데이터재기록용 N챈널 MOS트랜지스터(Q10)는 열선(BL1)과 접지단 또는 정전원단사이에 그 전류통로가 접속되고, 이 N챈널 MOS트랜지스터(Q10)의 게이트에는 데이터재기록용으로 설치되어진 행선(WL10)이 접속되게 된다. 또 N챈널 MOS트랜지스터(Q11)은 열선()과 접지단사이에 전류통로가 접속되고, 이 N챈널 MOS트랜지스터(Q11)의 게이트에는 데이터재기록용으로 설치되어진 행선(WL11)이 접속되게 된다. 이들 데이터재기록용 행선(WL10)(WL11)은 각각 메모리셀(MC1)(MC2)을 선택하기 위한 행선(WL0)(WL1)과 독립적으로 선택가능한 것이다.
또 도시되어 있지 않은 다른 각 열에도 마찬가지로 데이터재기록용 2개 N챈널 MOS트랜지스터가 설치되고, 이들 게이트에는 각각 데이터재기록용 행선(WL10)(WL11)이 접속되어져 있다.
이어 1쌍의 열선(BL1)(
Figure kpo00015
)은 감지증폭기(10) 및 열선택회로(12)를 거쳐 공통데이터선(I/O)(
Figure kpo00016
)에 접속되어져 있는 바, 이 열선택회로(12)는 N챈널 MOS트랜지스터(Q20)(Q21)로 구성되어 있어 열어드레스의 내용에 따라 이네이블되는 열선택신호(CSL1)에 의해 스위칭제어되게 된다.
제5도는 도시된 타이밍챠트를 참조해서 제4도에 도시된 반도체기억장치의 데이터재기록동작에 대해 설명한다. 여기서 참조부호14는 접지전위를 나타낸다.
먼저 행선(WL0)에 연결되는 각 열의 메모리셀(MC1)에 ＂0＂데이터를 기록하는 경우의 회로동작을 설명하면, 행어드레스스트로브신호(
Figure kpo00017
)가 로우레벨로 되어 행어드레스가 취입됨에 따라 행선(WL0)이 선택된다. 즉 통상적인 데이터기록동작과 같이 플래쉬기록모우드가 행어드레스스트로브신호(
Figure kpo00018
)의 하강시
Figure kpo00019
상태가 선택된다면, 데이터재기록용 행선(WL10)이 감지증폭기(10)가 동작될 때까지 역시 선택되게 된다. 그 결과 N챈널 MOS트랜지스터(Q1)(Q10)가 함께 도통상태로 된다. 따라서 열선(BL1)의 전위는 캐패시터(C1)의 용량과 열선(BL1)에 부가되어 있는 캐패시터(Cb) 및 N챈널 MOS트랜지스터(Q10)의 구동능력으로 결정된다. 예컨대 메모리셀(MC1)에 기억되어 있는 데이터가 ＂1＂로서 캐패시터(C1)에 전하가 충전되어 있는 경우에, N챈널 MOS트랜지스터(Q10)가 도통되어 있지 않다면 열선(BL1)의 전위는 행선(WL0)이 이네이블되기 전의 전위, 결국 프리챠지전위보다도 상승하게 된다. 그러한 행선(WL0)을 선택할때 전술한 바와 같이 데이터재기록용 행선(WL10)도 선택해서 N챈널 MOS트랜지스터(Q10)를 도통상태로 제어한다면, 캐패시터(C1)에 축적되어진 전하는 열선(BL1)과 N챈널 MOS트랜지스터(Q10)를 거쳐 접지단으로 방전되어, 열선(BL1)의 전위는 프리챠지일 때의 전위보다도 떨어지게 된다. 따라서, 이 상태에서 감지증폭기(10)를 구동시킨다면 열선(BL1)(
Figure kpo00020
)을 로우 및 하이전위레벨로 각각 설정될 수 있게 된다.
이어 행어드레스스토로브신호(
Figure kpo00021
)를 하이전위레벨로 복귀시키면 상기 행선(WL0)(WL10)이 함께 비선택상태로 되므로 메모리셀(MC1)에는 데이터 ＂0＂이 기록된다. 이와 마찬가지로 해서 행선(WL0)에 연결되는 각 열의 모든 메모리셀에도 함께 데이터 ＂0＂이 기록된다.
여기서는 비록 행선(WL0)에 연결되어 있는 메모리셀의 데이터가 ＂1＂로서 그 메모리셀에 데이터 ＂0＂를 재기록할 경우를 설명했지만, 만약 셀데이터가 ＂0＂으로 있으면 그 메모리셀에 데이터＂0＂을 재기록시켜 놓아도 마찬가지로 이룰 수 있게 된다.
역으로 메모리셀(MC1)에 데이터＂1＂를 기록할 경우에는 행선(WL0)과 함께 데이터재기록용 행선(WL11)을 선택하면 좋다. 최초 메모리셀(MC1)에 데이터＂0＂이 기록되어 있다면 행선(WL0)이 선택되어 전술한 바와 같이 열선(BL1)의 전위는, 메모리셀(MC1)과 열선(BL1)의 용량분할에 의해 정해지는 소정의 전위로 떨어지게 된다. 그러나, 데이터재기록용 행선(WL11)이 이네이블되어 있기 때문에 N챈널 MOS트랜지스터(Q11)가 턴온상태로 되고, 그에 따라 열선(
Figure kpo00022
)의 전위는 열선(BL1)의 전위보다 낮아지게 된다. 따라서, 그 다음 감지증폭기(10)를 구동시킨다면 열선(BL1)(
Figure kpo00023
)이 하이 및 로우전위레벨로 각각 된다. 그러므로 메모리셀(MC1)에 데이터＂1＂를 기록할 수 있게 된다. 가령 메모리셀(MC1)의 초기데이터가 ＂1＂로 있다면 데이터 ＂1＂의 재기록은 더 용이하게 기록할 수 있게 된다.
이상의 설명은 열선(BL1)측에 연결되어 있는 메모리셀(MC1)에 대한 것이지만, 다른 메모리셀(MC2)과 같은 열선(
Figure kpo00024
)측에 연결되는 메모리셀에 대해서도 마찬가지로 데이터의 기록을 이룰 수 있게 된다.
이상 설명한 바와 같이 본 발명 반도체기억장치에 있어서는 통상적인
Figure kpo00025
주기사이에 임의의 행에 대한 모든 셀을 같은 데이터로 재기록할 수 있게 된다. 그런데도 기록버퍼로부터 강제적으로 데이터를 기록하는 방식이 아니기 때문에, 기록버퍼의 전류구동능력을 필요이상으로 크게 설정할 필요가 없다. 따라서, 전술한 바와 같이 전원선잡음의 발생이라든지 기록버퍼의 칫수증대등과 같은 문제를 일으키지 않고 데이터재기록을 고속으로 이루는 것이 가능하게 된다.
또 통상적인 데이터기록을 이루는 경우에는 데이터재기록용 행선(WL10)(WL11)을 선택하지 않고 통상적인 행선(WL0)(WL1)만을 선택하면 좋다. 또 데이터재기록용 트랜지스터(Q10)(Q11)의 일단(14)을 접지단에 접속시키는 대신 정전원단자에 접속시켜도 마찬가지로 되어 데이터의 기록동작을 이룰 수 있게 된다. 단 이 경우에는 데이터재기록용 행선(WL10)(WL11)의 선택에 대한 재기록데이터의 내용은 전술한 동작과는 역으로 된다.
이러한 실시예는 제6도 및 제8도에 도시된 바와 같이 데이터재기록용 제1 및 제2행선(WL10)(WL11)이 종래 반도체기억장치를 수정한 회로패턴에도 쓰여지게 되는 바, 제8도에 도시된 바와 같이 수정된 반도체기억장치에 전술한 데이터기록선의 부가가 다른 길이의 열선(BL)(
Figure kpo00026
)이 생기기 때문에, 각각의 열선(BL)(
Figure kpo00027
)에 관해 불안정한 정적용량이 일어나게 된다. 이는 제6도에 도시된 감지증폭기(10)의 검출기능에 의해 부족한 마진을 일으키게 된다. 따라서 통상적인 데이터기록동작과 같이, 플래쉬기록모우드가 행어드레스스트로브신호(
Figure kpo00028
)의 하강시
Figure kpo00029
상태가 선택된다면, 데이터재기록용 행선(WL10)이 감지증폭기(10)가 동작될 때까지 역시 선택되게 된다.
제7도에 도시된 바와 같이 스위칭트랜지스터(Q7,Q8)가 열선(BL1)(
Figure kpo00030
)과 고정데이터 기록선(F/WG) 사이의 공통통로에 끼워지게 되고, 고정데이터인 경우를 제외하고는 전술한 행선의 사용과 더불어 플래쉬기록되어, 각 열선(BL1)(
Figure kpo00031
)에 관해 불안정한 정적용량의 가능성을 방지할 수 있도록 전술한 스위칭트랜지스터(Q7)(Q8)가 턴오프되게 된다. 따라서 감지마진의 하강이 개선되게 된다. 이러한 연결상태에서 전술한 스위칭트랜지스터(Q7)(Q8)가 상기 MOS트랜지스터(Q1∼Q4)에 끼워지게 되고, 기록데이터공급단(IN)(
Figure kpo00032
)이 접지되면서 정전원단에 접속된다. 제8도에 도시된 바와 같이 버퍼가 입력신호를 공급받도록 데이터입력단(Vss)에 접속되게 된다.
제9도에 도시된 바와 같이 스위칭트랜지스터(Q7)(Q8)의 게이트에 접속된 공통의 신호선(F/WG)을 플래쉬기록시 게이트입력으로 해서 플래쉬기록모우드로 들어갈 때 행선(WL0)(WL1)이 선택되어진 직후에 선택되게 된다. 따라서 공통의 신호선(F/WG)이 WG데이터를 전술한 스위칭트랜지스터(Q7)(Q8)로 전송하는 스위칭구동신호로 된다.
이어 제9도에 도시된 회로동작에 대해 설명하겠는 바, 여기에서 행선(WL0)에 늘어져 있는 모든 셀에 ＂1＂데이터를 기록하는 경우에 대해 설명한다. 기록되어지는 데이터는 기록주기로 들어가기 이전에 결정되는데, 이 경우 관련된 셀에 ＂1＂데이터를 기록하기 때문에 데이터입력단(IN)으로 입력되는 인버터입력신호(F/WDIN)는 로우레벨로 되어 있는데, 이때 행이 선택되어 선택행선(WL0)이 선택되게 된다. 때문에 감지증폭기(10)가 구동되기 전에 신호(F/WG)가 하이레벨로 됨으로, 인버터(A1)의 구동능력에서 열선(BL1)을 고전위로 높히게 된다. 그 다음 감지증폭기(10)가 구동되어 열선전위의 결정 때문에, 당연히 열선(BL1)이 전원전위로 되어 선택행선(WL0)이 비선택으로 되는 것으로 해당 셀 캐패시터(C1)에 ＂1＂데이터가 기록되게 된다. 또 선택행선(WL0)에 늘어져 있는 모든 셀에 ＂0＂데이터를 기록할 경우에는, 인버터(A1)의 데이터입력단(IN)으로 입력되는 입력신호(F/WDIN)를 하이레벨로 함으로 전술한 바와 같은 기록동작이 성취되어 진다.
[발명의 효과]
이상 설명한 바와 같이 본 발명 반도체기억장치에 의하면, 전원선잡음이 발생된다든지 기록버퍼의 칫수가 증가됨을 방지해서 데이터를 고속으로 재기록할 수 있고, 특히 화상용 기억장치로서의 사용에 적절한 반도체기억장치가 얻어지게 된다.

Claims (9)

1쌍의 열선(BL1)(
Figure kpo00033
)과, 이 열선(BL1)(
Figure kpo00034
)에 접속되는 메모리셀(MC1)(MC2), 상기 열선(BL1)(
Figure kpo00035
)에 접속되는 감지증폭기(10), 행어드레스신호에 따라 상기 메모리셀(MC1)(MC2)을 선택해 주는 행선(WL0)(WL1)및, 정전원전위 또는 접지전위가 공급되는 공정전위공급단(14)과 상기 1쌍의 열선(BL1)(
Figure kpo00036
)사이에 각각 전류통로가 각각 접속되는 제1 및 제2트랜지스터(Q10)(Q11)를 구비해서, 이들 제1 및 제2트랜지스터(Q10)(Q11)의 게이트가 상기 행선(WL0)(WL1)과 독립적으로 선택할 수 있는 데이터재기록용 제1 및 제2행선(WL10)(WL11)에 각각 접속된 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 상기 메모리셀(MC1)(MC2)이 각각 1개의 트랜지스터와 1개의 캐패시터로 이루어진 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 데이터기록시에는 턴온되고 그이외에는 턴오프되는 스위칭트랜지스터(Q7)(Q8)와, 이 스위칭트랜지스터를 거쳐 기록데이터공급단(IN)(
Figure kpo00037
)에 접속된 상기 메모리셀(MC1)(MC2)에 접속되어진 상기 열선(BL1)(
Figure kpo00038
)으로 이루어질때 상기 메모리셀(MC1)(MC2)에 모든 데이터 ＂1＂ 또는 ＂0＂을 기록시켜 주는 기록수단으로 이루어진 것을 특징으로 하는 반도체기억장치.
제3항에 있어서, 상기 메모리셀(MC1)(MC2)이 각각 1개의 트랜지스터와 1개의 캐패시터로 이루어진 것을 특징으로 하는 반도체기억장치.
제3항에 있어서, 상기 기록데이터공급단(IN)(
Figure kpo00039
)이 접지되고 또는 정전원단에 접속되도록 된 것을 특징으로 하는 반도체기억장치.
제3항에 있어서, 상기 기록데이터공급단(IN)(
Figure kpo00040
)의 한쪽이 입력기록데이터가 공급되는 인버터(A1)를 거쳐 상기 스위칭트랜지스터(Q7)(Q8)에 접속되고, 상기 기록데이터공급단(IN)(
Figure kpo00041
)의 다른쪽이 전기적으로 부유상태인 부분에 접속된 것을 특징으로 하는 반도체기억장치.
제3항에 있어서, 상기 공통신호선(F/WG)이 상기 스위칭트랜지스터(Q7)(Q8)의 게이트에 접속된 것을 특징으로 하는 반도체기억장치.
제7항에 있어서, 상기 공통신호가 상기 열 및 행선을 선택한 다음에 미리 정해진 레벨로 되면 상기 열선의 전위가 미리 정해진 레벨로 되고, 상기 감지증폭기(10)는 미리 정해진 데이터 ＂0＂ 또는 ＂1＂이 허용되는 미리 정해진 레벨로 상기 메모리셀(MC1)(MC2)에 기록되도록 상기 열선의 상기 전위를 설정하도록 된 것을 특징으로 하는 반도체기억장치.
제3항에 있어서, 미리 정해진 레벨의 입력신호를 공급받고 그때 상기 행선의 모든 메모리셀(MC1)(MC2)로 미리 정해진 데이터＂0＂ 또는 ＂1＂를 기록하는 버퍼가 구비된 것을 특징으로 하는 반도체기억장치.
KR1019880017146A 1987-12-21 1988-12-21 반도체기억장치 KR920007444B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP87-323083 1987-12-21
JP62-323083 1987-12-21
JP62323083A JPH01165093A (ja) 1987-12-21 1987-12-21 半導体メモリ
JP63001653A JPH0752577B2 (ja) 1988-01-07 1988-01-07 半導体メモリ
JP63-1653 1988-01-07
JP88-1653 1988-01-07

Publications (2)

Publication Number Publication Date
KR890010916A KR890010916A (ko) 1989-08-11
KR920007444B1 true KR920007444B1 (ko) 1992-09-01

Family

ID=26334927

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880017146A KR920007444B1 (ko) 1987-12-21 1988-12-21 반도체기억장치

Country Status (5)

Country Link
US (1) US5075887A (ko)
EP (1) EP0321847B1 (ko)
KR (1) KR920007444B1 (ko)
DE (1) DE3850483T2 (ko)
MY (1) MY103940A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0430614B1 (en) * 1989-12-01 1996-02-07 Matsushita Electronics Corporation A dynamic type semiconductor memory
EP0446847B1 (en) * 1990-03-12 1998-06-17 Nec Corporation Semiconductor memory device having improved write function
JPH0821233B2 (ja) * 1990-03-13 1996-03-04 株式会社東芝 画像メモリおよび画像メモリからデータを読み出す方法
JPH0430388A (ja) * 1990-05-25 1992-02-03 Oki Electric Ind Co Ltd 半導体記憶回路
JPH04188493A (ja) * 1990-11-22 1992-07-07 Mitsubishi Electric Corp 半導体ダイナミックｒａｍ
JP3084801B2 (ja) * 1991-06-27 2000-09-04 日本電気株式会社 半導体メモリ装置
JPH11120797A (ja) * 1997-10-15 1999-04-30 Toshiba Microelectronics Corp 強誘電体メモリ及びそのスクリーニング方法
US7092280B2 (en) * 2004-11-22 2006-08-15 International Business Machines Corp. SRAM with dynamically asymmetric cell

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5785255A (en) * 1980-11-17 1982-05-27 Nec Corp Memory storage for integrated circuit
US4567578A (en) * 1982-09-08 1986-01-28 Harris Corporation Cache memory flush scheme
JPS5958689A (ja) * 1982-09-28 1984-04-04 Fujitsu Ltd 半導体記憶装置
JPS6148192A (ja) * 1984-08-11 1986-03-08 Fujitsu Ltd 半導体記憶装置
EP0189700A3 (en) * 1984-12-28 1988-04-27 Thomson Components-Mostek Corporation Static ram having a flash clear function
JPS6211977A (ja) * 1985-07-10 1987-01-20 Toshiba Corp 画像メモリ
JPS6265288A (ja) * 1985-09-17 1987-03-24 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPS62121997A (ja) * 1985-11-22 1987-06-03 Hitachi Vlsi Eng Corp ダイナミツク型ｒａｍ
US4837746A (en) * 1985-12-04 1989-06-06 Advanced Micro Devices, Inc. Method and apparatus for resetting a video SRAM
JPS62184693A (ja) * 1986-02-10 1987-08-13 Hitachi Vlsi Eng Corp 半導体記憶装置
JPS62197992A (ja) * 1986-02-25 1987-09-01 Mitsubishi Electric Corp ダイナミツクｒａｍ
US4789967A (en) * 1986-09-16 1988-12-06 Advanced Micro Devices, Inc. Random access memory device with block reset
JPS63247997A (ja) * 1987-04-01 1988-10-14 Mitsubishi Electric Corp 半導体記憶装置
JPH0821234B2 (ja) * 1988-01-14 1996-03-04 三菱電機株式会社 ダイナミック型半導体記憶装置およびその制御方法

Also Published As

Publication number Publication date
EP0321847A3 (en) 1991-11-06
EP0321847A2 (en) 1989-06-28
US5075887A (en) 1991-12-24
DE3850483D1 (de) 1994-08-04
MY103940A (en) 1993-10-30
KR890010916A (ko) 1989-08-11
DE3850483T2 (de) 1994-10-20
EP0321847B1 (en) 1994-06-29

Similar Documents

Publication Publication Date Title
EP0165106B1 (en) Semiconductor memory device
KR100329024B1 (ko) 파괴 읽기형 메모리 회로, 이를 위한 리스토어 회로 및 감지 증폭기
JP3373632B2 (ja) 不揮発性半導体記憶装置
KR950014559B1 (ko) 반도체 기억장치
EP0637033A2 (en) Dynamic random access memory device with low-power consumption column selector
JPH05166365A (ja) ダイナミック型半導体記憶装置
KR900004635B1 (ko) 반도체 메모리장치의 충전 및 등화회로
EP0033861A2 (en) Output circuit
US6356491B1 (en) Method and circuit for rapidly equilibrating paired digit lines of a memory device during testing
EP0264929A2 (en) Semiconductor memory device with improved bit line arrangement
US4679172A (en) Dynamic memory with increased data retention time
US7142468B2 (en) Control method of semiconductor memory device and semiconductor memory device
KR920007444B1 (ko) 반도체기억장치
US5748556A (en) Tristatable driver for internal data bus lines
KR910008100B1 (ko) 반도체기억장치
KR100308745B1 (ko) 방해가감소된플래쉬메모리시스템및방법
JP2604276B2 (ja) 半導体記憶装置
KR0172028B1 (ko) 프리챠지 회로를 갖는 반도체 메모리 디바이스
US5295104A (en) Integrated circuit with precharged internal data bus
US6067264A (en) High speed semiconductor memory device
JP2980368B2 (ja) ダイナミック型半導体記憶装置
KR960000891B1 (ko) 데이타 읽어내기 완료 타이밍을 빠르게한 다이내믹 ram
US5257226A (en) Integrated circuit with self-biased differential data lines
EP0547892B1 (en) An integrated circuit with self-biased differential data lines
JPH10162587A (ja) 強誘電体メモリ

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080813

Year of fee payment: 17

EXPY Expiration of term