JPS63247997A

JPS63247997A - 半導体記憶装置

Info

Publication number: JPS63247997A
Application number: JP62081612A
Authority: JP
Inventors: Kazutami Arimoto; 和民有本; Kiyohiro Furuya; 清広古谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-04-01
Filing date: 1987-04-01
Publication date: 1988-10-14
Also published as: US4829484A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、自己リフレッシュ機能を持った半導体記憶
装置のバックグランドリフレッシュ方式の改良に関する
。

（従来の技術〕自己リフレッシュ機能を持った半導体記憶装置どして、
バーヂャリスタティックＲＡＭ　（以下、ｒＶｓＲＡＭ
Ｊと言う。）が知られている。このＶＳＲＡＭは、ダイ
ナミックＲＡＭに用いられるメモリセルを用いて実質的
にスタティックＲＡＭを実現するものである。すなわち
、各メモリセルは、ひとつのＭＯＳＦＥＴとひとつのキ
ャパシタとを用いて形成されており、このメモリセルに
対するリフレッシュ関係の動作をオンチップで行なう。

このため、ユーザがリフレッシュのための回路を準備す
る必要がなく、ＶＳＲＡＭは、ユーザに負担がかからな
いメ干りとなっている。

第４図はこのようなＶＳＲＡＭの従来例を示すブロック
図であり、この’ＩＡＥはに、　Ｎｏｇａｍｉ　ｅｔ、
ａｌ、、　　”　ｌ　−Ｍｂｉｔ　Ｖｉｒｔｕａｌｌｙ
　　５ｔａｔｉｃ　ＲＡＭ”　。

ｌＥＥ［Ｅ　　Ｊ、　５ｏｌｉｄ−８ｔａｔｅ　　Ｃ１
ｒｃｕｉｔｓ、　ＶＯｌ、　５Ｃ２１Ｎｏ、５．　　○
Ｃｔ、　１９８６に開示されている。

同図において、このＶＳＲＡＭはメモリセル（図示せず
。）の２次元配列を含むメモリアレイ１を備えている。

このメモリアレイ１に対して通常アクセス（すなわち、
データの読古きのためのアクセス）を行なう際には、第
５図（ａ）に示すようなタイミングで行アドレスＲＡお
よび列アドレスＯＡが外部から与えられ、これらのアド
レスＲＡ、ＣＡは、行アドレスバッフ７７および列アド
レスバッファ１２においてそれぞれバッファされる。

このうら、行アドレスバッファ７から出力された行アド
レスＲＡはアドレスマルチプレクサ８に与えられる。リ
フレッシュ動作が行なわれていないときには、通常アク
セス要求ＡＣ８ＲＥＱに応答してアービタ回路１１がア
ドレスマルチプレクサ８を行アドレスバツフア７側に切
換えており、このアドレスマルチプレクサ８を介して行
アドレスＲＡが行デコーダ３に与えられる。行デコーダ
３は行アドレスＲＡをデコードして、メモリアレイ１中
のひとつの行を選択し、その行のワード線（図示せず。

）を第５図（ｂ）のように活性化する。

データ読出し時においては、このようにして選択された
行アドレスＲＡに属するメモリセルからデータが読出さ
れ、センスアンプａ￥２に含まれる個々、のセンスアン
プによって、このデータの検出および増幅がビット線（
図示せず）上で行なわれる。この動作は第５図（ｄ）中
にデータＤとして示されている。

一方、列アドレス１２でバッファされた列アドレスＣＡ
はタイミングジェネレータ６を介して列デコーダ４に与
えられる。列デコーダ４はこの列アドレスＣＡをデコー
ドして、メモリアレイ１中の特定の列を選択する。

そして、選択された列から読出されたデータはいったん
バッファレジスタ５に保持された後、入出力バッファ１
４を介して、第５図（ｅ）のタイミングで入出力ピンへ
と出力される。なお、バッファレジスタ５は、メモリセ
ルのデータをこのバッファレジスタ５に移すことにより
、メモリセルを通常アクセスから早期に解放し、それに
よってリフレッシュの実行可能期間を広げるために設け
られている。

一方、このＶＳＲＡＭのリフレッシュは、ワード線やメ
モリセル、それにセンスアンプ群２が通常アクセスによ
って使用されていない１１間を利用して行なわれる。こ
のような期間としては、通常アクセスにおいてアドレス
キューを待つ期間やアドレスをデコードしている期間、
それに、出力回路を駆動している期間などがある。具体
的には、まず、メモリセルにおけるデータ保持可能時間
に応じた時間をリフレッシュタイマ１０が計時し、リフ
レッシュを必要とする時刻になるとリフレッシュタイマ
１０からリフレッシュ要求１３号ＲＥＦＲＥＱがアービ
タ回路１１に出力される。また、リフレッシュタイマ１
０からの出力に応答して、リフレッシュアドレスカウン
タ９がリフレッシュすべき行アドレスをアドレスマルチ
プレクサ８に出力する。

アービタ回路１１はコントロール回路１３およびタイミ
ングジェネレータ６によってコントロールされている。

そして、メモリセルが通常アクセスから解放されている
ときには、アービタ回路１１がアドレスマルチプレクサ
８を切換えて、リフレッシュアドレスカウンタ７の出力
を行デコーダ３に与える。それによって、指定されたワ
ード線が第５図（Ｃ）のように活性化し、指定された行
アドレスに屈するメモリセルのリフレッシュが開始され
る。この動作におけるビット線の活性化状態が第５図（
ｄ）に記号ＲＦで示されている。

これに対して、リフレッシュ要求信号ＲＥＦＲＥＱが与
えられた時点において通常アクセスによるメモリセルの
使用が行なわれているときには、その使用が完了するま
でリフレッシュ待機状態とさける。そして、メモリセル
が通常アクセスから解放された後にリフレッシュ動作を
行なわせる。

逆に、リフレッシュ動作が行なわれている間に通常アク
セス要求があったときには、リフレッシュ動作からメモ
リセルが解放された後に通常アクセス動性が実行される
。

〔発明が解決しようとする問題点〕

従来のＶＳＲＡＭは以上のように構成されているため、
通常アクセス要求とリフレッシュ要求とが競合した場合
には、一方の動作からメモリビルが解放されるまで、他
方が待機しなければならない。特に、リフレッシュ動作
中に通常アクセス要求があった場合には、通常アクセス
が待機状態とされるために、アクセスタイムがリフレッ
シュ時間だけ長くなる。ただし、リフレッシュ時間は、
行デコーダ３によるワード線の電位の立上げ、センスア
ンプによる増幅、そして、ワード線の電位の立下げのそ
れぞれに要求される時間の和である。

一方、このような競合が生じなかったときにはアクセス
タイムは比較的短い。このため、競合の有無によってア
クセスタイムが実質的に変化することになり、アクセス
タイムを均一とすることができないという問題がある。

これに対しては、バッファレジスタ５にデータが移った
後、次の通常アクセスに伴うデコード動作が開始される
までの間にリフレッシュ動作を行なわせるようにすると
いう技術も考えられる。しかしながら、この場合には、
ひとつの通常アクセスから次の通常アクセスまでの間に
リフレッシュのための期間をあらかじめ確保しておく必
要がある。すると、ＶＳＲＡＭの外部から見た場合には
、通常アクセスにおける各アクセスタイムが実質的に長
くなったことと等価となり、それに応じてサイクルタイ
ムが全体的に長くなってしまう。

なお、自己リフレッシュ型以外の半導体記ｆｆｉ装置で
は、その半導体記憶装置の外部でタイミング調整を行な
うという対策がとれるが、自己リフレッシュ型のもので
はそのような対策をとることは不可能である。

このにうに、従来の自己リフレッシュ型’［４体記憶装
謂では、リフレッシュ動作と競合する通常アクセスにつ
いてのアクセスタイムが長くなってアクセスタイムに不
均一性が生じたり、それを避けようとすると競合が生じ
ない通常アクセスについてもアクセスタイムを長くしな
ければならないという事情が存在するため、通常アクセ
スのアクセスタイム（したがってサイクルタイム）を均
一に短縮してアクセスの高速化を実現できないという問
題があった。

この発明は上記のような問題点を解消するためになされ
たもので、通常アクセスのアクセスタイムを均一に短縮
することができ、それによってアクセスの高速化を実現
することのできる半導体記憶装置を提供することを目的
とする。

〔問題点を解決するための手段〕

この発明における自己リフレッシュ型の半導体記憶装置
は、■メモリセルに対する通常アクセス時に活性化され
る第１のセンスアンプとは別個に設けられて、前記メモ
リセルのリフレッシュ動作時に活性化される第２のセン
スアンプと、■前記メモリセルが前記通常アクセスから
解放されている時のみに前記リフレッシユｖＪ作を開始
させるすフレッシュ動作開始タイミング制御手段と、■
前記リフレッシュ動作の実行中に前記通常アクセスの要
求があった際に、前記リフレッシュ動作を中断して前記
通常アクセスを実行さゼるリフレッシュ動作中断手段と
、■前記リフレッシュ動作が中断された場合において、
前記メモリセルから読出されて前記第２のセンスアンプ
中に既に取込まれたデータの破壊を防止するデータ破壊
防止手段とを備えている。

〔作用〕

この発明においては、メモリセルが通常アクセスから解
放されている時のみにリフレッシュ動作が開始されるた
め、通常アクセスとリフレッシュ動作との競合が発生す
る頻度を減少させることができる。

また、リフレッシュ動作中に通常アクセス要求があった
場合には、リフレッシュ動作を中断して通常アクセスを
実行させる。このため、リフレッシュ動作が完了するま
で通常アクセスが待機する必要はない。

さらに、このような競合処理によってデータが破壊され
てしまわないように、通常アクセス用の第１のセンスア
ンプ以外にリフレッシュ用の第２のセンスアンプを別個
に設け、この第２のセンスアンプに取込まれたデータを
破壊しないようにしている。

（実施例）第１図はこの発明の一実施例であるＶＳＲＡＭのブロッ
ク−図である。第１図において、このＶＳＲＡＭｒは、
メモリアレイ１に付属して２種類のセンスアンプ群２．
２０が設けられている。これらのうち、第１のセンスア
ンプ群２に属するセンスアンプは、通常アクセス時に活
性化される。また、第２のセンスアンプ群すなわちリフ
レッシュセンスアンプ群２０に属するセンスアンプは、
リフレッシュ動作時において活性化される。すなわち、
このＶＳＲＡＭでは、センスアンプとして、通常アクセ
ス用とリフレッシュ用とが別個に準備されている。この
リフレッシュセンスアンプ群２０が新たに設けられてい
ることにより、第４図の従来回路に設けられていたバッ
ファレジスタ５は取除かれている（その理由は後述する
。）。

第１図のメモリアレイ１およびその周辺回路の一部が第
２図に示されている。第２図において、データ記憶のた
めのメモリセル２５ａ〜２５ｎはひとつのＭＯＳＦＥＴ
とひとつのキャパシタ（どもに図示せず。）によってそ
れぞれ形成されている。例示したメモリセル２５８〜２
５ｎはワード線Ｗａ−Ｗｎとピット線Ｂａとにそれぞれ
接続されており、ワード線Ｗａ−Ｗｎによってメモリセ
ル２５ａ〜２５ｎのゲートの開開が行なわれる。

また、例示したダミーセル２６はダミーワード線ＤＷと
ビット線Ｂｂとに接続されている。

第２図のセンスアンプ２ａは、第１図のセンスアンプ群
２に属しており、Ｉ１０ゲートトランジスタ２７ａ、２
７ｂを介して！１０線４０ａおよびＩ１０線４０ｂの対
に接続されている。この１１０ゲートトランジスタ２７
ａ、２７ｂのゲート信号Ｇは列デコーダ４から与えられ
る。また、センスアンプ２ａとピッｔ〜線対Ｂａ、Ｂｂ
とは、スイッチングトランジスタ２８ａ、２８ｂを介し
て接続されている。さらに、リフレッシュセンスアンプ
２０ａとビット線対３ａ、３ｂとは、スイッチングトラ
ンジスタ２９ａ、２９ｂを介して接続されている。

これらのスイッチングトランジスタ２８ａ、２８ｂ、２
９ａ、２９ｂのゲート信号Ｇ１，０２は第１図のタイミ
ングジェネレータ６から与えられる。また、センスアン
プ２ａおよびリフレッシュセンスアンプ２０ａのそれぞ
れの活性化信号φ１゜φ２も、タイミングジェネレータ
６から与えられる。

第１図のアービタ回路１１は、通常アクセス要求ＡＣ８
ＲＥＱとリフレッシュ要求ＲＥＦＲＥＱとに基づいてア
ドレスマルチブレクυ８にマルチプレクス信号を与える
。ただし、その動作規則は従来回路と異なり、通常アク
レス要求ＡＣ３ＲＥＱを優先さけるような規則となって
いる。この規則は次の通りである。

まず、通常アクセス要求ＡＣ８ＲＥＱによって通常アク
セスを行なっている間はリフレッシュを行なわせず、ア
ドレス−数構出回路２１（後述する。）を介して行アド
レスバッファ７からアドレスマルチプレクサ８へ与えら
れた行アドレスＲＡを行デコーダ３へ与えておく。また
、リフレッシュ動作中に通常アクセス要求ＡＣ８ＲＥＱ
があったときには、アドレスマルチプレクサ８を、リフ
レッシュアドレスカウンタ９側からアドレス−数構出回
路２１側へと強制的に切換える。そして、リフレッシュ
動作を中断させるとともに、通常アクセス動作を実行さ
せる。

このようにして通常アクセスが実行され、メモリセル２
５ａ〜２５ｎが通常アクセスから解放された後に、アド
レスマルチプレクサ８をリフレッシュアドレスカウンタ
９側へと再度切換え、それによって、中断されていたリ
フレッシュ動作を再開・完了させる。

なお、これらの動作に必要な動作タイミング信号は、ア
ービタ回路１１からの信号を受けたタイミングジェネレ
ータ６において発生され、センスアンプａＦ　２やリフ
レッシュセンスアンプ群２０などに与えられる。

一方、第１図中に示されたアドレス−数構出回路２１は
、行アドレスバッフ？７とリフレッシュアドレスカウン
タ９とのそれぞれのアドレス出力ＲＡ、ＲＦＡを入力し
ている。そして、通常アクセス要求とリフレッシュ要求
とが競合した際に、通常アクセスにおける第１のアドレ
ス（行アドレス）ＲＡとリフレッシュにおける第２のア
ドレスＲＦＡとの一致がこのアドレス−数構出回路２１
によって検出される。第１と第２のアドレスＲＡ。

ＲＦＡが一致したときには、タイミングジェネレータ６
に一致信号Ｓを与え、それに基いてリフレッシュセンス
アンプ群２０からセンスアンプ群２へのデータの転送を
行なわせる（詳細は後述する。

）。

なお、残余の部分の構成は第４図のＶＳＲＡＭとほぼ同
様であり、細かな相違点については以下の動作説明中で
あわせて説明する。

そこで以下では、第１図および第２図に示したＶＳＲＡ
Ｍの詳細な動作を、リフレッシ１動作中に通常アクセス
要求があった場合を例にとって説明する。まｆ１メモリ
セル２５ａ・〜２５ｎが通常アクセスから解放されてい
る期間中にリフレッシュ要求ＲＥＦＲＥＱが与えられた
ものとする。すると、アーとり回路１１からのマルチプ
レクス信号によってアドレスマルチプレクサ８はリフレ
ッシュアドレスカウンタ９側に切換ねる。それによって
、リフレッシュアドレスカウンタ９から与えられたアド
レスＲＥＦが行デコーダ３に出力される。以下、このア
ドレスＲＦＡは第２図中のワード線Ｗａを選択するもの
であると想定する。

行デコーダ３はこのアドレスＲＦＡをデコードして、第
２図のワード線Ｗａおよびダミーワード！９ＤＷの電位
を立上らせる。この動作が第３図（Ｃ）にＷｌとして示
されている。

このときには、一方のゲート信号Ｇ１によって第２図の
スイッチングトランジスタ２８ａ、２８ｂはオフとされ
、他方のゲート信号Ｇ２によってスイッチングトランジ
スタ２９ａ、２９ｂはオンとされている。したがって、
ビット線対Ｂａ、Ｂｂはセンスアンプ２ａから切離され
、リフレッシュセンスアンプ２０ａに接続されている。

このため、ワード線Ｗａおよびダミーワード線ＤＷの電
位を立上げることによってメモリセル２５ａから読出さ
れたデータは、ビット線対Ｂａ、Ｂｂを介してリフレッ
シュセンスアンプ２０ａに取込まれる。そして、リフレ
ッシュセンスアンプ２０ａによるビット線対Ｂａ、Ｂｂ
上でのリフレッシュ動作が開始される。ここまでのビッ
ト線Ｂａ、Ｂｂの電位変化が第３図（ｄ）にＲＦｌとし
て示されている。

このようなリフレッシュ動作を行なっている途中で通常
アクセスのアドレスが変化し、リフレッシュの対客とな
っている行アドレスと異なる行アドレスに属するメモリ
セル２５ｎについての通常アクセス要求が新たに行なわ
れたちのとする。すると、通常アクセス要求信号へ〇５
ＲＥＱに応答して、アービタ回路１１はアドレスマルチ
プレクサ８に与えているンルヂブレタス信号を切換え、
通常アクセスにおける行アドレスＲＡを行デコーダ３に
出力させる。このときには、７ドレス一致検出口路２１
は特別な動作は行なわず、単なるラッチ回路として機能
する。

また、これに先だって、第２図のスイッチングトランジ
スタ２８ａ、２８ｂをオンとするとともに、リフレッシ
ュセンスアンプ２Ｏａ側のスイッチングトランジスタ２
９ａ、２９ｂをオフとする。

したがって、ビット線対Ｂａ、Ｂｂはリフレッシュセン
スアンプ２０ａから切離され、センスアンプ２ａ側に接
続される。そして、リフレッシュセンスアンプ２０ａは
、メモリセル２５ａからその内部に以に取込んだデータ
を破壊しないように保持しておく。これは、従来から使
用されているセンスアンプ回路（たとえばフリップフロ
ップ形式の回路）をリフレッシｌセンスアンプ２０ａと
して使用し、上記のようにスイッチングトランジスタ２
９ａ、２９ｂをオフとしておくことによって実現できる
。

このような状態において、第３図（ｄ）にＰＣで示すよ
うにビット線対３ａ、３ｂをプリチャージ（イコライズ
）しておけば、通常アクセスによってワード線Ｗｎが選
択された時には、従来のダイナミックＲＡＭにおけるア
クセスと同様の動作が実行可能となっている。

ここで想定しているように、通常アクセスによって指定
された行アドレスＲＡがリフレッシュ中の行のアドレス
ＲＦＡと異なるときには、以後の動作は次のようになる
。まず、通常アクセスによって選択されたワード線Ｗｎ
およびダミーワード線ＤＷの電位が、第３図（ｂ）にＷ
２で示すように立上り、メモリセル２５ｎおよびダミー
セル２６とビット線対Ｂａ、Ｂｂとが接続される。それ
によって、メモリセル２５ｎに記憶されていたデータは
、ピット線Ｂａ、Ｂｂの間の電位変化として取出される
。これと並行してセンスアンプ２ａが信号φ１に応答し
て活性化され、それによって、ビット線３ａ、Ｂｂ上の
電位が、第３図（ｄ）ニＤとして示すように増幅される
。そして、この増幅によってメモリセル２５ｎへのデー
タの再占込みが行なわれる。読出されたデータは、セン
スアンプ２ａ中に保持されている。

その後、ワード線ＷｎおよびダミーワードＦｉｌＤＷの
電位が立下り、スイッチングトランジスタ２８ａ、２８
ｂはオフとされる。その結果、センスアンプ２ａとビッ
ト線対Ｂａ、Ｂｂとは切離された状態となる。

列デコーダ４においてビット線対Ｂａ、Ｂｂが選択され
ると、ゲート信Ｑ（３がＩ１０ゲートトランジスタ２７
ａ、２７ｂに与えられ、それによってこれらのＩ１０ゲ
ートトランジスタ２７８．２７ｂがオンとなる。センス
アンプ２ａに保持されていたデータはこれらのゲートト
ランジスタ２７ａ、２７ｂを介してＩ１０線４ａおよび
Ｉ　１０１４ｂに与えられ、第１図の出力バッフ７１４
を介して入出力ピンに出力される。このようにして得ら
れる出力データが第３図（ｅ）に示されている。

一方、第２図のスイッチングトランジスタ２８ａ、２８
ｂがオフとされた時点以後の出力層９ｈ　ａ作用量にお
いては、メモリセル２５８〜２５ｎは通常アクセスから
解放された状態となっている。

このため、スイッチングトランジスタ２８ａ、２８ｂが
オフとされると、プリチャージ動作を再開する。

ずなわら、まず、スイッチングトランジスタ２９ａ、２
９ｂをオンとしてリフレッシュセンスアンプ２０ａとビ
ット線対８ａ、Ｂｂと接続する。

そして、ワード線Ｗａおよびダミーワード線ＤＷの電位
を再び立上げることにより、メモリセル２５ａおよびダ
ミーセル２６をビット線対Ｂａ、Ｂｂに接続する。リフ
レッシュセンスアンプ２０ａはメモリセル２５ａに記憶
されていたデータを保持し続けているため、この時点に
おいてリフレッシュ動作は速やかに再開される。この様
子は第３図（ｄ）にＲＦ２として示されている。

メモリセル２５ａのリフレッシュが完了すると、ワード
線Ｗａおよびダミーワード線ＤＷが立下がり、ビット線
対Ｂａ、Ｂｂがプリチャージされる。

これによって次の通常アクセスを受入れる態勢が整った
ことになる。

そして、このようなリフレッシュ再開動作を、メモリセ
ル２５ａ〜２５ｎが通常アクセスから解放された直後に
実行すれば、次の通常アクセスにおける行アドレスＲＡ
が７ドレスンルチプレクサ８に到達するまでにリフレッ
シュは完了することになる。このため、このようにすれ
ば、時間的なロスは全く発生せず、アクセスタイムが長
びいてしまうことを有効に防止することができる。

ところで、リフレッシュａ作をいったＩｖ開始させると
、メモリセル２５ａから読出されたデータがリフレッシ
ュセンスアンプ２０ａに取込まれるまでは、リフレッシ
ュ動作を中断させない方が望ましい。それは、データを
リフレッシュセンスアンプ２０に取込んでおかないと、
後のリフレッシュ再開が円滑にできないからである。し
たがって、リフレッシｚ　１７ｉ１始後に通常アクセス
要求があった場合でも、リフレッシュのためのワード線
Ｗａの電位の立上げと、リフレッシ１センスアンプ２０
ａへのデータの取込みとに要する時間が経過するまでは
通常アクセスを持たせなければならない。

これに対して、ひとつの通常アクレスからメモリヒル２
５８〜２５ｎが解放された直後にリフレッシュを開始さ
せれば、当該通常アクヒスの出力駆動期間内にワード線
Ｗａの電位の立上げとリフレッシュセンスアンプ２０ａ
へのデータの取込みとを終了させることができる。この
ため、このようにすれば、次の通常アクセス要求があっ
たときに速やかにリフレッシュを中断し、この通常アク
セスを実行させることができる。その結果、通常アクセ
スの前にら模に６０スタイムはなく、アクセスタイムは
さらに短縮される。このような変形は、メモリセル２５
ａ〜２５ｎが通常アクセスから解放された時点でアドレ
スマルヂブレクザ８をリフレッシュアドレスカウンタ９
側に切換えるとともに、リフレッシュセンスアンプ２０
ａを活性化させるようにタイミングジェネレータ６を形
成すればよい。

次に、リフレッシュ動作の対象となっている行アドレス
と同一の行アドレスに属するメモリセルに対して通常ア
クセスが競合的に行なわれる場合の動作を説明する。こ
れは、第２図の例で占えば、メモリセル２５ａに対する
リフレッシュ動作が行なわれている途中で、このメモリ
セル２５ａ自身についての通常アクセス要求があった場
合に相当する。

このときには、アドレス−数構出回路２１がこのような
アドレスの一致を検出し、−数構出信号Ｓをタイミング
ジェネレータ６に出力する。タイミングジェネレータ６
は、メモリセル２５ａの記憶データがリフレッシュセン
スアンプ２０ａに取込まれてしまうまでリフレッシユｖ
Ｊ作を持続させる。そして、この取込みが完了すると、
センスアンプ２ａを活性化する。これに先立って、スイ
ッチングトランジスタ２９ａ、２９ｂはオンとされてい
る。このため、リフレッシ１センスアンプ２０ａに取込
まれていたデータはこのリフレッシュセンスアンプ２０
ａで増幅された後、ビット線対Ｂａ、Ｂｂ土に戻ること
になる。

このため、上記のようにセンス７ンプ２ａが活性化され
ると、リフレッシュセンスアンプ２０ａからビット線対
Ｂａ、Ｂｂ上に戻ったデータがヒンスアンプ２ａに取込
まれる。このデータは既にリフレッシュセンスアンプ２
０ａによって増幅されたものであるため、センスアンプ
２ａは実質的に甲なるラッチ回路として機能する。そし
て、ビット線対Ｂａ、Ｂｂを介してデータがメモリセル
２５ａへ再占込みされるとともに、センスアンプ２ａは
そのデータをＩ１０線４０ａおよびＩ１０線４０ｂを介
して出力する。これによってメモリセル２５ａのリフレ
ッシュは実質的に行なわれてしまうことになるため、こ
の場合にはリフレッシュセンスアンプ２０ａによるリフ
レッシュ動作を再開させる必要番よない。

すなわち、リフレッシュを行なう行アドレスＲＦＡと通
常アクセスを行なう行アドレスＲＡとが異なる場合には
、既述したように、リフレッシュセンスアンプ２０ａと
ビット線対Ｂａ、Ｂｂとをスイッチングトランジスタ２
９ａ、２９ｂによって切離し、それによってデータのＶ
！ｌ壊を防止している。これに対して、これらの行アド
レスＲＦＡ。

ＲＡが一致するとぎには、リフレッシュセンスアンプ２
０ａに取込まれたデータがセンスアンプ２ａ側に転送さ
れ、それによってデータ破壊を防止している。

以上の場合と異なり、通常アクゼス動作によってメモリ
セル２５ａ〜２５ｎのいずれかが使用されているときに
リフレッシュ要求があったときには、通常アクセス動作
からメモリセル２５ａ〜２５ｎが解放されるまでリフレ
ッシュは行なわれない。また、リルッシ１ｉＦＩＩ作中
に通常アクセス要求がなかったときには、そのリフレッ
シュ動作は中断することなく実行され、リフレッシュは
一度に最後まで行なわれる。

なお、データの１込みを行なう際乙上記と同様の動作が
行なわれる。

このように、上記実施例では、通常アクセス要求があっ
た時に、この通常アクセス要求を優先的に受１」けてい
る。このため、リフレッシ１要求と競合した際にも、時
間的なロスはピロまたは極めて小さな噴となる。このた
め、競合の有無にかかわらず通常アクセスのアクセスタ
イムは均一に短縮゛される。また、競合発生時のリフレ
ッシュ中断によるデータ破壊が生ずることもない。さら
に、アドレス−数構出回路を設けていることにより、同
一アドレスについてリフレッシュ要求と通常アクセス要
求が競合した場合に、リフレッシュセンスアンプに取込
まれているデータを有効に利用している。

リフレッシュセンスアンプは通常アクセス用のセンスア
ンプと別個に設番ブられるため、リフレッシュと通常ア
クセスとによるセンスアンプの共用という事情らない。

このため、読出されたデータを退避させてセンスアンプ
を早期にリフレッシュ用に明渡すための第４図のバッフ
７レジスタ５も不要である。

なお、上記実施例ではＶ　Ｓ　ＲＡ　Ｍを例にどったが
、自己リフレッシュ機能を有する半導体記憶装置全般に
この発明【ま適用可能である。

〔発明の効果〕

以上説明したように、この発明によれば、通常アクセス
優先処理とリフレッシ１動作の中断におけるデータ破壊
防止とが行なわれることによって、通常アクセスのアク
セスタイムを均一に短縮することができ、それによって
アクセスの高速化が実現されることになる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図は実
施例にお【ノるメモリアレイ１とその周辺を示す部分回
路図、第３図は実施例の動作を示すタイミングチャート
、第４図は従来のＶＳＲＡＭのブロック図、第５図は従
来のＶ　Ｓ　Ｉｔ　Ａ　Ｍの動作を示すタイミングチャ
ートである。図において、１はメモリアレイ、２はセンスアンプｌ！
■、２０はリフレッシュセンス７ンブ酊、２１はアドレ
ス−数構出回路である。なお、各図中向−・符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）自己リフレッシュ機能を持った半導体記憶装置で
あって、メモリセルに対する通常アクセス時に活性化される第１
のセンスアンプとは別個に設けられて、前記メモリセル
のリフレッシュ動作時に活性化される第２のセンスアン
プと、前記メモリセルが前記通常アクセスから解放されている
時のみに前記リフレッシュ動作を開始させるリフレッシ
ュ動作開始タイミング制御手段と、前記リフレッシュ動
作の実行中に前記通常アクセスの要求があった際に、前
記リフレッシュ動作を中断して前記通常アクセスを実行
させるリフレッシュ動作中断手段と、前記リフレッシュ動作が中断された場合において、前記
メモリセルから読出されて前記第２のセンスアンプ中に
既に取込まれたデータの破壊を防止するデータ破壊防止
手段とを備えることを特徴とする半導体記憶装置。
（２）データ破壊防止手段が、メモリセルが通常アクセスから解放されるまで、メモリ
セルから既に第２のセンスアンプ中に取込まれたデータ
を前記第２のセンスアンプ内で保持させておく手段を備
え、前記メモリセルが前記通常アクセスから解放された後に
、前記第２のセンスアンプ内に保持させておいた前記デ
ータに基いてリフレッシュ動作を再開させて完了させる
ことを特徴とする、特許請求の範囲第１項記載の半導体
記憶装置。
（３）リフレッシュ動作において指定された第１のアド
レスと、通常アクセス動作において指定された第２のア
ドレスとの一致を検出するアドレス一致検出手段と、前記アドレス一致検出手段によって前記第１と第２のア
ドレスの一致が検出された際に、第２のセンスアンプに
既に取込まれたデータを第１のセンスアンプに転送させ
る転送手段とをさらに備えることを特徴とする、特許請
求の範囲第１項または第２項記載の半導体記憶装置。