KR100796179B1 - 동적 랜덤 액세스 메모리에서 리프레시들을 은폐하는 방법 및 시스템 - Google Patents

동적 랜덤 액세스 메모리에서 리프레시들을 은폐하는 방법 및 시스템 Download PDF

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Abstract

동적 랜덤 액세스 메모리("DRAM")(40)를 리프레싱하는 방법 및 시스템은 복수의 뱅크들 각각에 대한 한 쌍의 메모리 어레이들을 포함한다. "DRAM"(40)은, 캐시 메모리(236)로서 SRAM 대신에 DRAM(40)이 이용될 수 있는 리프레시들을 충분히 은폐하는 방법으로, 어레이들을 리프레싱하는 리프레시 제어기(70)뿐만 아니라 통상의 어드레싱 및 데이터 경로 회로를 포함한다. 각 뱅크의 어레이들 중 오직 하나만이 한번에 리프레싱되기 때문에, 리프레시 제어기(70)는, 리프레싱되고 있지 않은 어레이에 데이터가 기록되도록 허용할 수 있다. 리프레시 제어기(70)는 기록 데이터가 일시적으로 저장되도록 함으로써, 어레이의 리프레시가 완료된 어레이에 데이터가 기록될 수 있도록 한다. 어느 어레이도 리프레싱되고 있지 않다면, 데이터가 양쪽 어레이들에 기록된다. 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정하기 위해 제 1 확인에 의해 데이터는 상기 어레이들로부터 판독된다. 그러하다면, 리프레싱되고 있지 않은 어레이로부터 데이터가 판독된다.
리프레시, 메모리 어레이, 동적 랜덤 액세스 메모리, 은폐, 메모리 셀

Description

동적 랜덤 액세스 메모리에서 리프레시들을 은폐하는 방법 및 시스템{Method and system for hiding refreshes in a dynamic random access memory}
본 발명은 동적 랜덤 액세스 메모리들(dynamic random access memories)에 관한 것이며, 특히, 그러한 메모리들이 어느 때라도 액세싱될 수 있도록 그러한 메모리들의 리프레시를 은폐하는 방법 및 시스템에 관한 것이다.
동적 랜덤 액세스 메모리들("DRAM들" : Dynamic Random Access Memories)은 통상 컴퓨터 시스템들의 시스템 메모리로서 이용된다. DRAM들은 일반적으로, 프로세서 버스를 통해서 CPU에 차례로 결합된 버스 브리지(bus bridge) 또는 DRAM 제어기를 통해서 중앙 처리 장치("CPU" : central processing unit)에 결합된다. DRAM들은, 행들(rows) 및 열들(columns)로 구성된 다수의 메모리 셀들을 각각 갖는 하나 이상의 메모리 어레이들을 포함한다. DRAM의 각 메모리 셀은 단일 트랜지스터 및 커패시터만을 필요로 하므로, DRAM들을 매우 콤팩트하게 만든다. DRAM들의 콤팩트한 성질은, 그들이 비교적 적은 비용으로 높은 메모리 용량들(high memory capacities)을 제공할 수 있도록 만든다.
DRAM들이 비교적 적은 비용으로 비교적 높은 메모리 용량들을 제공하는 이점을 갖더라도, DRAM들은 그들의 메모리 셀들의 주기적인 리프레시를 필요로 하는 단점을 갖는다. 보다 상세하게, 메모리 셀들은 미리 결정된 전압들로 그들 각각의 메모리 셀 커패시터들을 충전시킴으로써 데이터를 저장하기 때문에, 그들의 커패시터들은, 과도한 전하가 커패시터들로부터 누설되기 전에 재충전되거나 또는 "리프레시(refresh)" 되어야 한다. 메모리 셀들이 리프레싱되고 있는 시간 동안, 데이터는 일반적으로, 리프레싱되고 있는 메모리 셀들의 행, 또는 상기 어레이의 임의의 다른 메모리 셀들 중 어느 하나에 기록될 수 없다. 또한, 리프레싱되는 메모리 셀들의 행으로부터 데이터가 판독될 수 있더라도, 데이터는 일반적으로, 그 어레이의 다른 메모리 셀들로부터 판독될 수 없다. 시스템 메모리로서 이용하는 경우와 같은 DRAM들의 많은 응용들의 경우에, 그 메모리 셀들을 주기적으로 리프레싱하기 위한 필요는 그들의 유용성을 크게 제한하지 않는다. 그러나, DRAM들을 주기적으로 리프레싱하려는 요구는 일반적으로, 하기 설명한 바와 같이, 그들을 다른 응용들에 부적합하게 만든다.
시스템 메모리용 DRAM들을 이용한 컴퓨터 시스템들은 또한, 보통 프로세서 버스에 직접 결합된 캐시 메모리(cache memory)를 자주 이용한다. 캐시 메모리는, 자주 또는 최근에 이용된 명령들 및 데이터를 CPU가 더욱 신속하게 액세싱할 수 있도록 해준다. 캐시 메모리들은 일반적으로, 메모리 셀들의 적어도 하나의 어레이를 갖는 정적 랜덤 액세스 메모리들("SRAM들" : Static Random Access Memories)을 이용하여 구현된다. 어레이의 각 메모리 셀은 일반적으로 한 쌍의 교차-결합된 트랜지스터들에 의해 구현되며, 각 셀은 한 쌍의 액세스 트랜지스터들을 통해서 액세싱된다. 그러므로, 각 SRAM 메모리 셀은 일반적으로 적어도 4개의 트랜지스터들을 포함한다. 그 결과, SRAM들은 DRAM들보다 훨씬 덜 콤팩트하므로, 훨씬 더 비싸다. 그러나, SRAM들은, 그들의 메모리 셀들이 주기적으로 리프레싱될 필요가 없는 면에서 DRAM들보다 현저한 이점을 갖는다. 그 결과, SRAM들은 CPU 또는 다른 디바이스에 의해 언제든지 액세싱될 수 있다. 반대로, 캐시 메모리가 액세싱될 수 있기 전, DRAM 캐시 메모리를 액세싱하는 CPU 또는 다른 디바이스가 리프레시가 완료될 때까지 대기하는 것이 때때로 필요할 것이다. 그러므로, 그들의 훨씬 높은 비용에도 불구하고, SRAM들은 일반적으로 캐시 메모리로서 이용하는 DRAM들보다 더욱 적합한 것으로 여겨진다.
고용량(high capacity) 캐시 메모리가 비교적 적은 비용으로 공급될 수 있도록 하기 위해서, 캐시 메모리용으로 DRAM들을 이용하는 것이 바람직할 것이다. 캐시 메모리용으로 DRAM들을 이용하려는 시도들이 있었다. 주기적인 리프레시들 동안 DRAM들을 액세싱할 수 없기 때문에, 이러한 시도들은 일반적으로 성공하지 못한 것으로 입증되어 왔다. 예를 들면, 데이터가 DRAM에 기록될 수 없을 때 DRAM의 리프레시 동안 기록 데이터를 일시적으로 저장하기 위한, 고용량 DRAM 및 훨씬 작은 SRAM을 이용하여 캐시 메모리를 구현하기 위한 시도들을 하여왔다. 이러한 시도들은 어떤 상황들 하에서는 캐시 DRAM들의 리프레시들을 "은폐할(hide)" 수 있는 반면, 그들은 다양한 이유들 때문에 적어도 일부 상황들 하에서 DRAM들의 리프레시를 은폐할 수 없었다. 따라서, 이러한 선행 기술의 캐시 DRAM들은 다양한 방법으로 DRAM들을 이용하는 컴퓨터 시스템들을 제약하였으며, 그들의 이용은 종종, 그 컴퓨터 시스템을 그러한 DRAM들과 함께 이용하기 위해 특수하게 수정하는 것이 요구된다.
그러므로, DRAM들의 메모리 셀들의 주기적인 리프레시를 정확하게 은폐할 수 있고, 컴퓨터 시스템의 특수한 수정들을 필요로 하지 않는 캐시 DRAM들을 제공함으로써, 그러한 DRAM들이 캐시 SRAM들과 호환할 수 있는 핀이 되도록 허용하는 것이 바람직할 것이다.
동적 랜덤 액세스 메모리("DRAM")는, 각각이 실질적으로 동일한 데이터를 포함하는 메모리 셀들의 제 1 및 제 2 어레이들을 포함한다. 리프레시 회로는, 상기 제 1 어레이 또는 제 2 어레이 중 하나의 메모리 셀들을 리프레싱하도록 구성되지만, 제 1 및 제 2 어레이 모두의 메모리 셀들을 리프레싱하도록 구성되지 않는다. 또한 리프레시 회로는, 어레이들 중 임의의 어레이가 리프레싱되고 있는지의 함수로서 어레이들 중 하나에 대한 액세스를 제어하도록 구성되어 있다. 기록 액세스의 경우, 리프레시 회로는 상기 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정한다. 상기 어레이들 중 어느 하나가 리프레싱되고 있다면, 리프레시 회로는, 리프레싱되지 않는 어레이에 데이터가 기록되도록 허용해준다. 기록 데이터는 또한 리프레시가 완성될 때까지 버퍼링된 다음에, 리프레싱되고 있던 어레이에 기록된다. 대안으로는, 데이터는, 데이터가 기록되었던 어레이로부터 나중에 판독될 수 있고, 그 다음에 리프레싱되고 있던 상기 어레이에 기록된다. 상기 어레이들 중 어느 하나도 리프레싱되고 있지 않다면, 리프레시 회로는, 동시에 양자 모두의 어레이들에 데이터가 기록될 수 있도록 해준다. 어느 경우에나, 리프레시 회로는, 예컨대 레지스터에 플래그(flag)를 세팅함으로써, 데이터가 기록되는 어레이(들)가 어느 것인지를 나타낸다. 판독 액세스의 경우에, 리프레시 회로는, 어레이들 중 어느 하나 또는 양자 모두가, 데이터가 판독되는 주소에 대응하는 위치들에서 유효한 데이터를 포함하는지를 결정한다. 리프레시 회로는, 다음에 유효한 데이터를 포함하는 어레이들 중 적어도 하나로부터 데이터가 판독될 수 있도록 해준다. 리프레시들은 실질적으로 은폐되기 때문에, DRAM은 컴퓨터 시스템 내의 캐시 메모리로서 유리하게 이용될 수 있다.
도1은 메모리 디바이스의 복수의 어레이들의 레이아웃을 도시하는 반도체 웨이퍼의 개략적 상부 평면도.
도2는 도1에 도시된 메모리 어레이들을 액세싱하는데 이용될 수 있는 회로의 일부를 도시하는 블록도 및 개략도.
도3은 도1에 도시된 메모리 디바이스의 블록도.
도4a 및 4b는 도3의 메모리 디바이스에 이용된 리프레시 제어기의 동작을 도시하는 흐름도.
도5는 도3 및 도4의 메모리 디바이스를 포함하는 컴퓨터 시스템의 블록도.
다음은 DRAM에서 메모리 셀들의 리프레시들 동안 액세싱될 수 있는 DRAM 및 방법의 설명이다. 이 설명에서, 특정 상세들은 본 발명의 여러 가지 실시예들의 완전한 이해를 제공하기 위해서 기재된 것이다. 그러나, 본 발명이 이러한 상세들 없이도 수행될 수 있다는 것은 당업자에게 자명할 것이다. 또 다른 예들에서, 공지된 회로들, 회로 부재들, 및 제어 신호들과 관련된 타이밍 프로토콜들은 본 발명의 여러 가지 실시예들의 설명을 불필요하게 가리는 것을 은폐하기 위해서 상세하게 설명하거나 도시하지 않았다.
본 발명의 바람직한 실시예는 도1에 도시된 바와 같이, 반도체 다이(semiconductor die)(10) 상에 형성된 DRAM이다. 반도체 다이(10)는 복수의 메모리 뱅크들, BANK 0, BANK 1, BANK 2 ...BANK N을 포함한다. 각 메모리 뱅크는, 동일한 크기를 갖고 동일한 데이터 비트들을 저장하는 두 개의 메모리 어레이들(12a, 12b)을 포함한다. 그러므로, 각 메모리 주소에 대해 두 개의 메모리 셀들이 존재한다. 그 결과, 메모리 어레이(12a)가 리프레싱되고 있다면, DRAM으로의 메모리 액세스는 다른 메모리 어레이(12b)에서 생성할 수 있다. 도1에 도시된 메모리 어레이들(12a, 12b)의 레이아웃이 바람직하지만, 메모리 어레이들(12a, 12b)은 다른 배치들로 레이아웃될 수도 있다는 것은 이해될 것이다.
이제, 도2를 참조하여, 상기 어레이들(12a, 12b)에서 대응하여 메모리 셀들에 액세싱하는 방법을 설명할 것이다. 당분야에 공지된 바와 같이, 각 어레이들(12a, 12b)은 행들과 열들로 배열된 다수의 메모리 셀들(도시하지 않음)을 포함한다. 행 라인(도시하지 않음)은, 활동중일 때 행의 모든 메모리 셀들에 대한 액세스를 허용하는, 메모리 셀들의 각 행을 위해 제공된다. 상기 액세싱된 행에서의 특정 메모리 셀은, 한 쌍의 보상 디지트 라인들(complimentary digit line)을 통해 메모리 셀로 또는 메모리 셀로부터 데이터 비트를 결합함으로써 액세싱되며, (14a, 14b) 및 (16a, 16b)의 한 쌍은 도2에 도시되어 있다. 디지트 라인(14a, 14b)은 각 어레이들(12a, 12b)의 하나의 열로 또는 열로부터 데이터를 결합하고, 디지트 라인들(16a, 16b)은 각 세트의 어레이들(12a, 12b)의 동일한 열로 또는 열로부터 데이터의 보상을 결합한다. 어레이들(12a, 12b)의 다른 열들에 대한 디지트 라인들은 간단 명료하게 하기 위해 생략하였다.
도2에 도시된 바와 같이, 디지트 라인들(14a, 14b) 및 (16a, 16b)은 각 세트의 절연 트랜지스터들(22a, 22b), 네거티브 센스 증폭기들("NSA" : negative sense amps)(24a, 24b), 포지티브 센스 증폭기들("PSA" : positive sense amps)(26a, 26b), 및 각 세트의 전송 게이트 트랜지스터들(transfer gate transistors)(28a, 28b)을 통해 공통 I/O 회로(20)에 결합되어 있다. 절연 트랜지스터들(22a, 22b) 및 센스 증폭기들(24, 26)의 작동은 종래의 것이므로, 간단하게 하기 위해서 그들의 완전한 설명은 생략하기로 한다. 기록 메모리 액세스 동안, 데이터는 데이터 경로(도시하지 않음)를 통해서 I/O 회로(20)에 결합된다. 전송 게이트 트랜지스터들(28a, 28b)의 세트들 중 어느 하나 또는 양자 모두를 켜서, 어레이들(12a, 12b)의 어느 하나 또는 양자 모두에서의 어드레싱된 행의 어드레싱된 열로 되어 있는 메모리 셀들에 데이터를 결합한다. 상기 전송 게이트 트랜지스터들(28a)의 세트가 켜지면, 데이터는 메모리 어레이(12a)에 기록된다. 전송 게이트 트랜지스터들(28b)의 세트가 켜지면, 데이터는 메모리 어레이(12b)에 기록된다. 전송 게이트 트랜지스터들(28a, 28b) 모두의 세트들이 켜지면, 데이터는 두 개의 메모리 어레이들(12a, 12b)에 기록된다. I/O 회로(20)는 바람직하게는 한 행의 기록 데이터를 저장할 수 있는 기록 버퍼(18)를 포함한다. 어레이들(12a, 12b) 중 하나가 어레이로의 기록 액세스 동안 리프레싱되고 있다면, 그 데이터는 I/O 회로(20)의 기록 버퍼(18)에 일시적으로 저장된다. 리프레시가 완료된 후, 기록 데이터는, 기록 버퍼(18)로부터 리프레싱되고 있던 어레이(12a, 12b)로 전송된다. 대안으로는, 데이터는 리프레시가 완료된 후 나중 시간에 다른 어레이(12b, 12a)에 기록되었던 어레이(12a, 12b)로부터 전송될 수도 있다. 판독 액세스의 경우, 어레이들 중 하나, 예컨대 어레이(12a)는, 그 어레이(12a)가 리프레싱되지 않고 있다면 데이터가 판독될 1 차 어레이를 고려할 수 있다. 어레이(12a)가 리프레싱되고 있다면, 데이터는 어레이(12b)로부터 판독될 수 있으며, 이것은 다음에 제 2 어레이가 되는 것으로 여겨진다. 대안으로는, 어레이들(12a, 12b)의 각각은, 제 2 어레이로 여겨지는 다른 어레이와 함께, 양자택일로 1 차 어레이로 여겨질 수 있다. 예를 들면, 어레이(12a)는 1 차 어레이로 여겨질 수 있으며, 어레이(12b)는 통상적인 리프레시 시간인, 64ms의 기간 동안 2 차 어레이로 여겨질 수 있다. 다음 번 64ms 동안, 어레이(12b)는 1 차 어레이로 여겨지며, 어레이(12a)는 2 차 어레이로 여겨질 수 있다. 어느 하나의 경우, 데이터는, 1 차 어레이가 리프레싱되고 있지 않는다면 1 차 어레이로부터 판독될 것이다. 1 차 어레이가 리프레싱되고 있다면, 데이터는 2 차 어레이로부터 판독된다. 전송 게이트 트랜지스터들(28a, 28b)은 바람직하게는 리프레시 제어기(도시하지 않음)에 의해 동작되며, 이것은 도3 및 도4를 참조하여 설명하려 한다.
판독 동작 동안, 센스 증폭기들(24a, 24b) 및 (26a, 26b)은 메모리 어레이들(12a, 12b)의 어드레싱된 행의 어드레싱된 열로부터 판독되는 데이터에 대응하여 디지트 라인들(14, 16) 양단에 보상 전압을 생성한다. 전송 게이트 트랜지스터들(28a, 28b)의 세트들 중 하나가 켜져서 I/O 회로(20)에 보상 전압을 결합하면, 그것은 데이터 경로를 통해서 I/O 회로로부터 결합된다. 전송 게이트 트랜지스터들(28a)의 세트가 켜지면, 메모리 어레이(12a)로부터 데이터가 판독된다. 전송 게이트 트랜지스터들(28b)의 세트가 켜지면, 메모리 어레이(12b)로부터 데이터가 판독된다. 데이터가 메모리 어레이들(12a, 12b)로부터 동시에 판독되지 않더라도, 전송 게이트 트랜지스터들(28a, 28b)은 둘 다 켜져서 다른 어레이(12b, 12a)로부터의 판독을 따라 하나의 어레이(12a, 12b)에 기록을 수행할 수 있다. 더욱 특히, 예를 들면, 전송 게이트 트랜지스터들(28a)이 켜져서 메모리 어레이(12a)로부터 데이터를 판독할 수 있다. 다음에, 그 판독 데이터에 대응하여 전압이 디지트 라인들(14a 및 16a) 양단에 생성된 후, 전송 게이트 트랜지스터들(28b)은 켜져서 메모리 어레이(12a)로부터 메모리 어레이(12b)로 판독되는 데이터를 기록할 수 있다.
도2의 실시예는 메모리 어레이들(12a, 12b)로 또는 그들로부터 데이터를 결합하기 위해 특수하게 제공된 전송 게이트 트랜지스터들(28a)을 포함하지만, 트랜지스터들(28a, 28b)은 열 어드레싱 회로의 일부가 될 수도 있다는 것은 이해될 것이다. 그러하다면, 트랜지스터들(28a, 28b)은 켜져서, 어레이(12a, 12b)가 액세싱되는 것뿐만 아니라 열 어드레스에 기초해서 켜진다. 물론, 어레이들(12a, 12b)의 어느 하나에 대한 액세스를 제어하기 위한 다른 회로를 이용할 수도 있다.
은폐된 리프레시를 갖는 DRAM(40)의 한가지 실시예는 도3에 도시되어 있다. 도1의 DRAM에서와 같이, DRAM(40)은 각각 두 개의 어레이들(12a, 12b)을 갖는 N개의 메모리 뱅크들을 포함한다. 어레이들(12a, 12b)에서 데이터를 액세싱하기 위한 행 및 열 어드레스들은 어드레스 버스(42)를 통해서 어드레스 멀티플렉서(44)에 적용되며, 명령 신호들은, 제어 버스(46)를 통해, 내부 명령 디코더(도시하지 않음)를 포함하는 제어 회로(48)에 적용된다. 제어 회로(48)는 DRAM(40)의 작동을 제어하기 위한 다양한 제어 신호들을 생성하며, 그들 중 일부는 아래에 설명된다. 어드레스 멀티플렉서(44)는, 어레이들(12a, 12b)을 위한, 행 디코더(50)에 행 어드레스들을 결합하고, 각 열 디코더들(52a, 52b)에 열 어드레스들을 결합한다. DRAM(40)은 또한 도2에 도시된 네거티브 및 포지티브 센스 증폭기들(24, 26)과 같은 각 센스 증폭기들(56a, 56b), 및 각 D.C. 센스 증폭기들("DCSA" : D.C. sense amplifiers) 및 기록 구동기들("WRITE")(58a, 58b)("DCSA/WRITE")도 포함한다. DC 센스 증폭기들(58a, 58b)은 각 센스 증폭기들(56a, 56b)로부터 데이터 경로 회로(60)로 판독 데이터를 결합한다. 데이터 경로 회로(60)는 차례로 데이터 버스(64)에 판독 데이터를 결합한다. 기록 데이터는 데이터 경로 회로(60)를 통해 데이터 버스(64)로부터 기록 구동기들(58a, 58b)에 결합된다. 기록 구동기들(58a, 58b)은, 차례로, 열 어드레스에 의해 결정된 바와 같이 디지트 라인들(도3에 도시하지 않음)의 보상 쌍들에 그 데이터를 결합한다. 도3의 실시예에서 이용될 수 있는 타입의 데이터 경로 회로들, D.C. 센스 증폭기들 및 기록 구동기들의 구조와 동작은 종래의 것이다.
DRAM(40)은 또한, 도2의 실시예에서 도시된 전송 게이트 트랜지스터들(28)을 이용하여 구현될 수 있는 한 세트의 전송 회로들(transfer circuits)(68)을 포함한다. 전송 회로(68)는, 도2를 참조하여 앞에서 설명한 바와 같이, 하나의 어레이(12a, 12b)의 한 열로부터 다른 어레이(12b, 12a)의 대응하여 열로, 데이터가 전송될 수 있도록 허용한다.
앞서 언급한 바와 같이, 메모리 어레이들(12a, 12b)의 메모리 셀들은 데이터의 손실을 피하기 위해 주기적으로 리프레싱되어야 한다. 리프레시 제어기(70)는 이러한 목적으로 구비된다. 종래의 리프레시 제어기에서와 같이, 리프레시 제어기(70)는 각 어레이(12a, 12b)의 메모리 셀들의 각 행이 데이터의 손실을 방지할 만큼 충분한 속도로 리프레싱됨을 보장한다. 그러나, 리프레시 제어기(70)는, 그것이 동시에 두 가지 메모리 어레이들(12a, 12b)을 리프레싱하지 않는 것이 바람직하더라도, 메모리 어레이(12a, 12b) 중 어느 한가지를 각각 리프레싱시킬 수 있다. 아래에 상세하게 설명한 바와 같이, 리프레시 제어기(70)의 작동은, 메모리 액세스가 기록인지 또는 판독인지의 함수이며, 그래서, 제어 회로(48)로부터 판독/기록("R/W") 신호를 포함한 제어 신호들을 수신한다. 리프레시 제어기(70)는 또한, 아래에 상세히 설명된 바와 같이, 어레이들(12a, 12b)의 각 행에서의 데이터가 유효한지의 표시를 제공하는 데이터 유효 레지스터(data valid register)(74)와 접속한다. 메모리 어레이들(12a, 12b)의 각 행이 어드레싱됨에 따라, 레지스터(74)가, 각 어레이(12a, 12b)의 어드레싱된 행에서의 데이터가 유효한지의 표시를 제공할 수 있도록 하기 위해, 리프레시 제어기(70)를 경유해서 어드레스 멀티플렉서(44)로부터 행 어드레스들을 수신한다.
이제, 도4에 도시된, 흐름도(80)를 참조하여, DRAM(40)의 작동과 관련한 리프레시 제어기(70)의 작동을 설명하려고 한다. 종래의 리프레시 제어기 회로의 지식 및 흐름도(80)에 기초해서, 도3의 실시예에서 이용된 리프레시 제어기(70)는, 적당하게 프로그래밍된 마이크로프로세서(도시하지 않음) 또는 단단하게 배선된 논리 회로(도시하지 않음) 중 어느 하나를 이용하여 당업자에 의해 용이하게 실행될 수 있다. 그러나, DRAM(40)의 복수의 작동 단계들은, 종래의 것이며, 여기 설명된 발명 개념들과는 다소 주변적이기 때문에, 흐름도(80)와 하기 설명으로부터 생략하였다.
도4를 참조해 보면, 처리는, 리프레시 제어기(70)가 CPU(도3에 도시하지 않음) 또는 다른 메모리 액세스 디바이스로부터 메모리 액세스 요청을 검출하는 단계(100)에서 시작된다. 제어기 회로(48)(도3)는, 리프레시 제어기(70)가 이 결정을 하도록 허용하기 위해 리프레시 제어기(70)에 적합한 제어 신호들을 적용한다. 리프레시 제어기(70)는 다음에, 메모리 액세스 요청이 "기록(write)" 메모리 액세스를 위한 것인지를 결정하도록 단계(102)에서 R/W 신호(도3)의 상태를 확인한다. "기록" 요청이 검출된다면, 리프레시 제어기(70)는 1 차 어레이가 현재 리프레싱되고 있는지를 단계(104)에서 결정한다. 상기 설명한 바와 같이, 어레이들(12a, 12b) 중 어느 하나가 1 차 어레이로서 이용될 수 있거나, 또는 1 차 어레이로서 이용된 어레이가 어레이들(12a, 12b) 사이에서 역시 교대될 수 있다. 리프레시 제어기(70)는 그 자체가 어레이들(12a, 12b)이 주기적으로 리프레싱되도록 하기 때문에, 어떤 외부의 입력들 없이도 어레이들(12a, 12b) 중 어느 하나가 리프레싱되고 있는지를 결정할 수 있다(이 결정을 한다). 1 차 어레이가 리프레싱되고 있는 단계(104)에서 그것이 결정되면, 기록 데이터는, 다음에 R이 어드레스 멀티플렉서(44)에 적용된 행 어드레스인, 2 차 어레이의 행 R에 기록된다. 또한 상기에 설명한 바와 같이, 어레이들(12a, 12b) 중 어느 하나가 1 차 어레이로서 이용될 수 있으며, 또는 1 차 어레이로서 이용된 어레이가 어레이들(12a, 12b) 사이에서 서로 교대될 수 있다. (여기서 메모리 액세스들은, 어레이들(12a, 12b)에서의 데이터의 전체 행인 것으로 추측된다.) 상기 설명한 바와 같이, 리프레시 제어기(70) 이외의 회로에 의해, 이러한 방법으로 2 차 어레이에 데이터를 기록하는 것이 수행된다. 그러나, 또한 상기 설명한 바와 같이, 리프레시 제어기(70)는, 적합한 수단에 의해, 예컨대, 도2에 도시된 전송 게이트 트랜지스터들(28a, 28b)을 제어함으로써, 메모리 액세스를 위한 1 차 어레이 또는 2 차 어레이 중 어느 하나를 선택한다. 단계(108)에서, 상기 설명한 바와 같이, I/O 회로(20)(도2) 내에서의, 기록 버퍼(18)에 기록 데이터가 저장된다. 리프레시 제어기(70)는 그 다음에, 기록 버퍼(18)에 저장된 데이터가 1 차 어레이의 행 R로 전송되는 단계(112)로 진행하기 전에 완료되도록 1 차 어레이의 리프레시를 위한 단계(100)의 루프에서 대기한다. 그 결과로서, 완료될 리프레시를 대기하기 위해, CPU 또는 다른 메모리 액세스 디바이스에 대한 요구 없이, 데이터가 DRAM(40)에 기록될 수 있다. 그 다음에 처리는 단계(116)를 경유해서 엔트리 포인트(100)로 복귀한다.
리프레시 제어기(70)가, 1 차 어레이가 리프레싱되지 않는다고 단계(104)에서 결정하면, 그것은 2 차 어레이가 리프레싱되고 있는지를 결정하기 위해 단계(120)에서 확인한다. 그러하다면, 기록 데이터는 단계(122)에서 1 차 어레이의 행 R에 기록됨으로써, 2 차 어레이의 리프레시가 계속되도록 허용한다. 그 다음에 기록 데이터는 단계(124)에서 I/O 회로(20)의 기록 버퍼(18)에 저장된다. 그 다음에 리프레시 제어기(70)는, 기록 버퍼(18)에 저장된 데이터가 2 차 어레이의 행 R로 전송되는 단계(128)로 진행하기 전에, 2 차 어레이의 리프레시가 완료되는 단계(126)의 루프에서 대기한다. 다음에 처리는 다시 단계(116)를 경유해서 단계(100)로 복귀한다.
리프레시 제어기(70)가 1 차 어레이가 리프레싱되고 있지 않음을 단계(104)에서 결정하고, 2 차 어레이가 리프레싱되고 있지 않음을 단계(120)에서 결정하면, 기록 데이터는 두 가지 모두의 어레이들(12a, 12b)에 기록될 수 있다. 따라서, 기록 데이터는, 단계(116)를 경유하여 단계(100)로 복귀하기 전에 단계(130)에서 1 차 어레이 및 2 차 어레이(12b) 양쪽 모두의 행(R)에 기록된다.
단계(100)에서 메모리 액세스 요청을 검출한 후, 리프레시 제어기(70)가 단계(102)에서 "기록" 메모리 액세스 요청을 검출하지 않다면, 그 요청은 "판독(read)" 메모리 액세스 요청에 대한 것이라고 마무리하고, 단계 (140)으로 진행한다. 단계(140)에서, 리프레시 제어기(70)는 1 차 어레이가 리프레싱되고 있는지를 결정한다. 그렇지 않다면, 리프레시 제어기(70)는, 단계(142)에서 1 차 어레이의 행 R로부터 데이터가 판독되게 해준다. 다음에 처리는 (144)를 경유해서 단계 (100)으로 복귀한다. 단계(140)에서 리프레시 제어기(70)가 1 차 어레이가 리프레싱되지 않고 있다는 것을 결정하면, 그것은 단계(144)를 경유해서 복귀하기 전에 단계 (146)에서 2 차 어레이의 행 R로부터 데이터가 판독되게 해준다. 리프레시 제어기(70)는, 적합한 수단에 의해서, 예컨대 2 차 어레이보다는 1 차 어레이로부터 또는 그 역으로 데이터가 판독되게 하기 위해 전송 게이트 트랜지스터들(28a, 28b)(도2)을 제어함으로써, 메모리 액세스를 위한 1 차 어레이 또는 2 차 어레이 중 어느 하나를 선택할 수 있다.
도3 및 도4를 참조하여 설명한 DRAM(40)은 도5에 도시된 컴퓨터 시스템(200)과 같은 컴퓨터 시스템에서 유리하게 이용될 수 있다. 컴퓨터 시스템(200)은 특수 계산들 또는 업무들을 수행하기 위한 특수 소프트웨어를 실행시키는 다양한 계산 기능들을 수행하기 위한 프로세서(202)를 포함한다. 프로세서(202)는, 보통, 어드레스 버스(206), 제어기 버스(208) 및 데이터 버스(210)를 포함하는 프로세서 버스(204)를 포함한다. 또한, 컴퓨터 시스템(200)은 하나 이상의 입력 디바이스들(214), 예컨대 키보드 또는 마우스를 포함하여, 조작자가 컴퓨터 시스템(200)과 접속시킬 수 있게 한다. 일반적으로, 컴퓨터 시스템(200)은, 통상 인쇄기 또는 비디오 단말기인 출력 디바이스들과 같은 프로세서(202)에 결합된 하나 이상의 출력 디바이스들(216)을 포함한다. 하나 이상의 데이터 저장 디바이스들(218)은 또한 일반적으로 데이터를 저장하거나 또는 외부 저장 매체(도시하지 않음)로부터 데이터를 검색하기 위한 프로세서(202)에 결합된다. 전형적인 저장 디바이스들(218)의 예들로는, 하드 및 플로피 디스크들, 테이프 카세트들, 및 콤팩트 디스크 판독 전용 메모리들("CD-ROM들")이 포함된다. 프로세서(202)는 또한 메모리 제어기(230)를 통해서 시스템 메모리(228)에 결합된다. 시스템 메모리(228)는 전형적으로 동적 랜덤 액세스 메모리들("DRAM들")로 구성되어 있다. 마지막으로, 컴퓨터 시스템(200)은 프로세서 버스(204)를 통해서 프로세서(202)에 결합된 캐시 메모리(236)를 포함한다. 상기 설명한 바와 같이, 캐시 메모리(236)는 통상 정적 랜덤 액세스 메모리("SRAM")이고, 그것은 액세싱된 데이터 또는 명령을 프로세서(202)가 더욱 신속하게 자주 또는 최근에 판독할 수 있게 할 목적으로 구비된다. 그러나, 종래의 컴퓨터 시스템들과는 달리, 도5의 컴퓨터 시스템(200)에서 이용된 캐시 메모리(236)는 도3 및 도4에 도시된 타입으로 은폐된 DRAM이다. 캐시 메모리(236)가 동일한 용량의 종래의 DRAM보다 2배 많은 메모리 셀들 필요로 하지만, 그럼에도 불구하고 그것은 동일한 용량의 종래의 SRAM의 약 1/2의 수의 트랜지스터들을 이용한다. 그러므로, 캐시 메모리(236)는 캐시 메모리(236)로서 이용된 SRAM에 비해 비교적 적은 비용으로 비교적 높은 용량을 제공할 수 있다.
설명의 목적으로 상기에서 본 발명의 특정 실시예를 설명하였지만, 본 발명의 정신과 범위로부터 벗어나지 않고 다양한 수정들을 할 수 있다는 것은 이해될 것이다. 예를 들면, DRAM(40)은 다소 기본형으로 도4에 도시되어 있지만, 동기 DRAM들("SDRAM들": synchronous DRAMs), 램버스 DRAM들("RDRAM들" : Rambus DRAMs) 및 동기 링크 DRAM들("SLDRAM들": Synchronous Link DRAMs)을 포함하는 다양한 DRAM 구조들을 취할 수 있음은 이해될 것이다. 또한 도5는 프로세서(202)에 의해 액세싱되는 DRAM(40)을 도시하였지만, 다른 액세스 디바이스들, 예컨대 그래픽 프로세서들 및 그밖에 다른 직접 메모리 액세스("DMA" : Direct Memory Access) 디바이스들을 이용할 수도 있다는 것을 이해할 것이다. 따라서, 본 발명은 설명된 실시예들에 의해서 한정되는 것이 아니라, 대신에 본 발명의 범위는 다음의 청구범위에 의해 결정된다.

Claims (52)

  1. 동적 랜덤 액세스 메모리("DRAM")에 있어서:
    메모리 셀들의 제 1 어레이;
    메모리 셀들의 제 2 어레이;
    어드레스를 수신하고, 상기 어드레스에 대응하는 상기 제 1 및 제 2 어레이들에서의 위치들을 액세싱하도록 구성된 어드레스 회로;
    데이터 단말기와 상기 제 1 및 제 2 어레이들 사이에 데이터를 결합하도록 구성된 데이터 경로 회로;
    메모리 명령들을 수신하고, 상기 제 1 및 제 2 어레이들을 액세싱하기 위해 상기 메모리 명령들에 대응하여 제어 신호들을 생성하도록 구성된 제어 회로; 및
    상기 제어 회로와 상기 제 1 및 제 2 어레이들에 결합된 리프레시 회로로서, 상기 제 1 어레이 또는 상기 제 2 어레이 중 어느 하나에서의 상기 메모리 셀들을 리프레싱하도록 구성되며, 상기 제 1 또는 제 2 어레이들 중 어느 하나가 리프레싱되고 있을 때는 기록 메모리 액세스에 응답하여 기록 데이터가 기록 버퍼에 일시적으로 저장되게 하고, 상기 리프레시가 완료된 때를 결정하며, 상기 기록 버퍼로부터의 데이터를 상기 리프레시가 완료된 후에 리프레싱되고 있었던 상기 어레이에 전송하도록 구성된, 상기 리프레시 회로를 포함하는, 동적 랜덤 액세스 메모리("DRAM").
  2. 제 1 항에 있어서,
    상기 제어 회로는 기록 메모리 액세스에 응답하여 제어 신호들의 제 1 세트를 생성하고 판독 메모리 액세스에 응답하여 제어 신호들의 제 2 세트를 생성하도록 구성되며, 상기 리프레시 회로는 상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정함으로써 상기 제어 신호들의 제 1 세트에 응답하도록 구성되고, 상기 제 1 및 제 2 어레이들 중 하나가 리프레싱되고 있다면, 리프레싱되고 있지 않은 상기 제 1 및 제 2 어레이들 중 하나에 데이터가 기록되도록 허용하는, 동적 랜덤 액세스 메모리("DRAM").
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제어 회로는 기록 메모리 액세스에 응답하여 제어 신호들의 제 1 세트를 생성하고 판독 메모리 액세스에 응답하여 제어 신호들의 제 2 세트를 생성하도록 구성되며, 상기 리프레시 회로는 상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정함으로써 상기 제어 신호들의 제 1 세트에 응답하도록 구성되고, 상기 제 1 및 제 2 어레이들 중 어느 하나도 리프레싱되고 있지 않다면, 상기 제 1 및 제 2 어레이들 모두에 데이터가 기록되도록 허용하는, 동적 랜덤 액세스 메모리("DRAM").
  5. 제 1 항에 있어서,
    상기 제어 회로는 기록 메모리 액세스에 응답하여 제어 신호들의 제 1 세트를 생성하고 판독 메모리 액세스에 응답하여 제어 신호들의 제 2 세트를 생성하도록 구성되며, 상기 리프레시 회로는 상기 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정함으로써 상기 제어 신호들의 제 2 세트에 응답하도록 구성되고, 어느 한쪽의 어레이가 리프레싱되고 있다면, 리프레싱되고 있지 않은 상기 어레이로부터 데이터가 판독되도록 허용하는, 동적 랜덤 액세스 메모리("DRAM").
  6. 제 1 항에 있어서,
    상기 제어 회로는 기록 메모리 액세스에 응답하여 제어 신호들의 제 1 세트를 생성하고 판독 메모리 액세스에 응답하여 제어 신호들의 제 2 세트를 생성하도록 구성되며, 상기 리프레시 회로는 상기 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정함으로써 상기 제어 신호들의 제 2 세트에 응답하도록 구성되고, 상기 어레이들 중 어느 하나도 리프레싱되고 있지 않다면, 상기 어레이들 중의 1 차 어레이로부터 데이터가 판독되도록 허용하는, 동적 랜덤 액세스 메모리("DRAM").
  7. 제 6 항에 있어서,
    상기 어레이들 중 상기 1 차 어레이로서 이용되는 어레이는 복수의 상기 어레이들 사이에서 주기적으로 교대되는, 동적 랜덤 액세스 메모리("DRAM").
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 어레이들은 각각 상기 어드레스의 적어도 일부에 대응하는 위치들을 갖는 복수의 디지트 라인 쌍들을 포함하며, 상기 제 1 어레이에서의 상기 디지트 라인들의 쌍들 각각은 전송 회로를 통해 대응하는 위치를 갖는 상기 제 2 어레이에서의 디지트 라인 쌍에 결합되며, 상기 리프레시 회로는 상기 어드레스에 대응하는 상기 디지트 라인 쌍 사이에서 상기 전송 회로를 개방함으로써 상기 어레이들에 상기 데이터를 기록하도록 구성되는, 동적 랜덤 액세스 메모리("DRAM").
  9. 제 1 항에 있어서,
    상기 리프레시 회로는 상기 제어 회로 및 상기 제 1 및 제 2 어레이들에 결합된 리프레시 제어기를 포함하며, 상기 리프레시 제어기는 상기 제 1 어레이 또는 상기 제 2 어레이 중 어느 하나에서의 상기 메모리 셀들을 리프레싱하도록 구성되고, 상기 제 1 어레이가 리프레싱되고 있는지 및 상기 제 2 어레이가 리프레싱되고 있는지의 함수로서 상기 제 1 및 제 2 어레이들 중 하나에 대한 액세스를 제어하도록 구성되는, 동적 랜덤 액세스 메모리("DRAM").
  10. 제 1 항에 있어서,
    상기 DRAM은 SDRAM을 포함하는, 동적 랜덤 액세스 메모리("DRAM").
  11. 제 1 항에 있어서,
    상기 DRAM은 RDRAM을 포함하는, 동적 랜덤 액세스 메모리("DRAM").
  12. 제 1 항에 있어서,
    상기 DRAM은 SLDRAM을 포함하는, 동적 랜덤 액세스 메모리("DRAM").
  13. 제 1 항에 있어서,
    상기 제 1 및 제 2 어레이들은 복수의 메모리 뱅크들 각각에 포함되어, 상기 메모리 뱅크들 각각이 상기 제 1 및 제 2 어레이들의 각각의 쌍을 포함하도록 하는, 동적 랜덤 액세스 메모리("DRAM").
  14. 제 13 항에 있어서,
    상기 DRAM은 반도체 웨이퍼 상에 제조되고, 상기 메모리 뱅크들은 각각의 별개 영역들에서의 상기 웨이퍼 상에 레이아웃되어, 상기 별개 영역들 각각이 상기 제 1 및 제 2 어레이들의 각각의 쌍을 포함하도록 하는, 동적 랜덤 액세스 메모리("DRAM").
  15. 동적 랜덤 액세스 메모리("DRAM")에 있어서:
    메모리 셀들의 제 1 어레이로서, 데이터를 저장하는 상기 제 1 어레이;
    메모리 셀들의 제 2 어레이로서, 상기 제 1 어레이에 저장된 상기 데이터와 실질적으로 동일한 데이터를 포함하는, 상기 제 2 어레이;
    어드레스를 수신하고, 상기 어드레스에 대응하는 상기 제 1 및 제 2 어레이들에서의 위치들을 액세싱하도록 구성되는 어드레스 회로;
    데이터 단말기와 상기 제 1 및 제 2 어레이들 사이에 데이터를 결합하도록 구성되는 데이터 경로 회로;
    제어 회로; 및
    상기 제어 회로와 상기 제 1 및 제 2 어레이들에 결합된 리프레시 회로로서, 상기 제 1 어레이 또는 상기 제 2 어레이 중 어느 하나에서의 상기 메모리 셀들을 리프레싱하도록 구성되고, 상기 제 2 어레이가 리프레싱되고 있을 때는 상기 제 1 어레이에 데이터가 기록되도록 허용하고, 상기 제 1 어레이가 리프레싱되고 있을 때는 상기 제 2 어레이에 데이터가 기록될 수 있게 허용하도록 구성되는, 상기 리프레시 회로를 포함하는, 동적 랜덤 액세스 메모리("DRAM").
  16. 제 15 항에 있어서,
    상기 리프레시 회로는, 상기 제 1 또는 제 2 어레이들 중 어느 하나가 리프레싱되고 있을 때, 기록 메모리 액세스에 응답하여 기록 데이터가 기록 버퍼에 일시적으로 저장되게 하며, 상기 리프레시가 완료될 때를 결정하고, 상기 기록 버퍼로부터의 상기 데이터를 상기 리프레시가 완료된 후, 리프레싱되고 있었던 상기 어레이에 전송하도록 구성되는, 동적 랜덤 액세스 메모리("DRAM").
  17. 제 15 항에 있어서,
    상기 리프레시 회로는 상기 제 1 및 제 2 어레이들 중 어느 하나도 리프레싱되고 있지 않은지를 결정하도록 구성되며, 어느 한쪽의 어레이도 리프레싱되고 있지 않다면, 상기 제 1 및 제 2 어레이들 모두에 데이터가 기록되도록 허용하는, 동적 랜덤 액세스 메모리("DRAM").
  18. 제 15 항에 있어서,
    상기 리프레시 회로는 상기 제어 회로 및 상기 제 1 및 제 2 어레이들에 결합된 리프레시 제어기를 포함하며, 상기 리프레시 제어기는 상기 제 1 어레이 또는 상기 제 2 어레이 중 어느 하나에서의 상기 메모리 셀들을 리프레싱하도록 구성되고, 상기 제 2 어레이가 리프레싱되고 있을 때는 상기 제 1 어레이에 데이터가 기록되도록 허용하며, 상기 제 1 어레이가 리프레싱되고 있을 때는 상기 제 2 어레이에 데이터가 기록되도록 허용하도록 구성되는, 동적 랜덤 액세스 메모리("DRAM").
  19. 제 15 항에 있어서,
    상기 DRAM은 SDRAM을 포함하는, 동적 랜덤 액세스 메모리("DRAM").
  20. 제 15 항에 있어서,
    상기 제 1 및 제 2 어레이들은 복수의 메모리 뱅크들 각각에 포함되어 상기 메모리 뱅크들 각각이 상기 제 1 및 제 2 어레이들의 각각의 쌍을 포함하도록 하는, 동적 랜덤 액세스 메모리("DRAM").
  21. 제 20 항에 있어서,
    상기 DRAM은 반도체 웨이퍼 상에 제조되고, 상기 메모리 뱅크들은 각각의 별개 영역들에서의 상기 웨이퍼 상에 레이아웃되어, 상기 별개 영역들 각각이 상기 제 1 및 제 2 어레이들의 각각의 쌍을 포함하도록 하는, 동적 랜덤 액세스 메모리("DRAM").
  22. 메모리 셀들의 제 1 및 제 2 어레이들을 갖는 동적 랜덤 액세스 메모리("DRAM")를 위한 리프레시 회로에 있어서:
    상기 제 1 어레이 또는 상기 제 2 어레이 중 어느 하나에서의 상기 메모리 셀들을 리프레시 하도록 구성된 리프레시 제어기로서, 상기 제 1 어레이가 리프레싱되고 있는지 및 상기 제 2 어레이가 리프레싱되고 있는지의 함수로서 상기 제 1 및 제 2 어레이들 중 하나에 대한 액세스를 제어하도록 구성된, 상기 리프레시 제어기; 및
    상기 리프레시 제어기에 결합된 데이터 유효 레지스터로서, 상기 제 1 및 제 2 어레이들에서의 미리 결정된 위치들에 저장된 데이터가 유효한지의 표시를 보유하도록 구성된, 상기 데이터 유효 레지스터를 포함하는, 리프레시 회로.
  23. 제 22 항에 있어서,
    상기 리프레시 제어기는, 상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정함으로써 기록 메모리 액세스에 응답하도록 구성되며, 상기 제 1 및 제 2 어레이들 중 하나가 리프레싱되고 있다면, 리프레싱되고 있지 않은 상기 제 1 및 제 2 어레이들 중 하나에 데이터가 기록되도록 허용하는, 리프레시 회로.
  24. 제 22 항에 있어서,
    상기 리프레시 제어기는 기록 데이터가 기록 버퍼에 일시적으로 저장되게 하며, 상기 리프레시가 완료될 때를 결정한 다음, 상기 기록 버퍼로부터의 기록 데이터를 상기 리프레시가 완료된 후에 리프레싱되고 있었던 상기 어레이에 전송하도록 구성되는, 리프레시 회로.
  25. 제 22 항에 있어서,
    상기 리프레시 제어기는 상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정함으로써 기록 메모리 액세스에 응답하도록 구성되며, 상기 제 1 및 제 2 어레이들 중 어느 하나도 리프레싱되고 있지 않다면, 상기 제 1 및 제 2 어레이들 모두에 데이터가 기록되도록 허용하는, 리프레시 회로.
  26. 제 22 항에 있어서,
    상기 리프레시 제어기는, 상기 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정함으로써 판독 메모리 액세스에 응답하도록 구성되며, 어느 한쪽의 어레이가 리프레싱되고 있다면, 리프레싱되고 있지 않은 상기 어레이로부터 데이터가 판독되도록 허용하는, 리프레시 회로.
  27. 제 26 항에 있어서,
    상기 제어 회로는 기록 메모리 액세스에 응답하여 제어 신호들의 제 1 세트를 생성하고 판독 메모리 액세스에 응답하여 제어 신호들의 제 2 세트를 생성하도록 구성되며, 상기 리프레시 회로는 상기 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정함으로써 상기 제어 신호들의 제 2 세트에 응답하도록 구성되고, 상기 어레이들 중 어느 하나도 리프레싱되고 있지 않다면, 상기 어레이들 중 1 차 어레이로부터 데이터가 판독되도록 허용하는, 리프레시 회로.
  28. 제 27 항에 있어서,
    상기 어레이들 중 상기 1 차 어레이로서 이용되는 어레이는 복수의 상기 어레이들 사이에서 주기적으로 교대되는, 리프레시 회로.
  29. 제 22 항에 있어서,
    상기 리프레시 제어기는 상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정함으로써 판독 메모리 액세스에 응답하도록 구성되며, 상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있다면, 리프레싱되고 있지 않은 상기 제 1 및 제 2 어레이들 중 하나로부터 데이터가 판독되도록 허용하는, 리프레시 회로.
  30. 컴퓨터 시스템에 있어서:
    프로세서 버스에 결합된 프로세서;
    상기 프로세서 버스에 결합된 메모리 제어기;
    상기 프로세서에 의한 메모리 액세스들을 허용하기 위한 메모리 제어기에 결합된 시스템 메모리;
    상기 프로세서에 결합된 데이터 입력 디바이스;
    상기 프로세서에 결합된 데이터 출력 디바이스; 및
    상기 프로세서 버스를 통해 상기 프로세서에 결합되고, 동적 랜덤 액세스 메모리("DRAM")인 캐시 메모리를 포함하고,
    상기 동적 랜덤 액세스 메모리("DRAM")는:
    메모리 셀들의 제 1 어레이;
    메모리 셀들의 제 2 어레이;
    어드레스를 수신하고, 상기 어드레스에 대응하는 상기 제 1 및 제 2 어레이들에서의 위치들을 액세싱하도록 구성된 어드레스 회로;
    데이터 단말기와 상기 제 1 및 제 2 어레이들 사이에 데이터를 결합하 도록 구성된 데이터 경로 회로;
    메모리 명령들을 수신하고, 상기 제 1 및 제 2 어레이들을 액세싱하기 위해 상기 메모리 명령들에 대응하여 제어 신호들을 생성하도록 구성된 제어 회로; 및
    상기 제어 회로와 상기 제 1 및 제 2 어레이들에 결합된 리프레시 회 로로서, 상기 제 1 어레이 또는 상기 제 2 어레이 중 어느 하나에서의 상기 메모리 셀들을 리프레싱하도록 구성되며, 상기 제 1 또는 제 2 어레이들 중 어느 하나가 리프레싱되고 있을 때는 기록 메모리 액세스에 응답하여 기록 데이터가 기록 버퍼에 일시적으로 저장되게 하고, 상기 리프레시가 완료된 때를 결정하며, 상기 리프레시가 완료된 후에 리프레싱되고 있었던 상기 어 레이에 상기 기록 버퍼로부터의 데이터를 전송하도록 구성된, 상기 리프레시 회로를 포함하는, 컴퓨터 시스템.
  31. 제 30 항에 있어서,
    상기 제어 회로는 기록 메모리 액세스에 응답하여 제어 신호들의 제 1 세트를 생성하고 판독 메모리 액세스에 응답하여 제어 신호들의 제 2 세트를 생성하도록 구성되며, 상기 리프레시 회로는 상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정함으로써 상기 제어 신호들의 제 1 세트에 응답하도록 구성되고, 상기 제 1 및 제 2 어레이들 중 하나가 리프레싱되고 있다면, 리프레싱되고 있지 않은 상기 제 1 및 제 2 어레이들 중 하나에 데이터가 기록되도록 허용하는, 컴퓨터 시스템.
  32. 삭제
  33. 제 30 항에 있어서,
    상기 제어 회로는 기록 메모리 액세스에 응답하여 제어 신호들의 제 1 세트를 생성하고 판독 메모리 액세스에 응답하여 제어 신호들의 제 2 세트를 생성하도록 구성되며, 상기 리프레시 회로는 상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정함으로써 상기 제어 신호들의 제 1 세트에 응답하도록 구성되고, 상기 제 1 및 제 2 어레이들 중 어느 하나도 리프레싱되고 있지 않다면, 상기 제 1 및 제 2 어레이들 모두에 데이터가 기록되도록 허용하는, 컴퓨터 시스템.
  34. 제 30 항에 있어서,
    상기 제어 회로는 기록 메모리 액세스에 응답하여 제어 신호들의 제 1 세트를 생성하고 판독 메모리 액세스에 응답하여 제어 신호들의 제 2 세트를 생성하도록 구성되며, 상기 리프레시 회로는 상기 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정함으로써 상기 제어 신호들의 제 2 세트에 응답하도록 구성되고, 상기 어레이들 중 어느 하나도 리프레싱되고 있지 않다면, 상기 어레이들 중 1 차 어레이로부터 데이터가 판독되도록 허용하는, 컴퓨터 시스템.
  35. 제 34 항에 있어서,
    상기 어레이들 중 상기 1 차 어레이로서 이용되는 어레이는 복수의 상기 어레이들 사이에서 주기적으로 교대되는, 컴퓨터 시스템.
  36. 제 34 항에 있어서,
    상기 제 1 및 제 2 어레이들은 상기 어드레스의 적어도 일부에 대응하는 위치들을 갖는 복수의 디지트 라인 쌍들을 각각 포함하며, 상기 제 1 어레이에서의 상기 디지트 라인들의 쌍들 각각은 전송 게이트를 통해 대응하는 위치를 갖는 상기 제 2 어레이에서의 디지트 라인 쌍에 결합되며, 상기 리프레시 회로는 상기 어드레스에 대응하는 상기 디지트 라인 쌍 사이에서 상기 전송 게이트를 개방함으로써 상기 어레이들에 상기 데이터를 기록하도록 구성되는, 컴퓨터 시스템.
  37. 제 30 항에 있어서,
    상기 제어 회로는 기록 메모리 액세스에 응답하여 제어 신호들의 제 1 세트를 생성하고 판독 메모리 액세스에 응답하여 제어 신호들의 제 2 세트를 생성하도록 구성되며, 상기 리프레시 회로는 상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정함으로써 제어 신호들의 상기 제 2 세트에 응답하도록 구성되고, 상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있다면, 리프레싱되고 있지 않은 상기 제 1 및 제 2 어레이들 중의 하나로부터 데이터가 판독되도록 허용하는, 컴퓨터 시스템.
  38. 제 30 항에 있어서,
    상기 리프레시 회로는 상기 제어 회로 및 상기 제 1 및 제 2 어레이들에 결합된 리프레시 제어기를 포함하며, 상기 리프레시 제어기는 상기 제 1 어레이 또는 제 2 어레이 중 어느 하나에서의 상기 메모리 셀들을 리프레싱하도록 구성되고, 상기 제 1 어레이가 리프레싱되고 있는지 및 상기 제 2 어레이가 리프레싱되고 있는지의 함수로서 상기 제 1 및 제 2 어레이들 중 하나에 대한 액세스를 제어하도록 구성되는, 컴퓨터 시스템.
  39. 제 30 항에 있어서,
    상기 DRAM은 SDRAM을 포함하는, 컴퓨터 시스템.
  40. 제 30 항에 있어서,
    상기 DRAM은 RDRAM을 포함하는, 컴퓨터 시스템.
  41. 제 30 항에 있어서,
    상기 DRAM은 SLDRAM을 포함하는, 컴퓨터 시스템.
  42. 제 30 항에 있어서,
    상기 제 1 및 제 2 어레이들은 복수의 메모리 뱅크의 각각에 포함되어, 상기 메모리 뱅크들 각각이 상기 제 1 및 제 2 어레이들의 각각의 쌍을 포함하도록 하는, 컴퓨터 시스템.
  43. 제 42 항에 있어서,
    상기 DRAM은 반도체 웨이퍼 상에 제조되고, 상기 메모리 뱅크들은 각각의 별개 영역들에서의 상기 웨이퍼 상에 레이아웃되어, 상기 별개 영역들 각각이 상기 제 1 및 제 2 어레이들의 각각의 쌍을 포함하도록 하는, 컴퓨터 시스템.
  44. 리프레시를 실질적으로 은폐하면서 동적 랜덤 액세스 메모리("DRAM")를 리프레싱하는 방법에 있어서:
    메모리 셀들의 제 1 어레이에 데이터를 저장하는 단계;
    메모리 셀들의 상기 제 1 어레이에 저장된 실질적으로 동일한 데이터를 상기 제 1 어레이와 실질적으로 동일한 크기를 갖는 메모리 셀들의 제 2 어레이에 저장하는 단계;
    동시에 양쪽 어레이들에서가 아니라, 상기 제 1 어레이 또는 상기 제 2 어레이 중 어느 하나에서의 상기 메모리 셀들을 리프레싱하는 단계; 및
    상기 제 1 어레이가 리프레싱되고 있는지 및 상기 제 2 어레이가 리프레싱되고 있는지의 함수로서 상기 제 1 및 제 2 어레이들 중 하나에 대한 메모리 액세스들을 허용하는 단계를 포함하는, 리프레싱 방법.
  45. 제 44 항에 있어서,
    상기 제 1 및 제 2 어레이들 중 하나에 대한 메모리 액세스들을 허용하는 단계는:
    상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정하는 단계; 및
    상기 제 1 및 제 2 어레이들 중 하나가 리프레싱되고 있다면, 리프레싱되고 있지 않은 상기 제 1 및 제 2 어레이들 중 하나에 데이터가 기록되도록 허용하는 단계를 포함하는, 리프레싱 방법.
  46. 제 44 항에 있어서,
    상기 제 1 및 제 2 어레이들 중 하나에 대한 메모리 액세스들을 허용하는 단계는:
    상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정하는 단계; 및
    상기 제 1 및 제 2 어레이들 중 어느 하나도 리프레싱되고 있지 않다면, 상기 제 1 및 제 2 어레이들 모두에 데이터가 기록되도록 허용하는 단계를 포함하는, 리프레싱 방법.
  47. 제 44 항에 있어서,
    상기 제 1 및 제 2 어레이들 중 하나에 대한 메모리 액세스들을 허용하는 단계는:
    상기 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정하는 단계;
    상기 어레이들 중 어느 하나가 리프레싱되고 있다면, 리프레싱되고 있지 않은 상기 어레이로부터 데이터가 판독되도록 허용하는 단계; 및
    상기 어레이들 중 어느 하나도 리프레싱되고 있지 않다면, 상기 어레이들 중 하나로부터 데이터가 판독되도록 허용하는 단계를 포함하는, 리프레싱 방법.
  48. 제 44 항에 있어서,
    상기 어레이들 중 어느 하나도 리프레싱되고 있지 않다면, 데이터가 판독되는 상기 어레이는 상기 어레이들 사이에서 주기적으로 교대되는, 리프레싱 방법.
  49. 제 44 항에 있어서,
    상기 제 1 및 제 2 어레이들 중 하나에 대한 메모리 액세스들을 허용하는 단계는:
    상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정하는 단계; 및
    상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있다면, 리프레싱되고 있지 않은 상기 제 1 및 제 2 어레이들 중 어느 하나로부터 데이터가 판독되도록 허용하는 단계를 포함하는, 리프레싱 방법.
  50. 리프레시를 실질적으로 은폐하면서 동적 랜덤 액세스 메모리("DRAM")를 리프레싱하는 방법에 있어서:
    메모리 셀들의 제 1 어레이에 데이터를 저장하는 단계;
    메모리 셀들의 상기 제 1 어레이에 저장된 실질적으로 동일한 데이터를 상기 제 1 어레이와 실질적으로 동일한 크기를 갖는 메모리 셀들의 제 2 어레이에 저장하는 단계;
    동시에 양쪽 어레이들에서가 아니라, 상기 제 1 어레이 또는 상기 제 2 어레이 중 어느 하나에서의 상기 메모리 셀들을 리프레싱하는 단계;
    상기 제 2 어레이가 리프레싱되고 있을 때는 상기 제 1 어레이에 데이터가 기록되도록 허용하는 단계; 및
    상기 제 1 어레이가 리프레싱되고 있을 때는 상기 제 2 어레이에 데이터가 기록되도록 허용하는 단계를 포함하는, 리프레싱 방법.
  51. 제 50 항에 있어서,
    상기 제 1 및 제 2 어레이들 중 어느 하나도 리프레싱되고 있지 않은지를 결정하는 단계: 및
    상기 제 1 및 제 2 어레이들 중 어느 하나도 리프레싱되고 있지 않다면, 상기 제 1 및 제 2 어레이들 모두에 데이터가 기록되도록 허용하는 단계를 더 포함하는, 리프레싱 방법.
  52. 제 50 항에 있어서,
    상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있는지를 결정하는 단계;
    리프레싱되고 있지 않은 상기 어레이에 데이터가 기록되도록 허용하는 단계;
    상기 제 1 및 제 2 어레이들 중 어느 하나가 리프레싱되고 있다면, 리프레싱되고 있는 상기 어레이에 기록될 상기 데이터를 일시적으로 저장하는 단계;
    상기 어레이의 리프레시가 완료될 때까지 대기하는 단계; 및
    상기 리프레시가 완료된 후, 리프레싱되고 있었던 상기 어레이에 상기 데이터가 기록되도록 허용하는 단계를 더 포함하는, 리프레싱 방법.
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