JPH01146195A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型半導体記憶装置に関し、特
にそのリフレッシュ方式に関するものである。

〔従来の技術〕

ダイナミック型ＲＡＭ　（以後ＤＲＡＭと称す）は、蓄
積キャパシタの接合部におけるリークのために、ＮＭＯ
３型メモツメモリセル電位（以後“Ｈ”と呼ぶ）が書き
込まれたセルのＭＭｉ電荷が減少してゆくので、リフレ
ッシュと呼ばれる再書き込み動作を一定時間ごとに行う
ことが必要である。

このリフレッシュ方式としてＣＡＳビフォア■τＳ　（
ＣｂＲ）リフレッシュというリフレッシュモードを使う
ことが、現在９通となっている。

ＣｂＲリフレッシュとは、ＣＡＳをＲＡＳよりも前に立
下げることによってリフレッシュモード゛に入り、その
後ＲＡＳのトグルによりチップ内蔵のアドレスカウンタ
が順次行アドレスを発生し、自動的にリフレッシュを行
っていくものである。

この動作を内部回路の観点から今少し詳しく説明すると
、外部ＲＡＳの立下りで内部ＲＡＳが立上り、リフレッ
シュアドレスカウンタの内容をロウアドレスバッファに
伝え、そのロウアドレスに対応したロウデコーダが選択
されて、ワード線が立上り、その後センスアンプが作動
して再書き込みが行われる。リフレッシュに必要な動作
はここまでで、その後のコラム系回路は動作する必要が
なく、リフレッシュモードでは消費電力低減のためにコ
ラム系回路の動作を内部で止めることが普通である。

第２図にこのようなりＲＡＭの主な内部回路のブロック
図を示すが、図中−点ｔＸ線の部分が上記コラム系回路
に該当する。この場合、消費電力の大部分は、センス動
作時のビット線充放電電流である。

〔発明が解決しようとする問題点〕

従来のＤＲＡＭは以上のように構成されているので、本
質的にリフレッシュの必要のない“Ｌ”レベルを保持す
るメモリセルにもリフレッシュ動作を行うため、リフレ
ッシュモード時に不必要な電力を消費するという問題点
があった。

この発明は上記のような問題点を解消するためになされ
たもので、リフレッシュモード時に消費電力の小さいダ
イナミック型半導体記憶装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るダイナミック型半導体記憶装置は、ワー
ド線により選択されたメモリセルが全て“Ｌ”の場合、
または全て“Ｈ”の場合を検出するセルレベル判定回路
、その出力が有意である時のロウアドレスを記憶するロ
ウアドレス記憶回路、及びリフレッシュモード時にその
記憶されたアドレスとロウアドレスバッファからの出力
とを比較し、一致すればワード線とセンスアンプの活性
化を禁止するロウアドレス比較回路を設けたものである
。

〔作用〕

この発明においては、あるワード線により選択されたセ
ルが全てＬ１、または全てＨ″の場合に、そのロウアド
レスを記憶し、リフレッシュモード時に、ロウデコーダ
に入力するアドレスが前述の記憶されたアドレスと一致
した場合にワード線の立上げとセンスアンプの活性化を
行わないことにより、本質的にリフレッシュの必要のな
いメモリセルによる不必要な電力消費が低減される。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図に、この発明の一実施例によるＤＲＡＭのリフレ
ッシュに必要なロウ系の回路のブロック図を示す。図中
、φ□、はりフレッシュモード信号であり、何らかの手
段によりリフレッシュモードに入った場合に立上がる。

また、矢印の実線は信号の往来を示している。

ロウアドレスバッファ５は、通常のり一ド／ライトサイ
クルでは外部アドレスｅｘｔ、Ａ＝を取り込み、リフレ
ッシュモード時にはりフレッシュアドレスカウンタ６か
らアドレスを取り込む。アドレスバッファ５からのアド
レスによりロウデコーダ群３のうち１つが選択され、そ
れに対応したワード線が１本立上がる。その後、センス
アンプ２が作動しビット線の“Ｈ”、“Ｌ”が確定した
後、Ａｌｌ’Ｌ”判定回路７が作動し、ワード線により
選択されたセルが連結されているビット線が全てＬ”レ
ベルの時、フラッグが立ち、アドレス記憶回路８に現ア
ドレスが記憶される。アドレス記憶回路８は、全ワード
線に対応したアドレスを記憶する容量を持つ。例えばワ
ード線の数が１０２４本であれば、１０２４種のアドレ
スの組合わせを記憶することができる。リフレッシュモ
ードに入ると、ロウアドレス比較回路９はアドレスバッ
ファ５からのアドレスとロウアドレス記憶回路８に記憶
されている全てのアドレスとを比較し、一致するものが
記憶されていれば、ワード線駆動回路１０とセンスアン
プコントローラ４の作動を禁止する。

また、アドレスバッファ５からのアドレスがアドレス記
憶回路８に無ければ、通常のリフレッシュ動作を行う。

ＡＩｌ″Ｌ”判定回路７は通常のリード／ライトサイク
ルでも常に作動し、八１１″Ｌ”でないロウアドレスは
アドレス記憶回路８から消去するようにしておけば、外
部書き込みによりセルの内容が変わった場合でも、誤動
作しない。

このようなりＲＡＭでは、本質的にリフレッシュの必要
のない“Ｌ”レベルを保持するメモリセルのリフレッシ
ュ動作が減り、リフレッシュモード時の不必要な電力消
費を低減できる。

なお、上記実施例では、１組のロウアドレスに対応して
１本のワード線が立上がる構成を想定したが、チップ内
部でメモリアレイが分割されており、１組のロウアドレ
スに対して複数本のワード線が選択される構成の場合は
、各ブロックに対してそれぞれ上記ＡＩｌ″Ｌ”判定回
路７．アドレス記憶回路８．アドレス比較回路９を設け
ておけば、それぞれのブロックにおいて上述の動作を行
うことが可能である。また、多分割になり、１本のワー
ド線により選択されるメモリセルの数が少いほど、全て
のセルが“Ｌ”である確率が高くなり、電流低減の効果
が高（なる。

また、上記実施例ではＮチャネル型メモリセルを想定し
ていたが、Ｐチャネル型メモリセルの場合にも本発明は
適用可能であり、この場合はＡｌｌ“Ｈ”の時にリフレ
ッシュを行わないようにする。

〔発明の効果〕

以上のように、この発明によれば、あるワード線により
選択されるメモリセルが全て“Ｌ”レベル、または“Ｈ
”レベルの場合を検出し、その時のロウアドレスを記憶
し、リフレッシュモード時にその記憶されたアドレスと
ロウアドレスバッファからの出力とを比較し、一致すれ
ばリフレッシュを行わないようにしたので、リフレッシ
ュ特性を損うことなく、リフレッシュ時の消費電力の小
さいダイナミック型半導体記憶装置を得ることができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例によるダイナミック型半導
体記憶装置のロウ系回路を示すブロック図、第２図は従
来のダイナミック型半導体記憶装置の内部回路を示すブ
ロック図である。 １はメモリアレイ、２はセンスアンプ、３はロウデコー
ダ、５はロウアドレスバッファ、７はＡ１１″Ｌ”判定
回路、８はロウアドレス記憶回路、９はロウアドレス比
較回路、１０はワード線駆動回路。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）複数のワード線と複数のビット線が格子状に配置
   され、該ワード線とビット線の交点にメモリセルを有し
   、行アドレスバッファ、センスアンプ、及び行デコーダ
   を用いて該メモリセルのリフレッシュを行うダイナミッ
   ク型半導体記憶装置において、 活性化されたワード線により選択されたメモリセルのレ
   ベルが全て“Ｌ”レベルであることを検知する、または
   全て“Ｈ”レベルであることを検知するセルレベル判定
   回路と、 該判定回路の出力が有意である場合の行アドレスを記憶
   する行アドレス記憶回路と、 リフレッシュモード時に、上記行アドレスバッファから
   の出力と上記行アドレス記憶回路の内容とを比較し、一
   致すればワード線とセンスアンプの活性化を禁止する行
   アドレス比較回路とを備えたことを特徴とするダイナミ
   ック型半導体記憶装置。
2. （２）ある１組の行アドレスに対応して複数本のワード
   線が活性化され、該複数本のワード線のそれぞれに対応
   すべく上記セルレベル判定回路、行アドレス記憶回路、
   及び行アドレス比較回路が設けられてなることを特徴と
   する特許請求の範囲第１項記載のダイナミック型半導体
   記憶装置。