JPS62154293A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62154293A JPS62154293A JP60296292A JP29629285A JPS62154293A JP S62154293 A JPS62154293 A JP S62154293A JP 60296292 A JP60296292 A JP 60296292A JP 29629285 A JP29629285 A JP 29629285A JP S62154293 A JPS62154293 A JP S62154293A
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- JP
- Japan
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- signal
- refresh
- ram
- data
- cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体記憶装置、特に書込まれた情報を所定
のリフレッシュ信号により保持するダイナミックＲＡＭ
に関する。
のリフレッシュ信号により保持するダイナミックＲＡＭ
に関する。
ダイナミックＲＡＭ （ランダムアクセスメモリ）は、
情報を書込むとともに、この情報を所定のリフレッシュ
信号により保持し、必要に応じて読出すことが可能な記
憶装置である。
情報を書込むとともに、この情報を所定のリフレッシュ
信号により保持し、必要に応じて読出すことが可能な記
憶装置である。
従来、このダイナミックＲＡＭ内に書込まれた情報の保
持には、所定時間間隔でリフレッシュ信号を供給し、ダ
イナミックＲＡＭ内の各記憶素子に電荷の形で保持され
ている情報を順次再生している。
持には、所定時間間隔でリフレッシュ信号を供給し、ダ
イナミックＲＡＭ内の各記憶素子に電荷の形で保持され
ている情報を順次再生している。
上述のような従来のダイナミックＲＡＭの記憶保持では
、情報を保持する記憶素子の残存電荷量に関係なく所定
時間毎にリフレッシュ信号を供給している。このリフレ
ッシュ信号の供給は記憶素子の電荷放電が最も早（なる
環境条件等を考慮して、かなりの時間的余裕をもって行
われている。
、情報を保持する記憶素子の残存電荷量に関係なく所定
時間毎にリフレッシュ信号を供給している。このリフレ
ッシュ信号の供給は記憶素子の電荷放電が最も早（なる
環境条件等を考慮して、かなりの時間的余裕をもって行
われている。
従って、本来再生の必要のないうちに（リフレッシュを
必要とするまで電荷量が低下しないうちに）リフレッシ
ュが行われている。このため、無駄なリフレッシュが行
われ、リフレッシュに伴う消費電力の浪費を招いている
。
必要とするまで電荷量が低下しないうちに）リフレッシ
ュが行われている。このため、無駄なリフレッシュが行
われ、リフレッシュに伴う消費電力の浪費を招いている
。
本発明は上記従来の欠点に鑑み、無駄なリフレッシュ信
号を発生することなく、低消費電力で確実にデータを保
持することを可能とするグイナミソクＲＡＭを提供する
ことを目的とする。
号を発生することなく、低消費電力で確実にデータを保
持することを可能とするグイナミソクＲＡＭを提供する
ことを目的とする。
本発明は上記目的を達成するために、記憶素子と同一様
式の模擬記憶素子の出力電圧と基準電圧とを比較手段に
より比較し、この比較手段により模擬記１．じ素子の出
力電圧が前記基準電圧以下であることが検知された際、
リフレンシュ信号発生手段よりリフレッシュ信号を発生
し、効率良（ダイナミックＲＡＭ内のデータを保持する
ことを要旨とするものである。
式の模擬記憶素子の出力電圧と基準電圧とを比較手段に
より比較し、この比較手段により模擬記１．じ素子の出
力電圧が前記基準電圧以下であることが検知された際、
リフレンシュ信号発生手段よりリフレッシュ信号を発生
し、効率良（ダイナミックＲＡＭ内のデータを保持する
ことを要旨とするものである。
以下本発明の実施例について図面を参照しながら詳述す
る。
る。
図面は、本実施例のダイナミックＲＡＭ内に配設された
記憶素子の一部を示す構成図である。同図において、ダ
イナミックＲＡＭ内の記憶素子（以下ＲＡＭセルで示す
）は、行方向、列方向にマトリクソス状に配設されてい
る。そして、このＲＡＭセルにはＲＡＭセル毎に、行方
向のアドレス線Ｘと、列方向のアドレス線Ｙ及びデータ
線ＤＩ、Ｄｏが接続されている。このアドレス線Ｘ及び
Ｙは、このアドレス線Ｘ及びＹが接続されたＲＡＭセル
（例えば同図においてｌ）にデータ（情報）を書込む際
、または読出す際、アドレス信号であるＸ−イネーブル
信号とＹ−イネーブル信号でＲＡＭセル１を選択するた
めのラインである。また、データ線ＤＩは、上述のＲＡ
Ｍセル１にデータを書込む際、データを供給するライン
である。さらに、データ線Ｄｏは、上述のＲＡＭセル１
に書込まれているデータを読出す際、読出されたデータ
が出力されるラインである。
記憶素子の一部を示す構成図である。同図において、ダ
イナミックＲＡＭ内の記憶素子（以下ＲＡＭセルで示す
）は、行方向、列方向にマトリクソス状に配設されてい
る。そして、このＲＡＭセルにはＲＡＭセル毎に、行方
向のアドレス線Ｘと、列方向のアドレス線Ｙ及びデータ
線ＤＩ、Ｄｏが接続されている。このアドレス線Ｘ及び
Ｙは、このアドレス線Ｘ及びＹが接続されたＲＡＭセル
（例えば同図においてｌ）にデータ（情報）を書込む際
、または読出す際、アドレス信号であるＸ−イネーブル
信号とＹ−イネーブル信号でＲＡＭセル１を選択するた
めのラインである。また、データ線ＤＩは、上述のＲＡ
Ｍセル１にデータを書込む際、データを供給するライン
である。さらに、データ線Ｄｏは、上述のＲＡＭセル１
に書込まれているデータを読出す際、読出されたデータ
が出力されるラインである。
このＸ及びＹ−イネーブル信号（アドレス信号）データ
（信号）は、図示しないＣＰＵ （中央処理装置）の制
御により、各デコーダを介して各々のラインに入力する
構成である。また、ＣＰＵは、ダイナミックＲＡＭ内の
ＲＡＭセル１〜６等にデータを書込む時には、共通の書
込み信号（以下Ｗ信号で示す）を出力し、データを読出
す時には、共通の読出し信号（以下Ｒ信号で示す）を出
力する。例えば、本例では、Ｗ信号は各列毎にＮチャン
ネルＭＯＳトランジスタ（以下Ｎ型トランジスタで示す
）７のゲート端子に供給される。また、Ｒ信号は各行、
及び各列毎のＮ型トランジスタ８、及び９のゲート端子
に供給される。
（信号）は、図示しないＣＰＵ （中央処理装置）の制
御により、各デコーダを介して各々のラインに入力する
構成である。また、ＣＰＵは、ダイナミックＲＡＭ内の
ＲＡＭセル１〜６等にデータを書込む時には、共通の書
込み信号（以下Ｗ信号で示す）を出力し、データを読出
す時には、共通の読出し信号（以下Ｒ信号で示す）を出
力する。例えば、本例では、Ｗ信号は各列毎にＮチャン
ネルＭＯＳトランジスタ（以下Ｎ型トランジスタで示す
）７のゲート端子に供給される。また、Ｒ信号は各行、
及び各列毎のＮ型トランジスタ８、及び９のゲート端子
に供給される。
一方、本実施例のダイナミックＲＡＭ内にはＲＡＭセル
１〜６等と同一回路構成のダミーセルが各列方向のメモ
リブロック毎に１つ配設されている。例えば、同図にお
いてはＲＡＭセル１．５等の同一列に１つのダミーセル
１０が配設されている。このダミーセル１０は、メモリ
セルと同一の電荷保持特性を持たせるために後述するセ
ンスアップ１４を除いて、全てＲＡＭセル１〜６等と同
一配置構成となっている。
１〜６等と同一回路構成のダミーセルが各列方向のメモ
リブロック毎に１つ配設されている。例えば、同図にお
いてはＲＡＭセル１．５等の同一列に１つのダミーセル
１０が配設されている。このダミーセル１０は、メモリ
セルと同一の電荷保持特性を持たせるために後述するセ
ンスアップ１４を除いて、全てＲＡＭセル１〜６等と同
一配置構成となっている。
まず、ＲＡＭセルを代表してＲＡＭセルｌの回路構成を
説明する。ＲＡＭセル１は３素子のＮ型トランジスタ１
１，１２．１３と１つのコンデンサＣＩとで構成される
、いわゆる３素子ＲＡＭメモリである。従って、Ｎ型ト
ランジスタ１１のゲート端子は前述のアドレス線Ｘに接
続され、Ｎ型トランジスタ１３のゲート端子はＲ信号が
入力した際（Ｒ信号がハイレベルの時）オンするＮ型ト
ランジスタ８のソース端子に接続されている。またＮ型
トランジスタ１２のゲート端子にはコンデンサＣ１の一
端が接続され、コンデンサＣＩに蓄えられている電荷に
よる電位が印加される構成である。更に、Ｎ型トランジ
スタ１１のドレイン端子には前述のデータ線Ｄ１が接続
され、Ｎ型トランジスタ１３のソース端子には前述のデ
ータ線Ｄｏが接続されている。
説明する。ＲＡＭセル１は３素子のＮ型トランジスタ１
１，１２．１３と１つのコンデンサＣＩとで構成される
、いわゆる３素子ＲＡＭメモリである。従って、Ｎ型ト
ランジスタ１１のゲート端子は前述のアドレス線Ｘに接
続され、Ｎ型トランジスタ１３のゲート端子はＲ信号が
入力した際（Ｒ信号がハイレベルの時）オンするＮ型ト
ランジスタ８のソース端子に接続されている。またＮ型
トランジスタ１２のゲート端子にはコンデンサＣ１の一
端が接続され、コンデンサＣＩに蓄えられている電荷に
よる電位が印加される構成である。更に、Ｎ型トランジ
スタ１１のドレイン端子には前述のデータ線Ｄ１が接続
され、Ｎ型トランジスタ１３のソース端子には前述のデ
ータ線Ｄｏが接続されている。
以上の回路構成は、ダミーセル１０においても同様であ
る。しかしながら、ダミーセル１０においては、３つの
Ｎ型トランジスタ１ｌａ−１３ａとコンデンサＣ２の配
置は同一であるが、Ｎ型トランジスタｌｌａと１３ａの
ゲーＨ！９子は同一の信号線Ｓに接続され、Ｎ型トラン
ジスタｌｌａのドレインは電源Ｖｄｄに接続されている
。また、Ｎ型トランジスタｌｌａのリース端子とＮ型ト
ランジスタ１２ａ （コンデンサＣ２の一端）との接続
点には、センスアンプ１４の入力端子が接続されている
。このセンスアンプ１４には他にリフレッシュに必要な
最低電圧（リフレノシェ要求基準電圧）が入力する入力
端子を有しており、センスアンプ１４では再入力端子か
ら入力する電圧値を比較し、その比較結果をリフレッシ
ュ要求信号発生回路１５へ出力する。このリフレッシュ
要求信号発生回路１５にはダミーセルｌＯ以外の各列毎
に設けられたダミーセル内のセンスアンプからの出力信
号も入力している。このリフレッシュ要求信号発生回路
１５では、並列に入力するこれらの信号を内部に有する
ＯＲ回路に入力し、いずれか１つのダミーセル１０等か
らリフレッシュ最低電圧を検出する信号が入力した際、
図示しないｃｐｕにリフレッシュ要求信号を供給する構
成であり、ＣＰＵはこのリフレッシュ要求信号を受けて
、ＲＡＭのＸアドレスを順次インクリメントしながらＲ
ＡＭの各列に設けられたリフレッシュ回路を作動させる
構成となっている。
る。しかしながら、ダミーセル１０においては、３つの
Ｎ型トランジスタ１ｌａ−１３ａとコンデンサＣ２の配
置は同一であるが、Ｎ型トランジスタｌｌａと１３ａの
ゲーＨ！９子は同一の信号線Ｓに接続され、Ｎ型トラン
ジスタｌｌａのドレインは電源Ｖｄｄに接続されている
。また、Ｎ型トランジスタｌｌａのリース端子とＮ型ト
ランジスタ１２ａ （コンデンサＣ２の一端）との接続
点には、センスアンプ１４の入力端子が接続されている
。このセンスアンプ１４には他にリフレッシュに必要な
最低電圧（リフレノシェ要求基準電圧）が入力する入力
端子を有しており、センスアンプ１４では再入力端子か
ら入力する電圧値を比較し、その比較結果をリフレッシ
ュ要求信号発生回路１５へ出力する。このリフレッシュ
要求信号発生回路１５にはダミーセルｌＯ以外の各列毎
に設けられたダミーセル内のセンスアンプからの出力信
号も入力している。このリフレッシュ要求信号発生回路
１５では、並列に入力するこれらの信号を内部に有する
ＯＲ回路に入力し、いずれか１つのダミーセル１０等か
らリフレッシュ最低電圧を検出する信号が入力した際、
図示しないｃｐｕにリフレッシュ要求信号を供給する構
成であり、ＣＰＵはこのリフレッシュ要求信号を受けて
、ＲＡＭのＸアドレスを順次インクリメントしながらＲ
ＡＭの各列に設けられたリフレッシュ回路を作動させる
構成となっている。
図示されているリフレッシュ回路１６はＲＡＭセル１．
５を含む列をリフレッシュ（再生）するためのフレンシ
ュ回路であり、前述のデータ線Ｉ）！、Ｄｏ間に配設さ
れている。このリフレッシュ回路１６は３個のＮ型トラ
ンジスタ１７．１８゜１９とコンデンサＣ１によって構
成されている。
５を含む列をリフレッシュ（再生）するためのフレンシ
ュ回路であり、前述のデータ線Ｉ）！、Ｄｏ間に配設さ
れている。このリフレッシュ回路１６は３個のＮ型トラ
ンジスタ１７．１８゜１９とコンデンサＣ１によって構
成されている。
このＮ型トランジスタ１７と１８とは電源■ｄｄと接地
間に直列に接続され、この接続点は前述のデータ線ＤＩ
に接続されている。また、Ｎ型トランジスタ１７のゲー
ト端子にはリフレッシュの際供給されるプリチャージ信
号（リフレッシュ信号）Ｐが入力する。このプリチャー
ジ信号ＰはＮ型トランジスタ１９へも出力され、このト
ランジスタ１９のドレイン端子に接続されるデータ線Ｄ
ｏのハイまたはロー電位をコンデンサＣｎに供給する構
成である。
間に直列に接続され、この接続点は前述のデータ線ＤＩ
に接続されている。また、Ｎ型トランジスタ１７のゲー
ト端子にはリフレッシュの際供給されるプリチャージ信
号（リフレッシュ信号）Ｐが入力する。このプリチャー
ジ信号ＰはＮ型トランジスタ１９へも出力され、このト
ランジスタ１９のドレイン端子に接続されるデータ線Ｄ
ｏのハイまたはロー電位をコンデンサＣｎに供給する構
成である。
更に、このデータ線ＤＩ、Ｄｏに入出力するデータをオ
ン・オフするためのＮ型トランジスタ２０．２１のゲー
ト端子には、前述のアドレス線Ｙが接続されている。従
って、アドレス線ＹにＹ−イネーブル信号（アドレス信
号）が供給された時、ＲＡＭセル１．５等へのデータの
入出力が可能となる構成である。
ン・オフするためのＮ型トランジスタ２０．２１のゲー
ト端子には、前述のアドレス線Ｙが接続されている。従
って、アドレス線ＹにＹ−イネーブル信号（アドレス信
号）が供給された時、ＲＡＭセル１．５等へのデータの
入出力が可能となる構成である。
以上のような構成の本実施例のダイナミックＲＡＭにお
いて、ＲＡＭセル１にデータを書込み（記憶１）、読出
し、書込まれたデータをリフレッシュ（再生）する回路
動作を説明する。
いて、ＲＡＭセル１にデータを書込み（記憶１）、読出
し、書込まれたデータをリフレッシュ（再生）する回路
動作を説明する。
まず、データを書込む際には、ＣＰＵの制御により、Ｗ
信号がハイレベルとなり、ＲＡＭセルＩを指定するアド
レス信号が出力され、Ｘ−イネーブル信号、Ｙ−イネー
ブル信号が共にハイレベルになる。従って、Ｎ型トラン
ジスタ７．２１がオンし、Ｎ型トランジスタ１１もオン
する。ここで、“Ｏ”または“ｌ”のデータがデータ線
Ｄ！を介して（Ｎ型トランジスタ２１−７→１１）、コ
ンデンサＣ１に供給される。すなわち、この時のデータ
カぴ１″の時、コンデンサＣ１に所定の電圧が印加され
（電荷がチャージされ）、データが“０゛の時コンデン
サＣ１には電圧が印加されない（電荷がチャージされな
い）。
信号がハイレベルとなり、ＲＡＭセルＩを指定するアド
レス信号が出力され、Ｘ−イネーブル信号、Ｙ−イネー
ブル信号が共にハイレベルになる。従って、Ｎ型トラン
ジスタ７．２１がオンし、Ｎ型トランジスタ１１もオン
する。ここで、“Ｏ”または“ｌ”のデータがデータ線
Ｄ！を介して（Ｎ型トランジスタ２１−７→１１）、コ
ンデンサＣ１に供給される。すなわち、この時のデータ
カぴ１″の時、コンデンサＣ１に所定の電圧が印加され
（電荷がチャージされ）、データが“０゛の時コンデン
サＣ１には電圧が印加されない（電荷がチャージされな
い）。
次に、このようにして書込まれたデータをＲＡＭセル１
から読出す回路動作は以下のように行う。
から読出す回路動作は以下のように行う。
まず、ＲＡＭセル１のアドレス信号を出力しくＸ−イネ
ーブル信号、Ｙ−イネーブル信号）をハイレベルにし、
Ｒ信号をハイレベルにする。ここでＲＡＭセル１にデー
タ“ｌ”が記憶されている場合には、Ｎ型トランジスタ
１２がオンし、またＮ型トランジスタ１３もオンするた
め、接地電位がＮ型トランジスタ１２．１３を介してデ
ータ線Ｄｏに出力される。また、ＲＡＭセル１にデータ
″０”が保持されている場合にはＮ型トランジスタ１２
がオンせず、データ線ＤｏにはＮ型トランジスタ９を介
して電位Ｖａｄが出力される。従ってＣＰＵでは出力さ
れる信号が接地電位であれば、保持されているデータは
“１”と判断し、出力される信号がＶａｄの電位であれ
ば保持されているデータは“０”と判断する。
ーブル信号、Ｙ−イネーブル信号）をハイレベルにし、
Ｒ信号をハイレベルにする。ここでＲＡＭセル１にデー
タ“ｌ”が記憶されている場合には、Ｎ型トランジスタ
１２がオンし、またＮ型トランジスタ１３もオンするた
め、接地電位がＮ型トランジスタ１２．１３を介してデ
ータ線Ｄｏに出力される。また、ＲＡＭセル１にデータ
″０”が保持されている場合にはＮ型トランジスタ１２
がオンせず、データ線ＤｏにはＮ型トランジスタ９を介
して電位Ｖａｄが出力される。従ってＣＰＵでは出力さ
れる信号が接地電位であれば、保持されているデータは
“１”と判断し、出力される信号がＶａｄの電位であれ
ば保持されているデータは“０”と判断する。
このようにデータを読出した後には、Ｙ−イネーブル信
号がローレベルに切換ねると同時に、プリチャージ（リ
フレッシュ）信号ＰがＮ型トランジスタ１７，１９のゲ
ート端子に入力され、リフレッシュ回路１６が働く。こ
の時、ＲＡＭセル１から読出したデータが“ｌ゛である
場合にはＮ型トランジスタ１９を介して供給される電位
が接地電位であるのでＮ型トランジスタ１８はオフとな
り、Ｎ型トランジスタ１７を介して■（Ｉｄの電位がデ
ータ線ＤＩに出力される。しかも、この時Ｒ信号はロー
レベルに切換わっており、変わってＷ信号がハイレベル
に切換り、上述のＶｄｄの電位をＮ型トランジスタ７．
１１を介してコンデンサＣ１に印加する。これによって
コンデンサＣ１には電荷が再度チャージされ、ＲＡＭセ
ルｌにデータ“１”が再書込みされる。
号がローレベルに切換ねると同時に、プリチャージ（リ
フレッシュ）信号ＰがＮ型トランジスタ１７，１９のゲ
ート端子に入力され、リフレッシュ回路１６が働く。こ
の時、ＲＡＭセル１から読出したデータが“ｌ゛である
場合にはＮ型トランジスタ１９を介して供給される電位
が接地電位であるのでＮ型トランジスタ１８はオフとな
り、Ｎ型トランジスタ１７を介して■（Ｉｄの電位がデ
ータ線ＤＩに出力される。しかも、この時Ｒ信号はロー
レベルに切換わっており、変わってＷ信号がハイレベル
に切換り、上述のＶｄｄの電位をＮ型トランジスタ７．
１１を介してコンデンサＣ１に印加する。これによって
コンデンサＣ１には電荷が再度チャージされ、ＲＡＭセ
ルｌにデータ“１”が再書込みされる。
一方、元のデータが“０”である場合には、データ線Ｄ
ｏにはＶｄｄの電位が出力されるため、前述のプリチャ
ージ（リフレッシュ）信号によりリフレッシュ回路１６
内のＮ型トランジスタ１９がオンし、コンデンサＣ，Ｌ
に電荷がチャージされる。
ｏにはＶｄｄの電位が出力されるため、前述のプリチャ
ージ（リフレッシュ）信号によりリフレッシュ回路１６
内のＮ型トランジスタ１９がオンし、コンデンサＣ，Ｌ
に電荷がチャージされる。
このため、Ｎ型トランジスタ１８もオンし、接地電位が
データ線ＤＩに出力される。従って、Ｗ信号によりオン
するＮ型トランジスタ７を介して、コンデンサＣ１には
電荷がチャージされず、データ“Ｏ”がＲＡＭセル１に
再書込みされることになる。
データ線ＤＩに出力される。従って、Ｗ信号によりオン
するＮ型トランジスタ７を介して、コンデンサＣ１には
電荷がチャージされず、データ“Ｏ”がＲＡＭセル１に
再書込みされることになる。
次に、リフレッシュ動作を説明する。
ダミーセル１０のコンデンサＣ２は後述するようにダイ
ナミックＲＡＭ全体のメモリセルをリフレッシュする際
にチャージされる。このコンデンサＣ２にチャージされ
た電荷は徐々に自然放電する。この放電特性はダミーセ
ル１０がメモリセルと同一構成となっているため、メモ
リセルの放電特性と同一である。しかして、コンデンサ
Ｃ２の出力電圧がセンスアンプ１４によりリフレッシュ
必要最低電圧（リフレッシュ要求基準電圧）以下に下が
ったことが検出されると、センスアンプ１４よりリフレ
ッシュ要求信号発生回路１５に信号が出力される。リフ
レッシュ要求信号発生回路１５は、メモリセルの各列毎
に設けられたセンスアンプのいずれかから信号を受ける
とＣＰＵにリフレッシュ要求信号を出力する。ＣＰＵで
はダイナミックＲＡＭをアクセス中か否か、すなわちデ
ータの書込み或いは読出し中か否かを判断し、否であれ
ば直ちに否でなければ（アクセス中であれば）その処理
の終るのを待って、ＲＡＭ全体のリフレッシュを行う。
ナミックＲＡＭ全体のメモリセルをリフレッシュする際
にチャージされる。このコンデンサＣ２にチャージされ
た電荷は徐々に自然放電する。この放電特性はダミーセ
ル１０がメモリセルと同一構成となっているため、メモ
リセルの放電特性と同一である。しかして、コンデンサ
Ｃ２の出力電圧がセンスアンプ１４によりリフレッシュ
必要最低電圧（リフレッシュ要求基準電圧）以下に下が
ったことが検出されると、センスアンプ１４よりリフレ
ッシュ要求信号発生回路１５に信号が出力される。リフ
レッシュ要求信号発生回路１５は、メモリセルの各列毎
に設けられたセンスアンプのいずれかから信号を受ける
とＣＰＵにリフレッシュ要求信号を出力する。ＣＰＵで
はダイナミックＲＡＭをアクセス中か否か、すなわちデ
ータの書込み或いは読出し中か否かを判断し、否であれ
ば直ちに否でなければ（アクセス中であれば）その処理
の終るのを待って、ＲＡＭ全体のリフレッシュを行う。
すなわち、Ｘアドレスを順次インクリメントするととも
にリフレッシュ回路を作動させるプリチャージ信号及び
書込み信号を出力し、アドレス線Ｘの１番目に連なるメ
モリセルから信号線Ｓに連なるダミーセル１０まで順次
リフレッシュを行う。なお、ダミーセル１０のリフレッ
シュではメモリセルに情報“ｌ”を記憶させる際にチャ
ージする電位と同じ■８の電位がＮ型トランジスタｌｌ
ａを介してコンデンサＣ２にチャージされる。
にリフレッシュ回路を作動させるプリチャージ信号及び
書込み信号を出力し、アドレス線Ｘの１番目に連なるメ
モリセルから信号線Ｓに連なるダミーセル１０まで順次
リフレッシュを行う。なお、ダミーセル１０のリフレッ
シュではメモリセルに情報“ｌ”を記憶させる際にチャ
ージする電位と同じ■８の電位がＮ型トランジスタｌｌ
ａを介してコンデンサＣ２にチャージされる。
このようにして、ダミーセル１０のコンデンサＣ２の出
力電圧がリフレッシュ必要最低電圧以下になる毎にＲＡ
Ｍ全体のリフレッシュが繰返される。
力電圧がリフレッシュ必要最低電圧以下になる毎にＲＡ
Ｍ全体のリフレッシュが繰返される。
尚、本実施例では３素子型のＲＡＭセルについて説明し
たが、ＲＡＭセルは３素子型に限らず、１素子型または
４素子型のＲＡＭセルでも実施することができる。
たが、ＲＡＭセルは３素子型に限らず、１素子型または
４素子型のＲＡＭセルでも実施することができる。
また、ダミーセル１０は、本実施例のように１列毎に１
つ設けることな（、複数のＲＡＭセル列に１つ或いはＲ
ＡＭ全体で１つ設ける構成としてもよい。
つ設けることな（、複数のＲＡＭセル列に１つ或いはＲ
ＡＭ全体で１つ設ける構成としてもよい。
以上詳細に説明したように本発明によれば、ダイナミッ
クＲＡＭのリフレッシュ動作が、ＲＡＭセル内の実際の
電荷放電に依存したものになり、無駄なリフレッシュ動
作を防止でき、ダイナミックＲＡＭの消費電力を低下さ
せることができる。
クＲＡＭのリフレッシュ動作が、ＲＡＭセル内の実際の
電荷放電に依存したものになり、無駄なリフレッシュ動
作を防止でき、ダイナミックＲＡＭの消費電力を低下さ
せることができる。
また、ダイナミックＲＡＭを制御するＣＰＵも無駄なリ
フレッシュのためのアクセス動作を必要としなくなるた
め、他の制御等のアクセス動作を行うことが可能となり
、ＣＰＵを効率良く動作させることができる。
フレッシュのためのアクセス動作を必要としなくなるた
め、他の制御等のアクセス動作を行うことが可能となり
、ＣＰＵを効率良く動作させることができる。
図面は、本発明のダイナミックＲＡＭの一部の回路図で
ある。 １〜６・・・ＲＡＭセル、 ７〜９．１１〜１３．ｌｌａ〜１３ａ。 １７〜２１・・・Ｎ型トランジスタ、 １０・・・ダミーセル、 １４・・・センスアンプ、 １５・・・リフレッシュ要求信号発生回路、１６・・・
リフレッシュ回路。
ある。 １〜６・・・ＲＡＭセル、 ７〜９．１１〜１３．ｌｌａ〜１３ａ。 １７〜２１・・・Ｎ型トランジスタ、 １０・・・ダミーセル、 １４・・・センスアンプ、 １５・・・リフレッシュ要求信号発生回路、１６・・・
リフレッシュ回路。
Claims (1)
- 個々のデータを記憶する記憶素子と、該記憶素子と同一
構成の模擬記憶素子と、該模擬記憶素子の出力電圧と予
め設定されている基準電圧とを比較する比較手段と、該
比較手段により前記模擬記憶素子の出力電圧が前記基準
電圧以下であると判断された時リフレッシュ信号を発生
するリフレッシュ信号発生手段とを有することを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296292A JPS62154293A (ja) | 1985-12-26 | 1985-12-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296292A JPS62154293A (ja) | 1985-12-26 | 1985-12-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62154293A true JPS62154293A (ja) | 1987-07-09 |
Family
ID=17831667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296292A Pending JPS62154293A (ja) | 1985-12-26 | 1985-12-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62154293A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272676A (en) * | 1990-11-20 | 1993-12-21 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US5278797A (en) * | 1991-05-16 | 1994-01-11 | Samsung Electronics, Co. Ltd. | Semiconductor memory device capable of executing non-periodic refreshing operations |
| US5410278A (en) * | 1991-12-19 | 1995-04-25 | Sharp Kabushiki Kaisha | Ring oscillator having a variable oscillating frequency |
| JP2012119050A (ja) * | 2010-11-08 | 2012-06-21 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置および半導体メモリ装置の駆動方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083293A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
| JPS60115096A (ja) * | 1983-11-28 | 1985-06-21 | Nec Corp | ３トランジスタダイナミックｒａｍのリフレッシュ回路 |
-
1985
- 1985-12-26 JP JP60296292A patent/JPS62154293A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083293A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
| JPS60115096A (ja) * | 1983-11-28 | 1985-06-21 | Nec Corp | ３トランジスタダイナミックｒａｍのリフレッシュ回路 |
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| US5278797A (en) * | 1991-05-16 | 1994-01-11 | Samsung Electronics, Co. Ltd. | Semiconductor memory device capable of executing non-periodic refreshing operations |
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| JP2012119050A (ja) * | 2010-11-08 | 2012-06-21 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置および半導体メモリ装置の駆動方法 |
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