KR100389750B1 - 2개의 영역의 교번 액세스를 고속으로 실행할 수 있는반도체 기억 장치 - Google Patents

Abstract

각 열에 대응하여 래치(30, 50)를 마련한다. 비트선쌍에 판독된 데이터는 신호 TG를 H 레벨로 하면 래치 회로(30, 50)에 복사할 수 있다. 래치로부터의 데이터 판독은 로우 어드레스의 지정이 불필요하기 때문에, 다른 로우 어드레스의 대응 워드선이 활성화되어 있는 경우에 있어서도 래치 선택선 LSL0, LSL1을 활성화시킴으로써 특정한 칼럼 어드레스의 데이터를 판독하는 것이 가능해진다. 따라서, 동일 뱅크내의 상이한 2개의 로우 어드레스를 기점으로 하는 연속 액세스를 교대로 실행하는 경우에도, 실효 전송 레이트가 저하하지 않는 반도체 기억 장치를 제공한다.

Description

2개의 영역의 교번 액세스를 고속으로 실행할 수 있는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE THAT CAN ACCESS TWO REGIONS ALTERNATELY AT HIGH SPEED}

본 발명은 고속 동작이 가능한 반도체 기억 장치에 관한 것이다.

최근의 컴퓨터는 메인 메모리와 캐쉬 메모리를 탑재하고 있다. 메인 메모리는 일반적으로 다이나믹 랜덤 액세스 메모리(DRAM) 등이 이용되고, 큰 용량을 가지지만, 동작은 느리다. 따라서, 메인 메모리의 데이터의 일부를 일시적으로 보존하고, 특정한 어드레스로의 빈번한 액세스를 고속으로 처리하기 위해서, 용량은 적지만 고속 동작이 가능한 캐쉬 메모리가 이용된다. 일반적으로, 캐쉬 메모리는 스태틱 랜덤 액세스 메모리(SRAM) 등이 이용된다.

이러한, 캐쉬 메모리를 탑재하는 시스템에 있어서 대단히 큰 양의 데이터를 판독하고, 그것을 수정하며 기입하고 반복하는 동작을 실행하는 경우가 있다. 예를 들면, 화상 데이터의 보정 처리 등이 이러한 처리에 해당한다.

도 16은 데이터를 판독하고, 그리고 그것을 수정하며 라이트 백(write back)하는 조작을 설명하기 위한 개념도이다.

도 16을 참조하면, 메인 메모리에는, 어드레스 M0∼M13이 있고, 캐쉬 메모리에는, 어드레스 C0∼C4가 있다. 여기서, 캐쉬 메모리의 어드레스 C0∼C4의 하나에 저장 가능한 데이터량은, 메인 메모리의 어드레스 M0∼M13 중 하나에 저장 가능한 데이터량과 동등한 것으로 한다.

메인 메모리의 어드레스 M0∼M13에 저장되어 있는 데이터를 순차적으로 판독하고, CPU에서 데이터의 수정을 행하여 다시 메인 메모리의 어드레스 M0∼M13에 라이트 백하는 경우의 동작을 설명한다.

우선 단계 S1에 있어서, 메인 메모리의 어드레스 M0에 저장되어 있는 데이터는, 캐쉬 메모리의 어드레스 CO에 복사되고, CPU에 판독된다. 그리고, CPU는 수정한 데이터를 출력한다. 통상은, 수정된 데이터는 일단 캐쉬 메모리에 취입된다.그리고, 캐쉬 메모리의 공백 영역이 없어진 경우에, 캐쉬 메모리에 취입되고 있던 데이터가 메인 메모리에 전송된다. 따라서, 현 시점에서는, 수정 후의 데이터는 캐쉬 메모리의 어드레스 CO에 유지되어 있고, 아직 메인 메모리에는 전송되어 있지 않다.

계속해서, 단계 S2∼S5에 있어서, 메인 메모리의 어드레스 M1∼M4의 데이터도 마찬가지로, 캐쉬 메모리의 어드레스 C1∼C4에 각각 복사되고, CPU에 의해서 각각 캐쉬 메모리에 수정 후의 데이터가 출력되어, 캐쉬 메모리의 어드레스 C1∼C4의 유지 데이터가 재기입된다.

이 시점에서, 캐쉬 메모리는 공백 영역이 존재하지 않는 상태로 된다. 따라서, 이후의 처리는, 수정한 데이터를 메인 메모리에 라이트 백하는 처리가 행해진 후 메인 메모리로부터 캐쉬 메모리에 데이터의 판독이 행해지게 된다.

계속해서, 단계 S6에 있어서, 캐쉬 메모리의 어드레스 C0에 저장되어 있는 수정 후의 데이터를 메인 메모리의 어드레스 M0에 라이트 백을 실행하고 나서 단계 S7에서 메인 메모리의 어드레스 M5에 유지되어 있는 데이터가 캐쉬 메모리의 어드레스 CO에 판독된다.

계속해서, 단계 S8에 있어서, 캐쉬 메모리의 어드레스 C1에 저장된 데이터를 메인 메모리의 어드레스 M1에 라이트 백하고 나서, 단계 S9에 있어서 메인 메모리의 어드레스 M6에 유지되어 있는 데이터가 캐쉬 메모리의 어드레스 C1에 판독된다.

이후, 캐쉬 메모리로부터 메인 메모리로의 데이터의 라이트 백과, 메인 메모리로부터 캐쉬 메모리로의 데이터의 판독과 마찬가지로 진행한다. 이러한 경우,메인 메모리에 있어서는, 일정의 어드레스만큼 떨어진 각각 연속하는 판독 어드레스, 기입 어드레스에 대해 데이터 판독과 데이터 기입이 교대로 실행된다.

도 17은 종래의 반도체 기억 장치의 개략 구성을 도시하는 도면이다.

도 17을 참조하면, 반도체 기억 장치(511)는 컴퓨터 시스템 등에 탑재된 메모리 제어 장치(519)로부터 제어 신호 CS, RAS, CAS, WE 및 어드레스 신호 ADR, 뱅크 어드레스 신호 BANK를 수신하여 데이터 DATA의 교환을 실행한다.

반도체 기억 장치는 제어 신호 CS, RAS, CAS, WE 및 어드레스 신호 ADR, 뱅크 어드레스 신호 BANK를 수신하여 로우 어드레스 RA 및 컬럼 어드레스 CA를 출력함과 동시에 데이터 DATA에 따라 데이터 입력 신호 DIN을 출력하거나, 또는 판독된 데이터 출력 신호 DOUT에 따라 메모리 제어 장치(519)에 데이터 DATA를 출력하는 제어 회로(512)와, 로우 디코더(513)와, 칼럼 디코더(514)와 증폭 회로대(516)와 메모리 셀 어레이(517)를 구비한다.

로우 디코더(513)는 복수인 워드선 WL중 1개를 외부로부터 지정된 로우 어드레스 RA에 따라 활성화 상태로 한다. 또한, 컬럼 디코더(514)는 복수인 컬럼 선택선 CSL중 1개를 외부로부터 지정된 컬럼 어드레스 CA에 따라 활성화 상태로 한다. 그리고, 활성화 상태로 된 워드선 WL 및 컬럼 선택선 CSL의 교점에 위치하는 메모리 셀이 메모리 셀 어레이 중에서 선택된다.

액티브 커맨드 ACT와 함께 워드선을 지정하는 어드레스 신호 ADR가 인가되고, 이 어드레스 신호 ADR는 로우 어드레스 RA로서 인식된다. 리드 커맨드 RD 혹은 라이트 커맨드 WRT와 함께 컬럼 선택선을 지정하는 어드레스 신호 ADR가 인가되며, 이 어드레스 신호 ADR는 컬럼 어드레스 CA로서 인식된다. 리드 커맨드 RD 및 라이트 커맨드 WRT는 각각 지정된 어드레스의 메모리 셀에 대해 판독, 기입의 동작을 지시한다.

도 18은 도 17에 있어서의 종래의 메모리 셀 어레이(517)의 구성을 나타낸 회로도이다.

도 18을 참조하면, 메모리 셀 Cell00∼cell21의 각각은, 일정 전위의 셀 플레이트 전위 Vcp에 한쪽 단부가 결합되는 캐패시터와, 캐패시터의 다른쪽 단부에 접속되는 트랜지스터로 구성된다. 트랜지스터는 워드선 WL에 의해서 제어되고 그 다른쪽 단부는 비트선 BL 또는 비트선 /BL에 접속된다. 비트선 BL, /BL로 이루어지는 비트선쌍에 대응하여 센스 앰프(24, 44)가 마련되고, 또한 비트선쌍에 대응하여 신호 BLEQ에 따라 비트선 BL과 비트선/BL을 동일한 전위로 등화하는 트랜지스터(22, 42)가 마련되어 있다. 또한, 비트선 BL, /BL은 컬럼 선택선 CSL0, CSL1에 따라 각각 제어되는 선택 게이트(26, 56)를 거쳐서 각각 국부 IO선 LIO, /LIO에 접속되어 있다.

국부 IO선 LIO, /LIO는 신호 IOSW0에 의해서 도통 상태로 되는 게이트 회로(60)에 의해서 전역 IO선 GIO, /GIO에 각각 접속된다.

전역 IO선 GIO, /GIO에는, 리드 앰프(64) 및 기입 데이터 드라이브 회로(62)가 접속되어 있다. 리드 앰프(64)는 전역 IO선 GIO, /GlO의 전위를 증폭하여 신호 DOUT를 출력한다. 또한, 기입 데이터 드라이브 회로(62)는 데이터 입력 신호 DIN에 따라 전역 IO선 GIO, /GIO를 상보적으로 구동하는 기능을 갖는다.

다시 도 16을 참조하면, 현재, 캐쉬 메모리를 갖는 컴퓨터상에서, 메인 메모리의 어드레스 M4로부터 캐쉬 메모리의 어드레스 C4로 데이터의 판독이 행해지고 (S5), 판독한 데이터의 수정을 CPU가 실행하며, 수정 후의 데이터를 캐쉬 메모리가 일단 유지한다. 그 후, 캐쉬 메모리의 어드레스 C0로부터 메인 메모리의 어드레스 M0로 데이터를 라이트 백하는 것이 실행된 후에(S6), 메인 메모리의 어드레스 M5로부터, 캐쉬 메모리의 어드레스 C0에 데이터 판독이 행해지는 경우(S7)를 생각한다.

도 19는 동기형 반도체 기억 장치(SDRAM)를 사용한 메인 메모리에 대해 액세스를 실행하는 경우를 설명하기 위한 동작 파형도이다.

도 16의 메인 메모리의 어드레스 M0, M4, M5는, 도 19에 있어서는, 각각 (로우 어드레스 RA, 컬럼 어드레스 CA) = (000, 000), (001, O00), (001, O01)에 상당하는 것으로 한다. 그리고, 뱅크 어드레스 BANK는 모두 0이었다고 가정한다. 또한, 어드레스 M0, M4, M5는, 도 18에 있어서는, 각각 메모리 셀 Cell00, Cell10, Cell11에 대응한다.

도 19를 참조하면, 시간 T1에는, 커맨드 ACT 및 어드레스(001)가 입력되고, 신호 BLEQ는 L 레벨로 하강하여, 비트선쌍의 등화가 해제된다. 그리고, 워드선 WL1은 H 레벨로 된다.

그러면, 도 18의 메모리 셀 Cell10, Cell11이 선택되고, 이들 메모리 셀이 유지하고 있던 데이터가 비트선 BL에 전달된다. 그리고, 센스 앰프 활성화 신호 S0이 H 레벨로 상승하여, 비트선쌍의 전위차를 증폭한다. 메모리 셀 Cell10, cell11의 유지 데이터가 각각 "H", "L"인 경우에는, 비트선 BL0은 H 레벨로 되고,비트선 BL1은 L 레벨로 된다. 파형도에는 도시하고 있지는 않지만, 비트선 /BL은 비트선 BL과 상보의 값을 취한다.

시각 T2에 있어서, 리드 커맨드 RD 및 어드레스 "000"이 입력된다. 그러면, 컬럼 선택선 CSL0이 선택된다. 게이트 회로(26)의 트랜지스터가 도통 상태로 되고, 이 트랜지스터를 거쳐서 비트선 BL0의 전위가 전달되어 국부 IO선 LIO는 H 레벨로 된다. 계속해서, 신호 IOSW0가 H 레벨로 되어, 게이트 회로(60)의 트랜지스터가 도통 상태로 되고, 이 도통 상태의 트랜지스터를 거쳐서 전역 IO선 GIO가 H 레벨로 된다. 계속해서 리드 앰프(64)가 이것을 증폭하여 데이터 출력 신호 DOUT가 H 레벨로 된다.

이 후, 캐쉬 메모리의 데이터는 재기입되지만, 재기입된 데이터는 아직 메인 메모리에는 전송되지 않는다.

시각 T3에 있어서, 프리차지 커맨드 PRE가 입력된다. 그러면, 워드선 WL1의 전위는 L 레벨로 되어, 메모리 셀은 비트선으로부터 분리된다. 그 후, 신호 BLEQ가 H 레벨로 되고, 센스 앰프 활성화 신호 S0이 L 레벨로 되어, 센스 앰프가 비활성화되어 비트선쌍은 등화된다.

계속해서 시각 T4에 있어서, 액티브 커맨드 ACT 및 어드레스 "000"가 입력된다. 그러면, 신호 BLEQ가 L 레벨로 되어, 비트선쌍의 등화가 해제된다. 그리고 워드선 WL0이 활성화된다. 그러면, 메모리 셀 CellOO, CellO1이 선택된다. 이들 메모리 셀이 유지하고 있는 데이터가 대응하는 비트선쌍에 각각 전해진 후, 센스 앰프가 동작한다. 그리고, 메모리 셀의 유지 데이터에 대응하여 비트선 BL0, BL1은 각각 L 레벨, H 레벨로 된다.

시각 T5에 있어서는, 캐쉬 메모리의 어드레스 C0의 데이터를 메모리 셀 Cell00에 라이트 백하기 위해서, 라이트 커맨드 WRT 및 어드레스 "000" 및 데이터 DATA로서 H 레벨의 신호가 입력된다.

그러면, 데이터 입력 신호 DIN이 H 레벨이 되고, 따라서 전역 IO선 GIO는 H 레벨로 된다. 계속해서 신호 IOSW0가 H 레벨로 되고, 따라서 국부 IO선 LIO가 H 레벨로 된다. 또한, 컬럼 선택선 CSL0이 H 레벨로 되어 있기 때문에, 국부 IO선 LIO의 H 레벨이 데이터 비트선 BL0에 전달되어 메모리 셀 Cell00의 유지 데이터는 "H"로 재기입된다.

시각 T6에 있어서는, 프리차지 커맨드 PRE가 입력되어, 워드선 WL0이 비활성화된다. 그 후, 신호 BLEQ가 H 레벨, 센스 앰프 활성화 신호 S0가 L 레벨로 되고, 센스 앰프가 비활성화되어 비트선쌍은 등화된다.

시각 T7에는, 액티브 커맨드 ACT 및 어드레스 "001"이 입력되어, 신호 BLEQ가 L 레벨로 되고, 비트선쌍의 등화가 해제되어 워드선 WL1이 활성화된다.

시각 T8에 있어서, 리드 커맨드 RD 및 어드레스 "001"이 입력되어, 컬럼 선택선 CSL1이 활성화된다. 그러면, 게이트 회로(56) 중의 트랜지스터가 도통 상태로 되고, 트랜지스터를 거쳐서 비트선 BL1의 전위가 국부 IO선 LIO에 전달되어 국부 IO선 LIO의 전위는 L 레벨로 된다. 계속해서 신호 IOSW0가 H 레벨로 되고, 게이트 회로(60) 중의 트랜지스터를 거쳐서 전역 IO선 GIO가 L 레벨로 된다. 리드 앰프(64)가 이것을 증폭하여 데이터 출력 신호 DOUT로서 L 레벨이 출력된다.

이상 나타낸 바와 같이, 동일 뱅크의 상이한 워드선에 접속되는 메모리 셀에 대해 판독이나 기입을 실행하는 경우에는, 판독, 기입의 각 사이클에 대해 명령이 3개씩 필요하게 된다. 즉, 판독 사이클에 대해서는, 커맨드 ACT, RD, PRE가 필요하게 되고, 기입 사이클에 대해서는 커맨드 ACT, WRT, PRE가 필요하게 된다. 이 동작은 연속하는 어드레스로부터 판독을 반복하는 경우, 예를 들면 버스트 리드의 경우의 3배의 시간이 필요하고, 데이터의 실효 전송 레이트는 크게 저하하게 된다.

이와 같이, 종래의 구성의 SDRAM 등의 메인 메모리를 탑재한 컴퓨터에 있어서는, 캐쉬 메모리의 용량을 초과하는 매우 큰 데이터를 판독하고, 그것을 수정하며 라이트 백하는 조작을 실행하는 경우에는, 메인 메모리에 대한 실효 전송 레이트가 대단히 낮게 된다고 하는 문제점이 있었다.

본 발명의 목적은, 캐쉬 메모리의 용량을 초과하는 매우 큰 데이터를 판독하고, 그것을 수정하며 라이트 백하는 조작을 행하는 경우에도, 실효 전송 레이트가 저하하지 않는 메인 메모리에 적합한 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1의 반도체 기억 장치의 구성을 설명하기 위한 개략 블럭도,

도 2는 본 발명의 반도체 기억 장치를 메인 메모리로서 사용한 경우의 개략 동작을 설명하기 위한 동작 파형도,

도 3은 도 1에 있어서의 메모리 셀 어레이(7)의 구성을 설명하기 위한 회로도,

도 4는 각 커맨드 제어 신호로부터 칼럼 선택선 CSL, 래치 선택선 LSL을 활성화하는 구성을 설명하기 위한 회로도,

도 5는 도 1의 제어 회로(2)의 일부인 신호 발생 회로(112)의 구성을 나타낸 회로도,

도 6은 실시예 1의 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도,

도 7은 실시예 2에 있어서 이용되는 신호 발생 회로(142)의 구성을 나타내는 회로도,

도 8은 실시예 3의 반도체 기억 장치(181)의 구성을 나타낸 개략 블럭도,

도 9는 도 8에 있어서의 메모리 셀 어레이(187)의 구성을 나타낸 회로도,

도 10은 실시예 4의 반도체 기억 장치에 이용되는 메모리 셀 어레이 및 그 주변 회로의 구성을 나타낸 블럭도,

도 11은 도 10에 있어서의 IOSW 드라이버(240)의 구성을 나타낸 회로도,

도 12는 실시예 4의 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도,

도 13은 실시예 5에 있어서의 칼럼 디코더 및 래치 디코더의 제어를 실행하는 구성을 나타낸 회로도,

도 14는 실시예 5에 있어서의 신호 발생 회로(274)의 구성을 나타낸 회로도,

도 15는 실시예 5의 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도,

도 16은 데이터를 판독하고, 그리고 그것을 수정하며 라이트 백하는 조작을 설명하기 위한 개념도,

도 17은 종래의 반도체 기억 장치의 개략 구성을 도시하는 도면,

도 18은 도 17에 있어서의 종래의 메모리 셀 어레이(517)의 구성을 나타낸 회로도,

도 19는 동기형 반도체 기억 장치(SDRAM)를 사용한 메인 메모리에 대해 액세스를 실행하는 경우를 설명하기 위한 동작 파형도.

도면의 주요 부분에 대한 부호의 설명

1, 181 : 반도체 기억 장치 2, 182 : 제어 회로

3, 183, 224 : 로우 디코더 4, 184, 214 : 칼럼 디코더

5, 216 : 래치 디코더 6, 186 : 증폭 회로대

7, 187, 218 : 메모리 셀 어레이 9, 189 : 메모리 제어 장치

30, 50 : 래치 62 : 기입 데이터 드라이브 회로

64 : 리드 앰프 24, 44 : 센스 앰프

26, 56 : 선택 게이트 92 : 디코더 선택부

112, 142, 274 : 신호 발생 회로 212 : 행 선택 회로

220 : 입출력 선택 회로 222 : 블럭 디코더

252, 254 : 클럭 인버터 270 : 제어부

BL, /BL : 비트선 LL, /LL : 래치선

CSL : 칼럼 선택선 Cel100∼Cel121 : 메모리 셀

LSL : 래치 선택선 MA : 메모리 셀 어레이 블럭

MQ : 캐패시터 MT : 트랜지스터

SA : 센스 앰프대 WL∼WL100 : 워드선

본 발명은 요약하면, 반도체 기억 장치에 있어서, 복수의 메모리 셀과, 복수의 워드선과, 복수의 비트선쌍과, 복수의 센스 앰프와, 데이터선쌍과, 복수의 제 1 접속 회로와, 복수의 데이터 유지 회로와, 복수의 제 2 접속 회로를 구비한다.

복수의 메모리 셀은, 행렬 형상으로 배치된다. 복수의 워드선은, 복수의 메모리 셀의 행에 각각 대응하여 마련된다. 복수의 비트선쌍은, 복수의 메모리 셀의 열에 각각 대응하여 마련된다. 복수의 센스 앰프는, 복수의 비트선쌍에 대응하여 각각 마련된다. 데이터선쌍은, 복수의 비트선쌍에 공통으로 마련되어 외부와 기억 데이터의 교환을 실행한다. 복수의 제 1 접속 회로는, 인가된 열 어드레스에 따라 복수의 비트선쌍을 각각 선택적으로 데이터선쌍에 접속한다. 복수의 데이터 유지 회로는, 복수의 비트선쌍에 각각 대응하여 마련된다. 복수의 제 2 접속 회로는, 복수의 데이터 유지 회로를 각각 복수의 비트선쌍에 접속한다.

본 발명의 다른 측면에 따르면, 반도체 기억 장치에 있어서, 복수의 메모리 셀 어레이 블럭과, 블럭 디코드 회로와, 선택 회로를 구비한다.

각 메모리 셀 어레이 블럭은, 행렬 형상으로 배치되는 복수의 메모리 셀과, 복수의 메모리 셀의 행에 각각 대응하여 마련되는 복수의 워드선과, 복수의 메모리 셀의 열에 각각 대응하여 마련되는 복수의 비트선쌍과, 복수의 비트선쌍에 대응하여 각각 마련되는 복수의 센스 앰프와, 복수의 비트선쌍에 공통으로 마련되어 외부와 기억 데이터의 교환을 실행하기 위한 국부 데이터선쌍과, 열 어드레스에 따라 복수의 비트선쌍을 각각 선택적으로 국부 데이터선쌍에 접속하는 복수의 제 1 접속 회로와, 복수의 비트선쌍에 각각 대응하여 마련되는 복수의 데이터 유지 회로와, 복수의 데이터 유지 회로를 각각 복수의 비트선쌍에 접속하는 복수의 제 2 접속 회로를 포함한다.

블럭 디코드 회로는, 인가된 행 어드레스에 따라 복수의 메모리 셀 어레이 블럭의 어느 하나를 선택한다. 선택 회로는, 블럭 디코드 회로의 출력에 따라 복수의 메모리 셀 어레이 블럭 중의 어느 하나와 데이터의 교환을 실행한다.

선택 회로는, 복수의 메모리 셀 어레이 블럭에 공통하여 마련되는 전역 데이터선쌍과, 복수의 메모리 셀 어레이 블럭에 각각 대응하여 마련되어, 복수의 메모리 셀 어레이 블럭의 국부 데이터선쌍을 선택적으로 전역 데이터선쌍과 접속하는 복수의 스위치 회로와, 블럭 디코드 회로의 출력에 따라 복수의 스위치 회로의 어느 하나를 활성화하는 스위치 구동 회로를 포함한다.

스위치 구동 회로는, 블럭 디코드 회로의 출력을 유지하는 유지부를 갖는다.

따라서, 본 발명의 주요한 이점은, 행 선택 동작에 의해 판독된 메모리 셀의 데이터를 유지하는 데이터 유지 회로를 마련하기 때문에, 기입 어드레스와 판독 어드레스가 분리되어 있고 교대로 판독과 기입을 반복하는 경우에 판독 어드레스를 지정할 필요가 없고, 고속 동작이 가능하게 된다.

본 발명의 다른 이점은, 메모리 셀 어레이 블럭이 복수인 경우에, 데이터 유지 회로에 데이터를 유지시킨 메모리 셀 어레이 블럭의 정보가 유지되기 때문에, 행 어드레스에 의해 블럭 선택을 행하는 경우에 대해서도 어드레스 지정을 할 필요가 없고, 고속의 판독을 실행할 수 있는 것이다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(발명의 실시예)

이하에 있어서, 본 발명의 실시예에 대해 도면을 참조하여 상세하게 설명한다. 또, 도면중 동일 부호는 동일 또는 상당 부분을 나타낸다.

(실시예 1)

도 1은 본 발명의 실시예 1의 반도체 기억 장치의 구성을 설명하기 위한 개략 블럭도이다.

도 1을 참조하면, 반도체 기억 장치(1)는 컴퓨터 등에 탑재되는 메모리 제어 장치(9)로부터 제어 신호 CS, RAS, CAS, WE 및 Ax와, 어드레스 신호 ADR, 뱅크 어드레스 신호 BANK를 수신한다. 그리고, 반도체 기억 장치는 이에 따라 데이터 DATA를 메모리 제어 장치(9)와의 사이에서 교환한다.

반도체 기억 장치(1)는 제어 신호 CS, RAS, CAS, WE 및 Ax와 어드레스 신호 ADR, BANK에 따라 로우 어드레스 RA 및 컬럼 어드레스 CA를 출력하고, 메모리 셀 어레이에 대해 데이터 입력 신호 DIN을 출력하거나 또는 메모리 셀 어레이로부터 데이터 출력 신호 DOUT를 수신하는 제어 회로(2)와, 복수인 워드선 WL중으로부터 로우 어드레스 RA에 따라 1개를 활성화 상태로 하는 로우 디코더(3)와, 컬럼 어드레스 CA에 따라 복수인 컬럼 선택선 CSL 중의 1개를 활성화하는 칼럼 디코더(4)와, 컬럼 어드레스 CA에 따라 복수인 래치 선택선 LSL 중의 1개를 활성화하는 래치 디코더(5)와, 메모리 셀 어레이(7)와, 메모리 셀 어레이(7)와 제어 회로(2) 사이에서 데이터 교환을 중개하는 증폭 회로대(6)를 포함한다.

본 발명의 특징인 래치 선택선 LSL의 지정은 커맨드 LRD에 의해서 실행된다. 이 커맨드 LRD는 컬럼 어드레스 CA와 일대일로 대응하는 래치 선택선을 활성화한다. 래치 선택선 LSL은 워드선 WL을 지정하지 않고 선택할 수 있는 구성으로 되어있다.

도 2는 본 발명의 반도체 기억 장치를 메인 메모리로서 사용한 경우의 개략 동작을 설명하기 위한 동작 파형도이다.

도 2를 참조하면, 뱅크 "0"의 로우 어드레스 "001"에서 지정되는 영역으로부터 판독이 행해지고, 계속해서 뱅크 "O"의 로우 어드레스 "000"에서 지정되는 영역에 대해 기입이 실행되는 경우를 설명한다. 이 경우, 로우 어드레스로서, "001"을 입력하는 액티브 커맨드 ACT는, 시각 T1에서 입력되지만, 이 입력은 첫회만 필요하다.

시각 T5∼T7에 있어서, 두번째 이후에 판독 및 기입을 교대로 실행하는 경우에는, 판독은 로우 어드레스의 지정이 불필요한 래치 리드 커맨드 LRD에 의해서 판독이 행해진다. 또한, 라이트 커맨드 WRT에 대해서도 시각 T4에서 지정한 로우 어드레스가 계속해서 사용된다. 따라서, 시각 T5 이후에 일일이 로우 어드레스 지정을 실행할 필요가 없고, 라이트 커맨드 WRT와 래치 리드 커맨드 LRD는 연속하여 교대로 입력하는 것이 가능하다.

이와 같이, 본 발명에 따라 구성된 SDRAM에서는, 동일 뱅크의 서로 떨어진 어드레스에 대한 액세스를 연속하여 실행하더라도, 실효 전송 레이트가 저하하지는 않는다.

도 3은 도 1에 있어서의 메모리 셀 어레이(7)의 구성을 설명하기 위한 회로도이다.

도 3을 참조하면, 메모리 셀 어레이(7)는 행렬 형상으로 배치되는 메모리 셀 Cell00∼Cell21과, 메모리 셀 Cell00, Cell10이 접속되는 비트선 BLO과, 메모리 셀 Cell20이 접속되는 비트선 /BL0과, 메모리 셀 Cell01, Cell11이 접속되는 비트선 BL1과, 메모리 셀 Cell21이 접속되는 비트선 /BL1을 포함한다.

도 3에서는, 다수의 메모리 셀 중 대표적으로 6개의 메모리 셀이 도시된다. 메모리 셀 어레이(7)는, 또한 메모리 셀 Cell00, Cell01을 선택하기 위한 워드선 WL0과, 메모리 셀 Cell10, Cell11을 선택하기 위한 워드선 WL1과, 메모리 셀 Cell20, Cell21을 선택하기 위한 워드선 WL2을 포함한다. 메모리 셀 Cell00∼Cell21의 각각은, 한쪽 단부가 셀 플레이트 전위 Vcp에 결합되는 캐패시터 MQ와, 캐패시터 MQ의 다른쪽 단부와 비트선 사이에 접속되고 게이트가 워드선에 접속되는 트랜지스터 MT를 포함한다.

메모리 셀 어레이(7)는, 또한 신호 BLEQ에 따라 도통하여 비트선 BL0, BL1을 각각 비트선 /BLO, /BL1과 접속하는 트랜지스터(22, 42)와, 센스 앰프 활성화 신호 SO에 따라 활성화하여 비트선 BLO와 비트선 /BL0 사이에 발생한 전위차를 확대하는 센스 앰프(24)와, 센스 앰프 활성화 신호 S0에 따라 활성화하여 비트선 BL1과 비트선 /BL1 사이에 발생한 전위차를 확대하는 센스 앰프(44)와, 컬럼 선택선 CSL0의 활성화에 따라 비트선 BL0, /BL0을 각각 국부 IO선 LIO, /LIO에 접속하는 게이트 회로(26)와, 컬럼 선택선 CSL1의 활성화에 따라 비트선 BL1, /BL1을 각각 국부 IO선 LIO, /LIO에 접속하는 게이트 회로(56)를 포함한다.

게이트 회로(26)는 컬럼 선택선 CSLO에 게이트가 접속되고 비트선 BL0과 국부 IO선 LIO 사이에 접속되는 트랜지스터(70)와, 컬럼 선택선 CSL0에 게이트가 접속되어 비트선 /BL0과 국부 IO선 /LIO 사이에 접속되는 트랜지스터(72)를 포함한다. 또, 게이트 회로(56)는 게이트 회로(26)와 마찬가지의 구성을 갖고 있어 설명은 반복하지 않는다.

메모리 셀 어레이(7)는, 또한 비트선 BLO, /BLO로 이루어지는 비트선쌍에 대응하여 마련되는 래치(30)와, 비트선 BL1, /BL1로 이루어지는 비트선쌍에 대응하여 마련되는 래치(50)와, 신호 TG에 따라 활성화하여 비트선 BL0, /BL0을 래치(30)에 접속하는 게이트 회로(28)와, 신호 TG에 따라 활성화하여 비트선 BL1, /BL1을 래치(50)에 접속하는 게이트 회로(48)를 포함한다. 게이트 회로(28)는 비트선 BL0과 래치(30) 사이에 접속되고 게이트에 신호 TG를 받는 트랜지스터(68)와, 비트선 /BL0과 래치(30) 사이에 접속되고 게이트에 신호 TG를 받는 트랜지스터(66)를 포함한다. 또, 게이트 회로(48)는 게이트 회로(28)와 마찬가지의 구성을 갖고 있어 설명은 반복하지 않는다.

메모리 셀 어레이(7)는, 또한 서로 상보의 데이터를 전달하는 것에 의해 래치(30)에 데이터 유지시키기 위한 래치선 LL0, /LL0과, 래치(50)에 상보 데이터를 전달하는 것에 의해 데이터를 유지시키기 위한 래치선 LLl, /LL1을 포함한다.

메모리 셀 어레이(7)는, 또한 신호 LEQ에 따라 도통하여 래치선 LL0과 래치선 /LL0을 접속하는 트랜지스터(32)와, 신호 LEQ에 따라 도통하여 래치선 LL1과 래치선 /LL1을 접속하는 트랜지스터(52)를 포함한다.

메모리 셀 어레이(7)는, 또한 래치 선택선 LSL0에 따라 래치선 LL0, /LL0을각각 국부 IO선 LIO, /LIO에 접속하는 게이트 회로(34)와, 래치 선택선 LSL1에 따라 활성화하여 래치선 LL1, /LL1을 각각 국부 IO선 LIO, /LIO에 접속하는 게이트 회로(58)를 포함한다. 게이트 회로(34)는 래치선 LL과 국부 IO선 LIO 사이에 마련되고 게이트가 래치 선택선 LSL에 접속되는 트랜지스터(76)와, 래치선 /LL과 국부 IO선 /LIO 사이에 접속되고 게이트가 래치 선택선 LSL에 접속되는 트랜지스터(74)를 포함한다. 또, 게이트 회로(58)는 게이트 회로(34)와 마찬가지의 구성을 갖고 있기 때문에 설명은 반복하지 않는다.

메모리 셀 어레이(7)의 출구에는, 국부 IO선 LIO, /LIO를 신호 IOSW0에 따라 전역 IO선 GIO, /GIO에 각각 접속하는 게이트 회로(60)가 마련된다. 게이트 회로(60)는 게이트에 신호 IOSW0를 받고 국부 IO선 LIO와 전역 1O선 GIO 사이에 접속되는 트랜지스터(78)와, 게이트에 신호 IOSW0를 받아 국부 IO선 /LIO와 전역 IO선 /GIO 사이에 접속되는 트랜지스터(80)를 포함한다.

전역 IO선 GIO, /GIO에 전달된 데이터는, 리드 앰프(64)에 전달되어 증폭되고 데이터 출력 신호 DOUT로서 출력된다.

또한, 데이터 입력 신호 DIN을 받아 전역 IO선을 거쳐서 메모리 셀 어레이에 기입 데이터를 전달하기 위해서 기입 데이터 드라이브 회로(62)가 마련된다.

도 4는 각 커맨드 제어 신호로부터 컬럼 선택선 CSL, 래치 선택선 LSL을 활성화하는 구성을 설명하기 위한 회로도이다.

도 4를 참조하면, 칼럼 디코더(4) 및 래치 디코더(5)는 모두 컬럼 어드레스 CA를 받아 각각 컬럼 선택선 CSL, 래치 선택선 LSL의 선택 동작을 실행한다. 디코더 선택부(92)는 도 1에 있어서의 제어 회로(2)에 포함되는 제어 회로(2)의 일부분이다.

디코더 선택부(92)는 제어 신호 CS, RAS, CAS 및 WE를 받아 디코드하여 리드 커맨드를 검출하기 위한 게이트 회로(94)와, 제어 신호 Ax가 L 레벨에서 게이트 회로(94)가 출력하는 신호 READ가 H 레벨인 것을 검출하는 게이트 회로(96)와, 게이트 회로(96)의 출력을 반전하여 리드 커맨드 RD가 입력되었을 때에 H 레벨로 되는 신호를 컬럼 디코더(4)에 대해 출력하는 인버터(98)를 포함한다.

디코더 선택부(92)는, 또한 제어 신호 Ax와 게이트 회로(94)의 출력을 받는 NAND 회로(100)와, NAND 회로(100)의 출력을 받아 반전하여 래치 리드 커맨드 LRD가 입력되었을 때에 H 레벨로 되는 신호를 래치 디코더(5)에 대해 출력하는 인버터(102)를 포함한다.

즉, 디코더 선택부(92)는 제어 신호 CS, RAS, CAS, WE의 조합에 의해서 리드 커맨드가 입력된 경우에 있어서 제어 신호 Ax에 따라 칼럼 디코더(4)를 활성화시킬지 혹은 래치 디코더(5)를 활성화시킬지를 결정하는 회로이다.

도 5는 도 1의 제어 회로(2)의 일부인 신호 발생 회로(112)의 구성을 나타낸 회로도이다.

도 5를 참조하면, 신호 발생 회로(112)는 제어 신호 CS, RAS, CAS, WE를 받아 프리차지 커맨드 PRE를 검출하고 프리차지 커맨드 PRE의 입력시에 H 레벨을 출력하는 게이트 회로(114)와, 게이트 회로(114)의 출력을 받는 직렬로 접속된 인버터(116, 118, 120, 122 및 124)와, 인버터(118, 124)의 출력을 받는 NAND회로(126)와, NAND 회로(126)의 출력을 받아 반전 신호 TG를 출력하는 인버터(128)를 포함한다.

신호 발생 회로(112)는, 또한 게이트 회로(114)의 출력과 인버터(120)의 출력을 받는 NAND 회로(130)와, NAND 회로(130)의 출력을 받아 반전 신호 LEQ를 출력하는 인버터(132)와, 인버터(124)의 출력을 제 1 입력에 받아 신호 BLEQ를 출력하는 NAND 회로(134)와, 신호 BLEQ가 H 레벨에 있고, 또한 커맨드 ACT가 입력된 경우에 L 레벨을 출력하는 게이트 회로(136)를 포함한다. NAND 회로(134)의 제 2 입력에는 게이트 회로(136)의 출력이 인가된다.

신호 TG, LEQ는 프리차지 커맨드 PRE에 동기하여 발생하고 있다. 따라서, 신호 TG, LEQ는 프리차지 커맨드 PRE를 검출하는 게이트 회로(114)로부터 인버터(116∼124)에 의해 지연된 신호로부터 발생시킬 수 있다. 신호 TG, LEQ는 모두 원샷 펄스를 위해, 3 단의 기수단 인버터분의 위상을 시프트시킨 프리차지 검출 신호의 지연 신호를 입력으로 하는 NAND 회로(126, 130)에 의해서 생성될 수 있다.

프리차지 커맨드 PRE를 게이트 회로(114)가 검출하면, 게이트 회로(114)의 출력 노드는 우선 H 레벨로 된다. 이 때 나중에 프리차지 커맨드가 전달되는 인버터(120)의 출력 노드는 신호가 전달되어 올 때까지의 H 레벨이다. 즉, NAND 회로(130)의 2개의 입력이 일시적으로 모두 H 레벨로 되기 때문에, NAND 회로(130)의 출력은 L 레벨로 된다. 이 L 레벨의 출력은 3 단분의 인버터 지연 시간 후에 H 레벨에 되돌아간다. 인버터(132)에 의해서 NAND 회로(130)의 출력을 반전시켜 신호 LEQ가 얻어진다.

마찬가지로, 인버터(118)의 출력과 인버터(124)의 출력에 프리차지 커맨드의 검출 결과가 전달되는 시간 차이에 따른 펄스폭의 신호 TG가 NAND 회로(126)와 인버터(128)에 의해서 얻어진다. 신호 TG, LEQ의 펄스폭을 넓히기 위해서, NAND 회로의 입력에 안가되는 인버터의 단 수의 차이를 5단, 7단 등으로 넓히는 것도 가능하다.

또, 신호 LEQ는 신호 TG보다도 빠르게 개시할 필요가 있고, 게이트 회로(114)의 출력과 게이트 회로(114)로부터 세어서 3 단째의 인버터의 출력이 신호 LEQ를 출력하기 위한 NAND 회로(130)에 인가되고 있다. 또한, 신호 TG를 신호 LEQ보다도 늦게 하기 위해, 게이트 회로(114)로부터 세어서 2 단째와 5 단째의 인버터의 입력이 NAND 회로(126)에 인가되고 있다.

도 6은 실시예 1의 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도이다.

도 6을 참조하면, 시각 T1에 있어서 액티브 커맨드 ACT 및 어드레스 "001"가 입력되고, 이에 따라 신호 BLEQ가 L 레벨로 하강하고, 비트선쌍의 등화가 해제되어 그 후 워드선 WL1이 H 레벨로 활성화된다.

워드선 WL1에 의해서 선택된 메모리 셀 Cell10, Celll1이 유지하고 있던 데이터가 비트선에 전해지고, 그리고 센스 앰프 활성화 신호 SO가 H 레벨로 되어, 비트선쌍에 발생한 미소한 전위차를 증폭한다. 그 결과 비트선 BL0은 H 레벨로 되고, 비트선 BL1은 L 레벨로 된다. 파형 도면에는 표기하지 않고 있지만, 비트선/BL은 비트선 BL과 상보의 값을 취한다.

시각 T2에는, 리드 커맨드 RD 및 어드레스 "000"이 입력되고, 컬럼 선택선 CSL0이 선택된다. 따라서 게이트 회로(26)에 의해서 비트선 BL0의 값이 국부 IO선 LIO에 전달되어 국부 IO선 LIO의 전위는 H 레벨로 된다.

그리고 신호 IOSW0가 H 레벨로 되어, 게이트 회로(60)에 포함되는 트랜지스터를 거쳐서 전역 IO선 GIO가 H 레벨로 된다. 그리고 리드 앰프(64)가 이것을 증폭하여 데이터 출력 신호 DOUT는 H 레벨로 된다.

시각 T3에 있어서, 프리차지 커맨드 PRE가 입력된다. 따라서 워드선 WL1이 비선택 상태로 되고, 동시에 래치(30, 50)으로의 데이터의 전송이 행해진다. 우선, 일정 기간 신호 LEQ가 H 레벨로 되고, 래치선쌍 LL, /LL은 등화되어, 래치(30, 50)는 이전에 유지하고 있던 데이터를 소실한다.

그 후, 신호 TG가 일정 기간 H 레벨로 되고, 래치선쌍 LL, /LL에 비트선쌍 BL, /BL의 값이 복사된다. 그 결과, 래치선 LL0은 H 레벨로 되고, 래치선 LL1은 L 레벨로 된다. 도시하지는 않지만, 래치선 /LL은 래치선 LL과 상보의 값을 취한다.

계속해서, 신호 BLEQ가 H 레벨로 되고, 센스 앰프 활성화 신호 S0가 L 레벨로 된다. 그러면, 센스 앰프(24, 44)는 비활성화되어, 비트선쌍은 등화된다.

시각 T4에 있어서, 액티브 커맨드 ACT 및 어드레스 "000"가 입력된다. 따라서 신호 BLEQ는 L 레벨로 되고, 비트선쌍의 등화가 해제되어 워드선 WL0이 선택된다. 워드선 WL0에 의해서 선택된 메모리 셀 Cell00, Cell01의 데이터가 비트선 BL0, BL1에 각각 전달된 후에 센스 앰프(24, 44)가 활성화되고, 그리고 비트선 BL0은 L 레벨로 되고, 비트선 BL1은 H 레벨로 된다.

시각 T5에 있어서, 라이트 커맨드 WRT 및 어드레스 "000"가 입력되고, 동시에 기록 데이터로서 "H"가 입력된다. 그러면 데이터 입력 신호 DIN은 H 레벨로 상승하고, 이에 따라 전역 IO선 GIO는 H 레벨로 된다. 신호 IOSW가 H 레벨로 되어 있기 때문에, 전역 IO선 GIO의 전위가 국부 IO선 LIO에 전달되어 국부 IO선 LIO의 전위는 H 레벨로 된다. 컬럼 선택선 CSL0은 그 전위가 H 레벨로 설정되기 때문에, 비트선 BL0에 데이터가 전달되어 그 전위가 H 레벨로 되고, 그리고 메모리 셀 Cell00의 유지 데이터는 "H"로 재기입된다.

시각 T6에 있어서, 래치 리드 커맨드 LRD 및 어드레스 "001"가 입력된다. 따라서 래치 선택선 LSL1의 전위는 H 레벨로 되고, 트랜지스터를 거쳐서 래치선 LL1의 전위가 국부 IO선 LIO에 전달되어 국부 IO선 LIO의 전위는 L 레벨로 된다. 그리고 신호 IOSW0가 H 레벨로 되어 있기 때문에, 국부 IO선 LIO는 전역 IO선 GIO과 접속되어 전역 IO선 GIO의 전위는 L 레벨로 된다. 따라서 리드 앰프(64)는 데이터 출력 신호 DOUT로서 L 레벨을 출력한다.

시각 T7에 있어서는, 라이트 커맨드 WRT 및 어드레스 "001"과 기입 데이터로서 "L"가 입력된다. 그러면 데이터 입력 신호 DIN이 L 레벨로 되기 때문에, 따라서 전역 IO선 GIO는 L 레벨로 된다. 그리고 신호 IOSW0가 H 레벨로 되는 것에 따라 국부 IO선 LIO에 데이터가 전달되고 국부 IO선 LIO의 전위는 L 레벨로 된다. 컬럼 선택선 CSL1이 선택되어 전위가 H 레벨로 되고, 국부 IO선의 데이터는 비트선 BL1에 전달되어 비트선 BL1의 전위는 L 레벨이 되고, 그리고 메모리 셀 Cell01의유지 데이터는 "L"로 재기입된다.

또, 실시예 1에서는, SDRAM을 예로 들고 있기 때문에, 신호 TG, LEQ를 도 5의 게이트 회로(114)가 받고 있는 제어 신호 CS, RAS, CAS, WE의 조합을 바탕으로 발생시키고 있지만, 다른 메모리 장치에도 본 발명을 적용하는 것은 가능하다. 그 경우에는, 메모리 셀로부터 판독한 데이터를 유지하고 있는 비트선쌍을 초기 상태로 되돌리는 타이밍 직전에, 신호 LEQ, TG를 활성화하는 별도의 제어 방법을 이용하게 된다. 또한, 본 실시예 1에서는, 데이터의 버스트 길이는 1인 경우에 대해 설명하였지만, 그 이외의 버스트 길이를 이용하는 경우에도 전적으로 마찬가지의 고속 판독 기입이 가능하다.

이상 설명한 바와 같이, 본 실시예 1의 반도체 기억 장치에 있어서는, 소정의 일정한 어드레스만큼 떨어진 부분에 교대로 액세스하는 경우에도, 기본적으로 1 동작은 1 명령으로 안료하기 때문에, 실효 전송 레이트를 높게 유지하는 것이 가능해진다.

(실시예 2)

실시예 1에서는, 프리차지 커맨드 PRE가 입력된 경우에, 활성화되어 있는 워드선에 접속되어 있는 메모리 셀의 데이터가 무조건적으로 래치에 전송된다.

그러나, 실제로는, 퍼스널 컴퓨터에 있어서는 인터럽트 처리 등에 의해 애플리케이션의 동작과는 무관하게 프리차지 커맨드 PRE가 입력되는 경우가 적지 않다. 가장 단적인 예는 SDRAM의 리프레쉬 동작이다.

용량 소자를 메모리 셀로서 이용하고 있는 SDRAM에서는, 정기적으로 리프레시 동작을 실행하지 않으면, 리크에 의해 유지 데이터가 소실되게 된다. 이 리프레시 동작을 개시하기 이전에는, SDRAM, 전체 뱅크에 대해 프리차지 커맨드 PRE를 실행하여 활성화하고 있는 워드선을 비활성화할 필요가 있다. 그러나, 실제로는, 리프레시 동작을 실행한 후에는, 그때까지의 동작을 반복하여 계속할 뿐이며, 다시 래치로 데이터를 전송하기 위해서 커맨드 ACT, RD, PRE를 사용하는 것은 쓸데없는 처리로 된다.

이 문제를 해결하기 위해서, 실시예 2에 있어서는, 래치로의 데이터 전송을 외부적으로 제어하는 수단을 새롭게 마련하고 있다.

도 7은 실시예 2에서 이용되는 신호 발생 회로(142)의 구성을 나타내는 회로도이다.

신호 발생 회로(142)는 도 5에 나타낸 신호 발생 회로(112)의 구성에 있어서, NAND 회로(126) 대신에 NAND 회로(146)를 포함하며, NAND 회로(130) 대신에 NAND 회로(150)를 포함하는 점이, 도 5에 나타낸 신호 발생 회로(112)와 상이하다. NAND 회로(146)는 인버터(118, 124)의 출력 및 제어 신호 Ax를 입력에 받는다. 또한, NAND 회로(150)는 게이트 회로(114)의 출력, 인버터(120)의 출력에 부가하여 제어 신호 Ax를 받는다. 따라서, 이러한 구성으로 하면, 신호 LEQ, TG가 발생하는 것은 프리차지 커맨드 PRE의 입력시에 제어 신호 Ax를 H 레벨로 하고 있을 때뿐이다.

즉, 비트선쌍으로부터 래치에 데이터를 전송할지 여부를 프리차지 커맨드,PRE의 입력시의 제어 신호 Ax의 레벨을 이용하여 외부로부터 제어하는 것이 가능해진다.

이상과 같은 구성으로 함으로써 래치로의 데이터의 데이터 전송을 외부적으로 제어하는 것이 가능하게 된다. 따라서, 리프레시 동작 등을 행하는 경우에 래치의 유지 데이터를 소실하는 것이 적절하지 않다고 메모리 콘트롤러에서 판단할 수 있는 경우에는, 쓸데없는 데이터의 재전송 처리가 불필요하게 되고, 실효 전송 레이트를 실시예 1의 경우보다도 더욱 고속으로 유지하는 것이 가능해진다.

(실시예 3)

실시예 1 및 실시예 2에서 나타낸 구성에 있어서는, 칼럼 디코더와 래치 디코더가 마련되어 있다. 그리고, 메모리 셀 어레이내에는, 칼럼 디코더가 열 선택을 실행하기 위한 칼럼 선택선 CSL과 래치 디코더가 각 메모리 셀 열에 대응하여 마련한 래치를 선택하기 위한 래치 선택선 LSL의 두 가지의 배선이 마련되어 있다. 일반적으로, 큰 기억 용량을 적은 칩 면적으로 실현하기 때문에 메모리 셀 어레이내는 치수 조건이 엄격하다. 따라서, 메모리 셀 어레이내에서는 쓸데없는 배선은 방지하여, 메모리 셀 어레이 면적의 증대를 방지해야 한다.

도 8은 실시예 3의 반도체 기억 장치(181)의 구성을 나타낸 개략 블럭도이다.

도 8을 참조하면, 반도체 기억 장치(181)는 컴퓨터 등에 탑재되는 메모리 제어 장치(189)로부터 제어 신호 CS, RAS, CAS, WE 및 Ax와, 어드레스 신호 ADR, 뱅크 어드레스 신호 BANK를 받는다. 그리고, 반도체 기억 장치(181)는 이에 따라 데이터 DATA를 메모리 제어 장치(189)와의 사이에서 교환한다.

반도체 기억 장치(181)는 제어 신호 CS, RAS, CAS, WE 및 Ax와 어드레스 신호 ADR, BANK에 따라 로우 어드레스 RA 및 칼럼 어드레스 CA를 출력하고, 메모리 셀 어레이에 대해 데이터 입력 신호 DIN을 출력하거나 또는 메모리 셀 어레이로부터 데이터 출력 신호 DOUT를 받는 제어 회로(182)와, 복수의 워드선 WL 중에서 로우 어드레스 RA에 따라 1개를 활성화 상태로 하는 로우 디코더(183)와, 칼럼 어드레스 CA에 따라 복수의 칼럼 선택선 CSL 중의 1개를 활성화하는 칼럼 디코더(184)와, 메모리 셀 어레이(187)와, 메모리 셀 어레이(187)와 제어 회로(182) 사이에서 데이터 교환을 중개하는 증폭 회로대(186)를 포함한다.

도 9는 도 8에 있어서의 메모리 셀 어레이(187)의 구성을 나타낸 회로도이다.

도 9를 참조하면, 도 3에 도시한 메모리 셀 어레이(7)의 구성에 부가하여, 칼럼 선택선 CSL0의 전위와 내부 제어 신호 IAx를 입력에 받는 게이트 회로(192, 194)와, 칼럼 선택선 CSL1의 전위와 내부 제어 신호 IAx를 입력에 받는 게이트 회로(196, 198)를 더 포함하는 점이 도 3에 나타낸 메모리 셀 어레이(7)의 구성과 상이하다. 또한, 메모리 셀 어레이(7)에 있어서 마련되어 있던 래치 선택선 LSL0, LSL1은 메모리 셀 어레이(187)에 있어서는 마련되어 있지 않다.

게이트 회로(192)는 칼럼 선택선 CSL0이 H 레벨로 활성화되고, 또한 내부 제어 신호 IAx가 L 레벨인 때에 신호 NS0를 H 레벨로 활성화한다. 다른 경우에는 신호 NS0는 L 레벨로 설정된다. 신호 NS0는 게이트 회로(26)에 인가되고 있고, 신호 NS0가 활성화되면 게이트 회로(26)는 비트선 BL0, /BL0을 국부 IO선 LIO, /LIO에 접속한다.

게이트 회로(194)는 칼럼 선택선 CSL0의 전위가 H 레벨이며, 또한 내부 제어 신호 IAx가 H 레벨인 때에 신호 LS0를 H 레벨로 활성화한다. 다른 경우에는 신호 LS0는 L 레벨로 설정된다. 신호 LS0는 게이트 회로(34)에 인가되고 있고, 신호 LS0이 활성화되면, 게이트 회로(34)는 래치선 LL0, /LL0을 각각 국부 IO선 LIO, /LIO에 접속한다.

게이트 회로(196)는 칼럼 선택선 CSL1이 H 레벨로 활성화되고, 또한 내부 제어 신호 IAx가 L 레벨인 때에 신호 NS1를 H 레벨로 활성화한다. 다른 경우에는 신호 NS1는 L 레벨로 설정된다. 신호 NS1는 게이트 회로(56)에 인가되고 있고, 신호 NS1가 활성화되면 게이트 회로(56)는 비트선 BLl, /BL1을 각각 국부 IO선 LIO, /LIO에 접속한다.

게이트 회로(198)는 칼럼 선택선 CSL1의 전위가 H 레벨이며, 또한 내부 제어 신호 IAx가 H 레벨인 때에 신호 LS1를 H 레벨로 활성화한다. 다른 경우에는 신호 LS1은 L 레벨로 설정된다. 신호 LS1은 게이트 회로(58)에 인가되고 있고, 신호 LS1이 활성화되면, 게이트 회로(58)는 래치선 LL1, /LL1을 각각 국부 IO선 LIO, /LIO에 접속한다.

메모리 셀 어레이(187)의 다른 부분의 구성은 도 3에서 설명한 메모리 셀 어레이(7)와 마찬가지이므로 설명은 반복하지 않는다.

이상 설명한 바와 같이, 본 실시예에 있어서는, 각 메모리 셀 열에 대응하여 마련한 래치의 선택을 칼럼 디코더가 활성화하는 칼럼 선택선 및 래치 리드 커맨드에 대응하여 활성화되는 내부 제어 신호 IAx에 의해서 게이트 회로(192∼198)에서 선택한다. 따라서, 래치 디코더가 불필요하고, 메모리 셀 어레이내에 래치 선택선 LSL이 불필요하게 되기 때문에, 메모리 셀 어레이의 치수를 작게 하는 것이 가능하게 된다.

(실시예 4)

일반적으로, 반도체 기억 장치는 복수의 메모리 셀 어레이 블럭을 갖고, 이들중 하나를 선택하기 위해서는, 로우 어드레스의 일부분을 사용하는 것이 많다.

통상의 판독에서는, 로우 어드레스의 지정이 행해지기 위해서, 해당의 메모리 셀 행이 포함되는 블럭을 선택할 수 있다. 그러나, 각 열에 대응하는 래치를 마련한 경우에는, 실시예 1∼실시예 3에서 설명했던 바와 같은 래치로부터의 데이터의 판독 커맨드 입력시에는 로우 어드레스의 입력이 행해지지 않기 때문에, 직전에 선택한 워드선이 속해 있었던 블럭을 기록해 놓을 필요가 있다.

도 10은 실시예 4의 반도체 기억 장치에 이용되는 메모리 셀 어레이 및 그 주변 회로의 구성을 나타낸 블럭도이다.

도 10을 참조하면, 실시예 4의 반도체 장치에 있어서는, 메모리 셀 어레이(218)는 메모리 셀 어레이 블럭 MA#1∼MA#4와, 각 메모리 셀 어레이 블럭에 대응하여 센스 앰프대 SA#1∼SA#4를 포함한다. 메모리 셀 어레이(218)의 열 선택을 실행하기 위해서 칼럼 디코더(214)가 마련되고, 또한 열에 대응하여 마련되어 있는 래치를 선택하기 위한 래치 디코더(216)가 마련되어 있다.

메모리 셀 어레이의 행을 선택하는 행 선택 회로(212)는 로우 어드레스의 최상위로부터 수 비트를 받아 메모리 셀 어레이 블럭의 선택을 실행하는 블럭 선택 신호 BSO∼BS3를 출력하는 블럭 디코더(222)와, 각 메모리 셀 어레이 블럭 MA#1∼MA#4 각각에 대응하여 마련되는 로우 어드레스 RA를 받아 디코드하고, 행 선택을 실행하는 로우 디코더(224∼230)를 포함한다. 로우 디코더(224∼230)는 각각 블럭 선택 신호 BS0∼BS3에 의해 활성화된다.

메모리 셀 어레이(218)에 데이터의 교환을 실행하기 위한 입출력 선택 회로(220)는 블럭 선택 신호 BS0∼BS3에 따라 각각 활성화되는 IOSW 드라이버(240∼246)와, 신호 IOSW0∼IOSW3에 따라 센스 앰프대 SA#1∼SA#4로부터 판독되는 데이터를 전역 IO선 GIO, /GIO에 각각 전달하는 게이트 회로(232∼238)를 포함한다.

IOSW 드라이버(240∼246)는 모두 신호 BLEQ, 내부 제어 신호 IAx 및 스위치 구동 신호 IOSWD를 받는다.

도 11은 도 10에 있어서의 IOSW 드라이버(240)의 구성을 나타낸 회로도이다.

도 11을 참조하면, IOSW 드라이버(240)는 신호 BLEQ가 L 레벨인 때에 활성화되고, 블럭 선택 신호 BSi를 받아 반전하여 출력하는 클럭 인버터(252)와, 신호 BLEQ가 H 레벨인 때에 활성화되어 클럭 인버터(252)의 출력을 받아 반전하고, 노드 N12A에 출력하는 클럭 인버터(254)와, 스위치 구동 신호 IOSWD, 내부 제어 신호 IAx 및 노드 N12A의 전위를 받는 NAND 회로(256)를 포함한다.

IOSW 드라이버(240)는, 또한 내부 제어 신호 IAx가 L 레벨에 있고, 또한 블럭 선택 신호 BSi, 스위치 구동 신호 IOSWD가 모두 H 레벨인 때에 출력이 L 레벨로 되는 게이트 회로(258)를 포함한다. NAND 회로(256)의 출력은 노드 N12B에 인가되고, 게이트 회로(258)의 출력은 노드 N12C에 인가된다.

IOSW 드라이버(240)는, 또한 입력이 노드 N12B 및 노드 N12C에 접속되어, 신호 IOSWi를 출력하는 NAND 회로(260)를 포함한다.

즉, 클럭 인버터(252, 254)는 블럭 선택 신호를 일시적으로 유지하는 유지부를 구성하고 있다. 또한, NAND 회로(256, 260) 및 게이트 회로(258)는 현재 입력되고 있는 블럭 선택 신호와, 유지부가 유지하고 있는 블럭 선택 신호 중 어느 하나를 내부 제어 신호 IAx에 따라 출력한다.

또, 블럭 선택 신호 BSi는 도 10의 블럭 선택 신호 BS0에 대응하고, 신호 IOSWi는 신호 IOSWO에 대응한다.

도 10에 있어서의 IOSW 드라이버(242, 244, 246)는 도 11에서 나타낸 IOSW 드라이버(240)와 마찬가지의 구성을 갖고 있어 설명은 반복하지 않는다. 또, IOSW 드라이버(242)의 경우는 신호 BSi, IOSWi는 각각 신호 BS1, IOSW1에 대응하고, IOSW 드라이버(244)의 경우는 신호 BSi, IOSWi는 각각 신호 BS2, IOSW2에 대응하며, IOSW 드라이버(246)의 경우는 신호 BSi, IOSWi는 각각 신호 BS3, IOSW3에 대응한다.

도 12는 실시예 4의 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도이다.

도 12를 참조하면, 로우 어드레스 "000"에 대응하는 워드선은 블럭 0에 속하고, 로우 어드레스 "100"의 대응 워드선은 블럭 1에 속한다. 시각 T1에 있어서 액티브 커맨드 ACT가 입력된다. 로우 어드레스 "000"가 입력되고, 따라서 신호 BLEQ가 L 레벨로 되어, 워드선 WL100이 선택된다. 또한, 블럭 선택 신호 BS1가 L 레벨로부터 H 레벨로 상승한다.

시각 T2에 있어서 리드 커맨드 RD가 입력된다. 칼럼 어드레스 "000"가 입력되고, 따라서 스위치 구동 신호 IOSWD가 H 레벨로 활성화된다. 이 때, 내부 제어 신호 IAx는 L 레벨이며, 메모리 셀 어레이 블럭 MA#1에 대응한 IOSW 드라이버(242)내의 노드 N12C(1)가 L 레벨로 된다. 그 결과, 신호 IOSW1은 H 레벨로 된다.

시각 T3에 있어서, 프리차지 커맨드 PRE가 입력된다. 따라서 워드선 WL100의 전위는 L 레벨로 되고, 신호 BLEQ가 H 레벨로 된다. 클럭 인버터(254)의 작용에 의해, 신호 BLEQ가 L 레벨이었던 시점의 블럭 선택 신호 BSi의 값이 노드 N12Ai에 유지된다. 노드 N12A(1)의 전위는 H 레벨로 되고, 노드 N12A(0)의 전위는 L 레벨로 된다. 또, 노드 N12A(1), 노드 N12A(0)는 각각 IOSW 드라이버(242, 240)의 내부의 노드 N12A를 나타내고 있다. 프리차지 커맨드 PRE를 입력할 때에 로우 어드레스 "100"의 메모리 셀이 유지하고 있던 데이터는 래치로 전송된다.

시각 T4에 있어서, 다시 액티브 커맨드 ACT가 입력되어, 로우 어드레스 "000"가 입력된다. 따라서 워드선 WL0이 선택되어 그 전위가 H 레벨로 된다. 또한, 블럭 선택 신호 BS0이 H 레벨로 된다.

시각 T5에 있어서, 라이트 커맨드 WRT가 입력된다. 칼럼 어드레스 "000"이입력되어 메모리 셀에 대한 기입이 실행된다. 스위치 구동 신호 IOSWD는 H 레벨로 되고, 내부 제어 신호 IAx는 L 레벨이기 때문에, 노드 N12C(0)가 L 레벨로 된다. 그 결과, 신호 IOSW0이 H 레벨로 된다.

시각 T6에 있어서, 래치 리드 커맨드 LRD가 입력된다. 따라서 스위치 구동 신호 IOSWD가 H 레벨로 되고, 노드 N12B(1)가 L 레벨로 된다. 그 결과, 신호 IOSW1이 H 레벨로 된다. 이 동작에 의해서, 칼럼 어드레스 "O01"의 래치로부터 데이터의 판독이 행해진다.

시각 T7에 있어서, 라이트 커맨드 WRT가 입력된다. 따라서 스위치 구동 신호 IOSWD는 H 레벨로 된다. 이 때, 내부 제어 신호 IAx는 L 레벨이며 노드 N12C (0)의 전위는 L 레벨로 된다. 그 결과, 신호 IOSW0이 H 레벨로 된다. 그리고, 칼럼 어드레스 "001"의 메모리 셀로의 기입이 실행된다.

이상 설명한 바와 같이, 실시예 4의 반도체 기억 장치는 직전에 선택하고 있던 블럭을 기억해 놓을 수 있고, 로우 어드레스에 의해 블럭 선택을 실행하고 있는 구성의 메모리의 경우에 있어서도, 래치로부터의 고속 판독을 실행하는 것이 가능하게 된다.

(실시예 5)

실시예 1∼실시예 4에 있어서는, 래치 선택선 LSL은 판독 동작시에만 선택할 수 있었다. 래치에 데이터를 기입했다고 해도, 별도의 메모리 셀의 데이터를 래치에 전송할 때에, 이전 래치에 기입해 놓은 데이터가 소실되게 되기 때문에, 메모리셀 어레이의 외부로부터 데이터를 래치에 대해 기입하는 것을 의미하지 않는다.

그러나, 퍼스널 컴퓨터를 향한 용도에 있어서는, 실제로는 애플리케이션으로부터의 연속해서 판독/기입 동작과는 무관하게, 판독한 데이터에 대한 즉시의 재기입도 발생한다. 예를 들면, 오류 정정 기능(Error Correction)을 갖는 메모리 제어 장치의 동작이 이러한 경우에 대응한다.

오류 정정 기능을 갖는 시스템에서는, 메인 메모리는 데이터 비트에 부가하여 용장 비트를 기억하고 있다. 메모리 제어 장치는 데이터 비트와 용장 비트를 받아, 판독한 데이터의 오류를 검출하면, CPU에 정정 후의 데이터를 교환함과 동시에, 메인 메모리내의 잘못된 데이터가 유지되어 있는 어드레스에 올바른 데이터를 라이트 백한다.

실시예 5에 나타내는 반도체 기억 장치는 래치에 기입된 데이터를 1개의 워드선에 연결되는 메모리 셀 전체에 한 번의 조작으로 전송하는 기능을 마련함으로써 래치에 대해서도 기입 동작을 행할 수 있도록 한 것이다.

도 13은 실시예 5에 있어서의 칼럼 디코더 및 래치 디코더의 제어를 실행하는 구성을 나타낸 회로도이다.

도 13을 참조하면, 제어부(270)는, 예를 들면 도 1의 구성에 있어서는 제어 회로(2)중에 포함되는 부분이다.

제어부(270)는 제어 신호 CS, RAS, CAS에 따라 판독 및 기입의 커맨드를 검출하는 게이트 회로(272)와, 제어 신호 Ax가 L 레벨에 있고, 또한 게이트 회로(272)의 출력이 H 레벨인 때에 출력이 L 레벨로 되는 게이트 회로(96)와, 게이트 회로(96)의 출력을 반전하는 인버터(98)를 포함한다.

제어부(270)는, 또한 게이트 회로(272)의 출력과 제어 신호 Ax를 받는 NAND 회로(100)와, NAND 회로(100)의 출력을 반전하는 인버터(102)를 포함한다.

인버터(98)의 출력은 칼럼 디코더(4)를 활성화하고, 인버터(102)의 출력은 래치 디코더(5)를 활성화한다. 또, 게이트 회로(272)는 제어 신호 RAS가 H 레벨에 있고, 제어 신호 CS, CAS가 L 레벨인 때에 H 레벨을 출력하는 회로이다.

즉, 제어부(270)는 리드 커맨드 또는 래치 커맨드가 입력되었을 때에, 제어 신호 Ax에 따라 칼럼 디코더(4) 또는 래치 디코더(5)중의 어느 하나를 활성화하는 회로이다.

도 14는 실시예 5에 있어서의 신호 발생 회로(274)의 구성을 나타낸 회로도이다.

도 14를 참조하면, 신호 발생 회로(274)는 도 5에 나타낸 신호 발생 회로(112)의 구성에 있어서, NAND 회로(130, 126) 대신에 NAND 회로(276, 278)를 포함하고, 또한 액티브 커맨드를 검출하는 게이트 회로(280)와, 게이트 회로(280)의 출력을 받는 직렬로 접속된 인버터(282∼294)와, 인버터(284∼294)의 출력 및 제어 신호 Ax를 받는 NAND 회로(296)와, NAND 회로(296, 278)의 출력을 받는 NAND 회로(298)를 포함한다.

또, NAND 회로(278, 276)에는, 제어 신호 Ax가 입력된다. 또한, NAND 회로(298)는 신호 TG를 출력한다. 프리차지 커맨드를 검출하는 게이트 회로(114)를 검출하여 펄스를 발생하는 회로에 부가하여 액티브 커맨드를 검출하는 게이트회로(280)의 출력으로부터 펄스를 출력하는 회로 부분이 추가되고, 이들을 합성하는 게이트가 마련되어 있다. 또한, 비트선쌍의 부하 용량은 래치선쌍의 부하 용량보다도 크기 때문에, 신호 발생 회로(274)는 NAND 회로(296)가 발생하는 펄스의 폭이 NAND 회로(278)가 발생하는 펄스의 폭보다도 넓게 되도록 구성되어 있다.

도 15는 실시예 5의 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도이다.

도 15를 참조하면, 시각 T1에 있어서, 프리차지 커맨드 PRE가 입력된다. 이 때 제어 신호 Ax는 H 레벨로 설정된다. 따라서, 그때까지 선택되어 있던 워드선 WL1이 비활성화된다. 제어 신호 Ax가 H 레벨이기 때문에, 로우 어드레스 "O01"의 메모리 셀의 데이터가 대응하는 래치에 전송되어, 비트선 BL0의 값에 따라 래치선 LL0은 H 레벨로 된다.

시각 T2에 있어서, 액티브 커맨드 ACT가 입력된다. 따라서 워드선 WL0이 선택되고, 메모리 셀의 데이터가 비트선에 판독되어 비트선 BL0은 L 레벨로 된다.

시각 T3에 있어서, 라이트 커맨드 WRT가 입력된다. 외부로부터 H 레벨의 데이터 입력 신호 DIN을 입력했기 때문에, 비트선 BL0은 H 레벨로 변화된다. 이 조작에 의해, 로우 어드레스 "O00", 칼럼 어드레스 "O00"에 의해서 지정되는 메모리 셀에 데이터의 기입이 실행된다.

시각 T4에 있어서, 래치 리드 커맨드 LRD가 입력된다. 이 때 제어 신호 Ax는 H 레벨이기 때문에, 래치 선택선 LSL0이 활성화된다. 칼럼 어드레스 "000"의 래치가 유지하고 있던 데이터가 판독되어, 래치선 LL0은 H 레벨로 된다. 판독된데이터는 국부 IO선 LIO, 전역 IO선 GIO에 전달되어, 데이터 출력 신호 DOUT로서 H 레벨이 출력된다.

시각 T5에 있어서, 래치 라이트 커맨드 LWRT가 입력된다. 이 때, 제어 신호 Ax는 H 레벨이기 때문에, 래치 선택선 LSL0이 선택된다. 데이터가 판독된 후의 래치에 외부로부터 입력되는 데이터 입력 신호가 전달된다. 데이터 입력 신호 DIN은 L 레벨이며, 이 신호가 전역 IO선 GIO, 국부 IO선 LIO에 전달되고 래치선 LL0은 L 레벨로 하강된다. 칼럼 어드레스 "000"의 래치에는 데이터 "L"가 기입된다. 그 동안, 워드선 WL0은 선택된 그 대로의 상태를 유지할 수 있기 때문에, 계속해서 워드선 WL0에 연결되는 메모리 셀로의 액세스는 고속으로 실행할 수 있다.

시각 T6에 있어서, 프리차지 커맨드 PRE가 입력된다. 따라서 워드선 WL0은 비활성화되어, 센스 앰프 활성화 신호 S0이 L 레벨로 되기 때문에, 센스 앰프는 비활성화된다. 그리고, 신호 BLEQ가 H 레벨로 되어, 비트선쌍을 초기 상태의 중간 전위로 되돌린다. 이 때, 제어 신호 Ax는 L 레벨이기 때문에, 데이터의 전송은 실행되지 않는다. 만일, 제어 신호 Ax를 H 레벨로 설정하게 된 경우에는, 워드선 WL0에 접속되어 있는 메모리 셀의 데이터가 래치에 기입되게 되기 때문에, 시각 T5에 있어서 칼럼 어드레스 "000"에 기입한 값은 소실되게 된다. 또한, 데이터를 래치로부터 특정 워드선 연결되는 메모리 셀에 기입하는 경우에는, 비트선쌍을 프리차지된 초기 상태로 되돌려 놓아야 할 필요가 있기 때문에, 이미 활성화되어 있는 워드선은 일단 비활성화해야 한다.

시각 T7에 있어서, 커맨드 LACT가 입력된다. 신호 BLEQ가 L 레벨로 되고,비트선의 등화가 해제된다. 다음에, 신호 TG가 H 레벨로 되어, 래치선쌍의 데이터를 비트선쌍에 전달함과 동시에 워드선 WL1을 선택한다.

통상은, 이 때 워드선 WL1에 연결되어 있는 메모리 셀의 값에 따라 비트선쌍의 전위가 변화되고, 센스 앰프 활성화 신호 S0이 H 레벨로 된 때에 이 전위차를 센스 앰프에서 증폭함으로써 비트선쌍의 전위를 결정하고 있지만, 래치선쌍으로부터 공급되는 전하량은 메모리 셀의 전하량을 훨씬 상회하기 때문에, 비트선쌍은 래치에 축적되어 있는 데이터에 따라 변화되어 센스 앰프가 이것을 증폭하여 비트선쌍의 전위가 결정된다.

시각 T8에 있어서, 프리차지 커맨드 PRE가 입력된다. 워드선 WL1에 접속되어 있는 메모리 셀은 래치의 유지 데이터에 따라 재기입되고, 워드선 WL1을 비활성화함으로써 데이터의 전송이 완료한다.

이상 래치에 대한 기입 동작과 기입한 데이터의 메모리 셀로의 전송 방법을 상세하게 설명하였다.

이러한 구성으로 하는 것에 의해, 로우 어드레스의 조작을 실행하지 않고, 칼럼 선택선과 래치 선택선에 연결되는 셀에 임의의 판독과 기입을 실행할 수 있어, 실사용시의 데이터의 전송 레이트를 대단히 높게 유지하는 것이 가능하게 된다.

즉, 실시예 5에 있어서는, 메모리 셀 어레이의 외부로부터 래치에 대해서도 데이터의 기입을 실행할 수 있고, 또한 재기입된 래치의 데이터를 워드선에 연결되는 메모리 셀에 전송할 수 있다. 따라서, 메인 메모리로부터의 판독 어드레스에대한 오류 정정 기능을 갖는 메모리 제어 회로 등으로부터의 즉석의 재기입 요구가 행해질 수 있던 경우에 있어서도, 실효적인 데이터 전송 레이트를 저하시키지 않고 요구에 대처할 수 있는 반도체 기억 장치를 실현하는 것이 가능해진다.

금번 개시된 실시예는 모든 점에서 예시적이고 제한적인 것이 아닌 것으로 간주된다. 본 발명의 범위는 상기한 설명이 아니라, 특허 청구 범위에 의해서 나타내어지며, 특허 청구 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것으로 의도된다.

본 발명의 반도체 기억 장치에 의하면, 행 선택 동작에 의해서 판독된 메모리 셀의 데이터를 유지하는 데이터 유지 회로를 마련하기 때문에, 기입 어드레스와 판독 어드레스가 분리되어 있고 교대로 판독과 기입을 반복하는 경우에 판독 어드레스를 지정할 필요가 없고, 고속 동작이 가능해진다.

또한, 본 발명의 반도체 기억 장치에 의하면, 데이터 유지 회로로의 데이터 전송을 외부로부터 제어할 수 있기 때문에, 리프레쉬 동작 등이 발생한 경우에 쓸데없는 전송 동작을 방지할 수 있고, 또한 고속 동작이 가능해진다.

또, 본 발명의 반도체 기억 장치에 의하면, 통상의 데이터 판독시에 데이터 전달을 실행하는 데이터선쌍에 대해 데이터 유지 회로의 데이터를 판독할 수 있다.

또한, 본 발명의 반도체 기억 장치에 의하면, 메모리 셀 어레이 면적을 작게 억제할 수 있다.

또, 본 발명의 반도체 기억 장치에 의하면, 외부로부터 데이터 유지 회로에 기입한 데이터를 메모리 셀에 기입하는 것이 가능해진다.

또한, 본 발명의 반도체 기억 장치에 의하면, 메모리 셀 어레이 블럭이 복수인 경우에, 데이터 유지 회로에 데이터 유지를 행할 수 있었던 메모리 셀 어레이 블럭의 정보가 유지되기 때문에, 행 어드레스에 의해서 블럭 선택을 실행하는 경우에서도 어드레스 지정을 하지 않고, 고속의 판독을 실행할 수 있다.

Claims (3)

1. 반도체 기억 장치에 있어서,

   행렬 형상으로 배치되는 복수의 메모리 셀과,

   상기 복수의 메모리 셀의 각 행에 각각이 대응하여 마련되는 복수의 워드선과,

   상기 복수의 메모리 셀의 각 열에 각각이 대응하여 마련되는 복수의 비트선쌍과,

   상기 복수의 비트선쌍에 대응하여 각각 마련되는 복수의 센스 앰프와,

   상기 복수의 비트선쌍에 공통으로 마련되어 외부와 기억 데이터의 교환을 실행하기 위한 데이터선쌍과,

   인가된 열 어드레스에 따라 상기 복수의 비트선쌍을 각각 선택적으로 상기 데이터선쌍에 접속하는 복수의 제 1 접속 회로와,

   상기 복수의 비트선쌍에 각각 대응하여 마련되는 복수의 데이터 유지 회로와,

   상기 복수의 데이터 유지 회로를 각각 상기 복수의 비트선쌍에 접속하는 복수의 제 2 접속 회로를 구비하는

   반도체 기억 장치.
2. 제 1 항에 있어서,

   행 선택 동작에 따라 상기 복수의 워드선의 어느 하나가 활성화되고, 상기 복수의 센스 앰프의 활성화가 행해지고 나서 상기 비트선쌍의 데이터 초기화가 실행될 때까지 상기 복수의 제 2 접속 회로를 활성화하여 상기 복수의 비트선쌍으로부터 상기 복수의 데이터 유지 회로에 데이터 전송을 실행하는 제어 회로를 더 구비하는 반도체 기억 장치.
3. 반도체 기억 장치에 있어서,

   복수의 메모리 셀 어레이 블럭을 구비하되,

   각 상기 메모리 셀 어레이 블럭은,

   행렬 형상으로 배치되는 복수의 메모리 셀과,

   상기 복수의 메모리 셀의 행에 각각 대응하여 마련되는 복수의 워드선과,

   상기 복수의 메모리 셀의 열에 각각 대응하여 마련되는 복수의 비트선쌍과,

   상기 복수의 비트선쌍에 대응하여 각각 마련되는 복수의 센스 앰프와,

   상기 복수의 비트선쌍에 공통으로 마련되어 외부와 기억 데이터의 교환을 실행하기 위한 국부 데이터선쌍과,

   열 어드레스에 따라 상기 복수의 비트선쌍을 각각 선택적으로 상기 국부 데이터선쌍에 접속하는 복수의 제 1 접속 회로와,

   상기 복수의 비트선쌍에 각각 대응하여 마련되는 복수의 데이터 유지 회로와,

   상기 복수의 데이터 유지 회로를 각각 상기 복수의 비트선쌍에 접속하는 복수의 제 2 접속 회로를 포함하며,

   인가된 행 어드레스에 따라 상기 복수의 메모리 셀 어레이 블럭의 어느 하나를 선택하는 블럭 디코드 회로와,

   상기 블럭 디코드 회로의 출력에 따라 상기 복수의 메모리 셀 어레이 블럭 중의 어느 하나와 데이터의 교환을 실행하는 선택 회로를 더 구비하고,

   상기 선택 회로는,

   상기 복수의 메모리 셀 어레이 블럭에 공통하여 마련되는 전역 데이터선쌍과,

   상기 복수의 메모리 셀 어레이 블럭에 각각 대응하여 마련되고, 상기 복수의 메모리 셀 어레이 블럭의 상기 국부 데이터선쌍을 선택적으로 상기 전역 데이터선쌍과 접속하는 복수의 스위치 회로와,

   상기 블럭 디코드 회로의 출력에 따라 상기 복수의 스위치 회로의 어느 하나를 활성화하는 스위치 구동 회로를 포함하며,

   상기 스위치 구동 회로는,

   상기 블럭 디코드 회로의 출력을 유지하는 유지부를 갖는 반도체 기억 장치.