KR0144058B1 - 시리얼 억세스 메모리 제어 회로 - Google Patents

시리얼 억세스 메모리 제어 회로

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KR0144058B1
KR0144058B1 KR1019950006593A KR19950006593A KR0144058B1 KR 0144058 B1 KR0144058 B1 KR 0144058B1 KR 1019950006593 A KR1019950006593 A KR 1019950006593A KR 19950006593 A KR19950006593 A KR 19950006593A KR 0144058 B1 KR0144058 B1 KR 0144058B1
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Abstract

본 발명은 워드라인에 의하여 선택되는 메모리 셀의 데이타가 한 쌍의 비트 라인에 실려서 출력되도록 구성된 메모리셀어레이와, 각 쌍의 비트 라인에 실린 데이타를 일괄전송스위치를 통하여 입력으로 받아서 기억하는 하나 이상의 레지스터를 가지고 있고, 상기 레지스터와 데이타버스에 연결된 순차전송스위치를 어드레스 디코더에서 발생되는 선택신호에 의하여 순차적으로 개폐시킴으로써 상기 레지스터에 기억된 데이타를 시리얼데이타로 출력시키도록 구성된 메모리 디바이스의 시리얼 억세스 메모리 제어 회로에 있어서, 상기 레지스터에는 데이타를 전송할 때 상기 레지스터에 공급하는 전원 라인의 임피턴스를 3 단계 이상으로 조절가능하게 하는 다단 임피턴스 조절수단을 구비하는 것을 특징으로 한다. 즉 종래의 레지스터제어부(5)(6) 대신에 다단 임피턴스 조절수단을 사용한다.
임피턴스 조절 수단은, 제1 및 제2 모스 트랜지스터 두개를 병렬로 연결하여 전원과 상기 레지스터사이에 연결하고, 제 1 모스트랜지스터의 게이트에는 데이타 전송 시점에 하이 임피턴스를 만들기 위한 제어신호를 연결하고, 제 2 모스트랜지스터의 게이트에는 고정된 전위의 전압을 연결하여 구성시키고, 제1 및 제2 모스트랜지스터로는 PMOS 그랜지스터를 사용하고 상기 제 2 모스트랜지스터의 게이트에는 접지 전위를 연결하여 주면 좋다.

Description

시리얼 억세스 메모리 제어 회로
제1도는 종래의 시리얼 억세스 메모리 제어 회로의 블록도
제2도는 종래의 시리얼 억세스 메모리 제어 회로의 회로도
제3도는 종래의 시리얼 억세스 메모리 제어 회로의 동작을 설명하기 위한 타이밍도
제4도는 본 발명의 시리얼 억세스 메모리 제어 회로의 회로도
제5도는 본 발명의 시리얼 억세스 메모리 제어 회로의 동작을 설명하기 위한 타이밍도
제6도는 본 발명의 다단 임피턴스 조절 수단의 다른 실시예인 회로도
본 발명은 시리얼 억세스 메모리 제어 회로에 관한 것이다.
제 1도는 종래의 메모리 디바이스의 시리얼 억세스 메모리[SERIAL ACCESS 메모리(SAM)]의 제어회로 구성을 설명하기 위하여 개략적인 블록으로 도시한 것이다.
이 시리얼 억세스 메모리 제어 회로는 외부로부터 입력된 로우(X어드레스) 및 칼럼(Y어드레스) 어드레스를 분리하는 어드레스버퍼(ADDRESS BUFFER)(1)와. X-어드레스를 디코딩하여 워드라인(WORO LINE)을 선택하는 X-어드레스디코더 (X-ADD. DECODER) (7)와, Y어드레스(Y-ADDRESS)를 디코딩하여 순차 스위칭 신호를 발생하는 Y어드레스 디코더(2), 시리얼데이타와 패러럴 데이타를 상호 변환하는 I/O제어버퍼부(10), I/O 에 연결된 데이타버스(DATA BUS)(15), 데이타버스에 연결된 순차전송스위치(11), 순차전송스위치에 연결된 1번 레지스터(8), 1번 레지스터에 연결되어 일괄전송하는 1번 전송스위치(12), 1번 전송스위치에 연결된 2번레지스터(9), 2번레지스터에 연결되어 데이타를 일괄전송하는 2번전송스위치(13), 1번 및 2번 전송스위치를 온/오프 시키는 제어신호를 발생하는 전송제어부(4), 1번 레지스터에 공급되는 전원을 제어하는 1번레지스터제어부(5), 2번레지스터제어부(6), 1번레지스터제어부(5) 및 2번레지스터제어부(6)에 제어신호를 공급하는 기록 / 판독제어부(3), 2번전송스위치에 연결된 비트 라인에 실린 데이타를 기록 및 독취하는 메모리셀어레이(14) 를 포함하여 구성된다.
데이타의 판독동작은 외부로부터 입력된 로우 및 칼럼 (ROW/COLUMN) 어드레스는 어드레스 버퍼(ADDRESS BUFFER)(1)에서 X 및 Y 어드레스로 분리되며, X-어드레스는 X 어드레스디코더(X-ADD. DECODER)(7)에서 디코딩되어 1개의 워드라인(WORD LINE)이 선택하고, Y어드레스(Y-ADDRESS)는 Y어드레스 디코더(Y-ADD. DECODER)(2)에서 디코딩되어 시리얼 억세스용 레지스터 (8) 과 데이타버스(DATA BUS)(15) 사이를 연결하는 전송스위치 YD1-SDN (11) 중에 적당한 스위치세트를 선택한다.
메모리셀어레이(14)와 데이타입출력라인(16) 사이의 데이타의 입출력은 리드(READ)시에는 먼저 X 어드레스 디코더의 출력이 X-어드레스 값에 따라 워드라인을 선택하고, 그후 2번전송스위치(13)가 온(ON)됨으로써 선택된 워드라인에 연결되어 있는 메모리셀어레이(14)내의 셀 데이타가 2번 레지스터(9)에 전송되고, 다시 1번전송스위치(12)가 ON 되어서 2번 레지스터에 있던 데이타가 1번 레지스터(8)에 이송된다.
이렇게 1번 레지스터(8)에 이송된 데이타는 Y어드레스디코더(2)가 Y 어드레스를 디코딩하여 전송스위치세트(15)를 적절히 순차적으로 온 시킴에 따라 몇 개씩(예 4개)의 데이타가 입출력제어버퍼부(10)에 전송되어 입출력제어버퍼부에 의해 완전한 시리얼데이타가 되어서 데이타 I/O 라인(16)를 통하여 출력된다.
한편 기록 동작은 먼저 데이타 I/O 라인(16)을 통하여 입력되는 데이타를 입출력제어버퍼(10)에서 몇 개의 데이타씩(예 4개)을 패러릴화해서 데이타버스(15)에 싣는다. 이와 동시에 Y어드레스디코더(2)가 Y어드레스를 디코딩하여 얻는 값에 따라 전송스위치의 적당한 세트가 선택되어 온 된다.
그러면 데이타버스에 실린 데이타가 1번 레지스터(8)에 전송되어서 기억된다. 이러한 동작이 되풀이 되어서 입력되는 시리얼 데이타가 1번 레지스터를 모두 채우게되면 1번전송스위치(12)를 온 되어서 2번레지스터(9)로 이동되어 저장된다. 이어서 X 어드레스디코더가 X어드레스를 디코딩하여 하나의 워드라인을 선택한 후 2번전송스위치를 온 시키면 2번 레지스터에 저장되어 있던 데이타가 선택된 워드라인에 연결되어 있는 각각의 메모리 셀에 저장된다.
여기서 메모리셀어레이(14)와 데이타 버스(15)사이의 데이타 전송과정을 더 자세히 살펴보기 위해서 제 2도에서 1쌍의 비트 라인과 1쌍의 데이타 버스사이를 종래의 시리얼 억세스 메모리 제어 회로를 도시하였다.
제 2도에서 보인 종래의 시리얼 억세스 메모리 제어회로는 보통 여러 개의 데이타 버스 페어가 있으며 이 데이타 버스(151)와 1번 레지스터(81)가 전송 스위치(111)에 의해서 서로 연결되며, 이 전송 스위치(111)은 Y-DECOUT에 의해서 제어되고, 레지스터(81)는 레지스터제어부(51)에 서로 연결되어 공급되는 전원이 제어되도륵 구성되어 있다.
또한 1번 레지스터(81)와 2번 레지스터(91)는 전송 스위치(121)에 의해서 연결되고, 2번 레지스터는 2번레지스터제어부(61)에 연결되어 공급되는 전원이 제어된다. 2번 레지스터(91)는 전송스위치(131)에 의해서 메모리 셀어레이(141)와 연결된다.
다시 설명하면 메모리 셀어레이(141)에서 워드라인 WL1과 WL2에 연결된 셀 두개가 비트 라인 BL 및 /BL에 연결되고 TR2에 의해 제어되는 2번전송스위치(131)를 통하여 2번레지스터(91)에 연결된다. 레지스터는 통상사용되는 NMOS 트랜지스터 2개와 PMOS 트랜지스터 2개로 이루어진 것을 사용한다. 2번 레지스터는 TR1 에 의하여 제어되는 1번전송스위치(121)를 통하여 1번 레지스터(81)에 연결되며, 이 1번 레지스터는 순차전송스위치(111)를 통하여 데이타버스(151)와 연결된다. 1번 레지스터는 1번레지스터제어부(51)에 의하여 공급되는 전원이 제어된다. 그리고 1번 및 2번 제어부(51)(61)은 R/W제어부의 제어신호 RE1 및 RE2 에 의하여 온/오프 즉 2단계로 제어된다. 즉 저 임피턴스 상태(온) 및 고 임피턴스 상태(오프)로 만 제어된다.
제 2도의 회로에서 리드/라이트(R/W) 시의 데이타의 흐름 순서는 제 1도를 참조하면서 위에서 설명한 바와 같으며, 여기서는 R/W 시의 각 전송스위치(111,121,131)의 ON/OFF 타이밍(TIMING)과 1번 및 2번 레지스터(시리얼 억세스 메모리 레지스터)(81,91)의 인에이블(ENABLE TIMING) 동작을 제 3도의 타이밍도를 참조하면서 설명한다.
독취(READ)시는 X어드레스에 의하여 워드라인 WL1 또는 WL2 가 선택되어서 전압이 인가되면 해당 셀의 트랜지스터가 온 되어서 셀 캐패시터의 전하가 BL 또는 /BL에 전하재분포가 이루어지고 센스앰프에 의해 데이타가 확실하게 읽혀진다. 그러면 비트 라인 BL 및 /BL의 전압분포는 제3도에 도시한 바와 같이된다. 그러면 2번레지스터의 전원공급을 차단하는 신호인 RE2가 NW 제어부(3)에서 하이로 발생되어 PMOS 트랜지스터가 오프 되므로 2번 레지스터가 플로팅상태로 되고, 동시에 비트라인 BL 과 /BL을 2번 레지스터의 비트 라인 A 와 /A 에 연결하는 2번전송스위치(131) 제어신호인 TR2가 하이로 되어 BL과 /BL의 전압상태가 2번레지스터에 기억된다. 그래서 워드 라인과 센스앰프의 동작이 정지된 시점에서도 2번레지스터에는 셀의 데이타 내용이 기억되어 있게 된다. 다음에는 1번레지스의 전원공급을 차단하기 위한 RE1이 하이로 되고 동시에 2번레지스의 비트 라인 A 와 /A을 1번레지스의 비트 라인 B 와 /B 에 연결하는 1번전송스위치(121) 제어신호인 TR1이 하이로 되어 A 과 /A 의 전압상태가 1번 레지스터에 기억된다.
이렇게 된 후에는 1번레지스의 비트 라인 B 와 /B 에 데이타버스를 연결하는 전송스위치(111) 제어신호인 Y 디코더의 출력신호인 Y_DECOUT 가 하이로 되여 1번레지스터의 데이타가 B, /B 를 통하여 데이타버스 D8, /DB에 전송된다.
기록 시에는 데이타버스 DB, /DB에 로드된 데이타가 전송스위치(111) 제어신호인 Y 디코더의 출력신호인 Y_DECOUT 가 하이로 되여 1번 레지스터의 B, /B 를 통하여 1번레지스에 전송되고, RE1 과 RE2가 로우로 되여 전원공급이 계속되고 있는 상태로 1번전송스위치(121) 제어신호인 TR1이 하이로 되어 B 과 /B 의 전압상태가 2번 레지스터에 기억된다. 그러면 워드 라인 WL1 또는 WL2 가 선택되어서 전압이 인가되고 해당 셀의 트랜지스터가 온 되어서 셀 캐패시터에 BL 또는 /BL의 전압이 공급될 수 있는 상태로 되고, BL 과 /BL을 2번레지스의 비트 라인 A 와 /A 에 연결하는 2번전송스위치(131) 제어신호인 TR2가 하이로 되어 2번 레지스터의 A 및 /A 의 전압이 셀의 캐패시터에 연결되어 전하로 저장된다. 그런 후 워드라인의 전압이 제거 되여 셀의 트랜지스터가 오프 되어서 캐패시터의 전하가 유지되도록 된다.
이상 설명한 종래의 시리얼 억세스 메모리 제거 회로에서는 독취(READ)시는 메모리 셀어레이(141)에서 2번 레지스터(91)사이에 데이타가 전송되는 시점에 RE2 를 HIGH로 해서 2번 레지스터 REG2(91)가 플로팅(FLOATING)상태가 되도록 제어해서 데이타의 전송을 원활히 하도록 하며, 그 외에는 RE1, RE2를 LOW를 해서 1번 및 2번 레지스터(81,91)에 데이타가 유지되도록 한다. 기록(WRITE)시에는 보통 1번 및 2번 레지스터(81,91) 모두 향상 전원이 인가되도록 RE1, RE2를 향상 LOW로 유지하도록 제어된다. 따라서 제 2도 종래의 시리얼 억세스 메모리 제어 회로에서는 1개의 PMOS TR을 이용해서 전송스위치의 제어신호인 TR1,TR2가 HIGH가 되면 동시에 RE1,또는 RE2도 HIGH가 되도록 하여 동작시킨다. 데이타가 전송되는 시점에서 레지스터의 전원을 오프 시켜서 플로팅시키는 이유는 데이타전송을 확실하게 하기 위하여 전송 받는 측의 전원측 임피턴스를 크게 하고 데이타를 전달하는 측의 전원 파우어가 전달받는 측을 압도하도록 하여 데이타를 전송 받는 측을 종속시키기 위한 것이다.
그러나 이러한 종래의 시리얼 억세스 메모리 제어 회로는 시리얼 억세스용 레지스터를 전송 시점에 플로팅되게 하여 제어하므로, 레지스터에 전원이 순간적으로 공급되지 아니하여 비트 라인 A, /A, 및 B, /B 페어의 전압상태가 불안정하게 되며, 또한 전원공급을 한번에 ON/OFF 하므로 레지스터의 각 노드의 전압상태가 불안정하며 상당히 큰 ON/OFF 노이지가 발생되어 전송되는 데이타에 치명적인 손상을 입힐 수 있으며, 뿐만 아니라 데이타의 전송 속도도 회로가 안정되는 시간이 길어져서 안정된 데이타로 세팅될 때까지의 소요시간이 길게 되는 단점이 있었다. 본 발명은 워드라인에 의하여 선택되는 메모리 셀의 데이타가 한 쌍의 비트 라인에 실려서 출력되도록 구성된 메모리셀어레이와, 각 쌍의 비트 라인에 실린 데이타를 일괄전송스위치를 통하여 입력으로 받아서 기억하는 하나 이상의 레지스터를 가지고 있고, 상기 레지스터와 데이타버스에 연결된 순차전송스위치를 어드레스 디코더에서 발생되는 선택신호에 의하여 순차적으로 개폐시킴으로써 상기 레지스터에 기억된 데이타를 시리얼데이타로 출력시키도록 구성된 메모리 디바이스의 시리얼 억세스 메모리 제어 회로에 있어서, 상기 레지스터에는 데이타를 전송할 때 상기 레지스터에 공급하는 전원 라인의 임피턴스를 3 단계 이상으로 조절가능하게 하는 다단 임피턴스 조절수단을 구비하는 것을 특징으로 한다. 즉 종래의 레지스터제어부(5)(6) 대신에 다단 임피턴스 조절수단을 사용한다. 임피턴스 조절 수단은, 제1 및 제2 모스 트랜지스터 두개를 병렬로 연결하여 전원과 상기 레지스터 사이에 연결하고, 제 1 모스트랜지스터의 게이트에는 데이타 전송 시점에 하이 임피턴스를 만들기 위한 제어신호를 연결하고, 제 2 모스트랜지스터의 게이트에는 고정된 전위의 전압을 연결하여 구성시키고, 제1 및 제2 모스트랜지스터로는 PMOS 트랜지스터를 사용하고 상기 제 2 모스트랜지스터의 게이트에는 접지 전위를 연결하여 주면 좋다.
또한 다단 임피턴스 조절 수단은, 제1 및 제2 모스 트랜지스터 두개를 병렬로 연결하여 전원과 상기 레지스터사이에 연결하고, 제3 및 제4 모스 트랜지스터 두개를 병렬로 연결하여 상기 레지스터와 접지전위사이에 연결하고, 제 1 모스트랜지스터 및 제 3 모스트랜지스터의 각 게이트에는 데이타 전송 시점에 하이 임피턴스를 만들기 위한 제어신호를 연결하고, 제 2모스트랜지스터 및 제 4 모스트랜지스터의 각 게이트에는 고정된 전위의 전압을 연결하여 구성시켜도 된다. 여기서 제1및 제2모스 트랜지스터는 PMOS 트랜지스터이고, 제3 및 제4 모스 트랜지스터는 NMOS 트랜지스터이며, 제 2 모스트랜지스터의 게이트에는 접지전위의 전압을 연결하고, 제 4 모스 트랜지스터의 게이트에는 전원전압을 연결하면 좋다.
레지스터는 데이타를 서로 주고받을 수 있도록 일괄전송스위치를 중간에 설치한 서로 직렬로 연결된 두개의 제1 레지스터 및 제 2레지스터로 구성하거나. 데이타버스와 데이타를 주고받을 수 있도록 순차전송스위치와 일괄전송 스위치를 가진 제3 레지스터 및 제 4레지스터를 상기 메모리셀어레이와 상기 데이타버스사이에 서로 병렬로 연결하여서 구성하여도 된다.
도면을 참조하면서 본 발명을 좀더 자세히 설명한다.
본 발명에 따른 시리얼 억세스 메모리 제어 회로는 기본적으로 제 1도에 도시한 바와 같지만 데이타를 이송시킬 때의 동작을 달리하게 하기 위한 레지스터의 전원공급라인의 임피턴스 조절수단이 제 2도의 회로와 다르다.
제 4도는 본 발명의 일실시예인 시리얼 억세스 메모리 제어 회로이다.
이 시리얼 억세스 메모리 제어회로는 보통 여러 개의 데이타 버스 페어가 있으며 이 데이타 버스(152)와 1번 레지스터(82)가 순차 전송 스위치(112)에 의해서 서로 연결되고, 이 순차전송스위치(112)는 Y어드레스디코더 출력 Y-DECOUT에 의해서 제어되고, 1번 레지스터(82)는 다단 임피턴스조절 수단인 1번임피턴스조절수단(52)의 의해 공급되는 전원이 R/W 제어부의 제어신호 RE1에 의하여 제어된다. 또한 2번 레지스터(92)도 다단 임피턴스조절수단인 2번임피턴스조절수단(62)의 의하여 공급되는 전원이 제어되는데, 즉 R/W 제어부의 제어신호 RE2에 의하여 전원과 연결되는 라인 측의 임피턴스가 제어된다. 2번 레지스터(92)는 2번전송스위치(132)에 의해서 메모리 셀어레이(142)의 비트 라인과 연결된다.
메모리 셀어레이(142)에서 워드라인 WL1과 WL2에 연결된 셀 두개가 비트 라인 BL 및 /BL에 연결되고 전송제어부(6)(제1도참조)의 제어신호 TR2에 의하여 일괄전송하도록 제어되는 2번전송스위치(132)를 통하여 2번 레지스터(92)에 연결된다. 이 레지스터는 NMOS 트랜지스터 2개와 PMOS 트랜지스터 2개로 이루어진 것을 사용한다. 2번 레지스터는 전송제어부(4)의 제어신호 TR1 에 의하여 역시 일괄전송하도록 제어되는 1번전송스위치(122)를 통하여 1번 레지스터(82)에 연결되며. 이 1번 레지스터는 순차전송스위치(112)을 통하여 데이타버스(152)와 연결된다.
다단 임피턴스 조절수단은 PMOS 트랜지스터 두개를 병렬로 연결하고 그중 제1트랜지스터의 게이트에는 R/W 제어부로 부터의 제어신호 RE1 또는 RE2를 인다하고, 제2트랜지스터의 게이트에는 접지전위를 가하여 항상 온 상태로 있게 한다.
제4도에 도시한 실시예의 동작은 제5도에 도시한 파형도를 참조하여 설명하면 다음과 같다.
독취(READ)시는 X어드레스에 의하여 선택된 워드라인 WL1 또는 WL2에 전압이 인가되면, 해당셀의 트랜지스터가 온 되어서 셀 캐패시터의 전하가 BL 또는 /BL에 전하 재분포가 이루어지고 센스앰프에 의해 데이타가 확실하게 읽혀진다.
그러면 비트 라인 BL 및 /BL의 전압분포는 도시한 바와 같이된다. 그러면 2번레지스의 전원공급 라인을 하이 임피턴스로 하기위한 R/W제어부의 RE2가 하이로 되어서 2번 레지스터의 전원라인이 하이 임피턴스 상태로 되고, 동시에 비트 라인 BL 과 /BL을 2번레지스의 비트 라인 A 와 /A 에 연결하는 2번전송스위치(132) 제어신호인 TR2가 하이로 되어 BL과 /BL의 전압상태가 2번 레지스터에 그대로 전송되어 기억된다. 이렇게 한 다음에는 2번레지스의 전원공급 라인을 하이 임피턴스로 하는 RE2가 로우로 되어서 2번 레지스터에 풀(FULL) 전압이 가하여 져서 데이타가 안정화되고, 이후에 워드라인과 센스앰프의 동작이 정지되어도 2번 레지스터에는 셀의 데이타 내용이 기억되어 있게 된다.
다음에는 1번 레지스터의 전원공급라인을 하이 임피턴스로 하기 위한 R/W제어부의 RE1이 하이로 되어서 1번 레지스터의 전원라인이 하이 임피턴스 상태로 되고, 동시에 2번레지스의 비트 라인 A 와 /A 과 1번 레지스터의 비트 라인 B, /B 를 연결하는 2번전송스위치(122) 제어신호인 TR1이 하이로 되어 A, /A 의 전압상태가 1번 레지스터에 그대로 전송되어 기억된다.
역시 이렇게 한 다음에는 1번레지스의 전원공급 라인을 하이 임피턴스로 하는 RE1이 로우로 되어서 1번 레지스터에 전 전원 전압이 가하여 져서 데이타가 안정화되고, 이후에 2번 레지스터와 분리되어도 1번 레지스터에는 셀의 데이타 내용이 기억되어 있게 된다.
이렇게 된 후에는 1번레지스의 비트 라인 B 와 /B 에 데이타버스를 연결하는 순차전송스위치111) 제어신호인 Y 디코더의 출력신호인 Y_DECOUT 하이로 되여 1번 레지스터의 데이타가 B, /B 를 통하여 데이타버스 DB, /DB에 전송된다. 그러면 제1도에서 보인 바와 같이 I/O 제어버퍼부에서 시리얼데이타로 변환하여 I/O 라인을 통하여 전송한다.
기록 시에는 데이타를 인수할 1번 레지스터의 전원공급라인을 하이 임피턴스로 하기 위한 R/W제어부의 RE1이 하이로 되어서 1번 레지스터의 전원라인이 하이 임피턴스 상태로 되고, I/O 제어버퍼부에서 I/O 라인을 통하여 전송되어 오는 시리얼데이타를 패러럴데이타로 변환하여 데이타 버스 DB, /DB에 싣는다. 그러면 데이타버스 DB, /DB에 로드된 데이타가 순차 전송스위치(111) 제어신호인 Y 디코더의 출력신호인 Y_DECOUT 가 하이로 되여 순차전송스위치가 온되므로써 1번 레지스터의 B, /B 에 전송되어 기억된다. 이렇게 된 다음에는 RE1이 로우로 되어서 1번 레지스터에 전 전원 전압이 가하여져서 데이타가 안정화되고, 이후의 데이타버스 DB, /DB 상태에 관계없이 데이타가 기억된다. (실제는 레지스터의 기억요소가 다수개 있으므로 이러한 동작을 되풀이하여 레지스터의 기억요소에 전부 데이타를 채운다)
이후에는 2번 레지스터의 전원공급라인을 하이 임피턴스로 하기 위한 R/W제어부의 RE2가 하이로 되어서 2번 레지스터의 전원라인이 하이 임피턴스 상태로 되고, 2번 레지스터의 비트 라인 A 와 /A 과 1번 레지스터의 비트 라인 B, /B 를연결하는 2번전송스위치(122) 제어신호인 TR1이 하이로 되어 B, /B 의 전압상태가 2번 레지스터에 그대로 전송되어 기억된다. 이렇게 한 다음에는 2번레지스의 전원공급 라인을 하이 임피턴스로 하는 RE2가 로우로 되어서 2번 레지스터에 전 전원 전압이 가하여져서 데이타가 안정화 되게한다. 그러면 워드라인 WL1 또는 WL2 가 선택되어서 전압이 인가되고 해당 셀의 트랜지스터가 온 되어서 셀 캐패시터에 BL 또는 /BL의 전압비 공급될 수 있는 상태로 되고, BL 과 /BL을 2번레지스의 비트 라인 A 와 /A 에 연결하는 2번전송스위치(132) 제어신호인 TR2가 하이로 되어 2번 레지스터의 A 및 /A 의 전압이 셀의 캐패시터에 연결되어 전하로 저장된다. 그런 후 워드라인의 전압이 제거되어 셀의 트랜지스터가 오프 되어서 캐패시터의 전하가 유지되도록 된다.
본 발명에서는 READ시에는 메모리 셀어레이(142)에서 데이타를 전송하기 전에 먼저 제어신호인 RE2를 하이로 해서 레지스터의 공급전원을 연결하는 1개의 PMOS를 오프(GFF)해서 전원공급라인의 임피턴스를 크게 만든 후, 이 상태에서 2번전송스위치 TR2를 HIGH로 해서 데이타를 전송한다. 이렇게 하면 데이타 소오스 측인 비트 라인 BL. /BL의 소오스 임피턴스가 레지스터의 전원 임피턴스보다 상당히 작아지므로 안정적으로 데이타가 메모리 셀에서 레지스터(92)로 전송된다. 이렇게 데이타가 완전히 전송되고 안정되고 나면 다시 RE2를 LOW로 해서 2번 레지스터의 전원을 안정되게 공급 하고, 전원임피턴스를 작게 유지한 후, 1번 레지스터(82)의 제어신호 RE1을 HIGH로 한후 TR1를 HIGH로 한다. 그래서 1번 레지스터(82)의 전원 임피턴스를 2번 레지스터(92)의 전원 임피턴스보다 크게 하므로써 안정적인 데이타 전송이 이루어지도록 한다.
데이타의 전송과 리드 및 라이트 동작을 계속적으로 수행하기위하여는 레지스터를 직렬로 하는 대신 병렬로 연결하고 교대로 동작시키면 더욱 효과적으로 된다. 즉 메모리셀어레이와, 비트 라인에 실린 데이타를 일괄전송 스위치를 통하여 입력으로 받아서 기억하는 레지스터를 병렬로 두개 연결하고, 이들 레지스터와 데이타버스를 연결하는 순차전송스위치를 각각 데이타 버스와 연결하여 구성시킨 메모리 디바이스의 시리얼 억세스 메모리 제어 회로를 사용하는 것이다.
본 발명의 제2실시예는 제 6도에 도시되어 있다.
이 예에서는 다단 임피턴스 조절 수단으로 제1모스트랜지스터(65) 및 제2 모스 트랜지스터(66) 두개를 병렬로 연결하여 전원과 레지스터 사이에 연결하고, 제3 모스트랜지스터(67) 및 제4 모스 트랜지스터(68) 두개를 병렬로 연결하여 레지스터와 접지 전위 사이에 연결하고, 제 1 모스트랜지스터(65) 및 제 3 모스트랜지스터(67)의 각 게이트에는 데이타 전송 시점에 하이 임피턴스를 만들기 위한 제어신호 RE1 또는 RE2를 연결하고, 제 2 모스트랜지스터(66) 및 제 4 모스트랜지스터(68)의 각 게이트에는 고정된 전위의 전압을 연결하여 구성한 것이다. 도면에 도시된 것은 제1 및 제2 모스 트랜지스터는 PMOS 트랜지스터를 사용하고 제3 및 제4 모스 트랜지스터는 NMOS 트랜지스터이며, 제 2 모스트랜지스터의 게이트에는 접지전위의 전압을 연결하고, 제 4 모스트랜지스터의 게이트에는 전원전압을 연결하여 구성시킨 것이다.
이렇게 구성하면 제4도의 실시예보다 레지스터의 전원라인의 임피턴스 값을 더욱 크게 변화시킬 수 있으므로 데이타의 전송이 더욱 확실하여 진다. 이 회로의 동작은 이미 위에서 설명한 것과 동일하다.
본 발명의 시리얼 억세스 메모리 제어 회로를 사용하면 데이타전송시에 전송부와 수신부의 전원 임피턴스가 제어되므로 해서 송신부의 임피턴스를 송신부의 데이타가 전압레벨의 손실없이 수신부쪽으로 전달되므로 안정된 데이타 전송이 이루어질 뿐만 아니라, 전송속도의 개선에 있어서도 상당한 효과가 있으며. 레지스터에서 파우어를 한번에 ON/OFF함에 따라 발생하는 노이지를 현저히 감소시키는 효과가 있다.

Claims (11)

  1. 워드라인에 의하여 선택되는 메모리 셀의 데이타가 한 쌍의 비트 라인에 실려서 출력되도록 구성된 메모리셀어레이와, 각 쌍의 비트 라인에 실린 데이타를 일괄전송스위치를 통하여 입력으로 받아서 기억하는 하나 이상의 레지스터를 가지고 있고, 상기 레지스터와 데이타버스에 연결된 순차전송스위치를 어드레스 디코더에서 발생되는 선택신호에 의하여 순차적으로 개폐시킴으로써 상기 레지스터에 기억된 데이타를 시리얼데이타로 출력시키도록 구성된 메모리 디바이스의 시리얼 억세스 메모리 제어 회로에 있어서, 상기 하나 이상의 레지스터에는 데이타를 전송할 때 상기 레지스터에 공급하는 전원 라인의 임피턴스를 3 단계 이상으로 조절가능하게 하는 다단 임피턴스 조절수단을 구비하는 것이 특징인 시리얼 억세스 메모리 제어 회로.
  2. 제 1항에 있어서, 상기 다단 임피턴스 조절 수단은, 제1 및 제2 모스 트랜지스터 두개를 병렬로 연결하여 전원과 상기 레지스터사이에 연결하고, 제 1 모스트랜지스터의 게이트에는 데이타 전송 시점에 하이 임피턴스를 만들기 위한 제어신호를 연결하고, 제 2 모스트랜지스터의 게이트에는 고정된 전위의 전압을 연결하여 구성시킨 것이 특징인 시리얼 억세스 메모리 제어회로.
  3. 제 2항에 있어서, 상기 제1 및 제2 모스트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 모스트랜지스터의 게이트에 연결하는 고정된 전위의 전압은 접지 전위인 것이 특징인 시리얼 억세스 메모리 제어 회로.
  4. 제 1항에 있어서, 상기 다단 임피턴스 조절 수단은, 제1 및 제2 모스 트랜지스터 두개를 병렬로 연결하여 전원과 상기 레지스터사이에 연결하고, 제3 및 제4 모스 트랜지스터 두개를 병렬로 연결하여 상기 레지스터와 접지전위사이에 연결하고, 제 1 모스트랜지스터 및 제 3 모스트랜지스터의 각 게이트에는 데이타 전송 시점에 하이 임피턴스를 만들기 위한 제어신호를 연결하고, 제 2 모스트랜지스터 및 제 4 모스트랜지스터의 각 게이트에는 고정된 전위의 전압을 연결하여 구성시킨 것이 륵징인 시리얼 억세스 메모리 제어 회로.
  5. 제 4항에 있어서, 상기 제1 및 제2 모스 트랜지스터는 PMOS 트랜지스터이고, 제3 및 제4 모스 트랜지스터는 NMOS 트랜지스터이며, 제 2 모스트랜지스터의 게이트에는 접지전위의 전압을 연결하고, 제 4 모스트랜지스터의 게이트에는 전원전압을 연결하여 구성시킨 것이 특징인 시리얼 억세스 메모리 제어 회로.
  6. 제 1항에 있어서, 상기 레지스터는 데이타를 서로 주고받을 수 있도록 일괄전송스위치를 중간에 설치한 서로 직렬로 연결된 두개의 제1 레지스터 및 제 2레지스터로 구성된 것이 특징인 시리얼 억세스 메모리 제어 회로.
  7. 제 1항에 있어서, 상기 레지스터는 상기 메모리셀어레이와 데이터를 서로 주고받을 수 있도록 일괄전송스위치와, 상기 데이타버스와 데이타를 주고받을 수있도록 순차전송스위치를 가진 제3레지스터 및 제 4레지스터를 상기 메모리셀어레이와 상기 데이타버스사이에 서로 병렬로 연결하여서 구성된 것이 특징인 시리얼 억세스 메모리 제어 회로.
  8. 제 6항 또는 7항에 있어서, 상기 다단 임피턴스 조절 수단은, 제1 및 제2 모스 트랜지스터 두개를 병렬로 연결하여 전원과 상기 레지스터사이에 연결하고, 제 1 모스트랜지스터의 게이트에는 데이타 전송 시점에 하이 임피턴스를 만들기 위한 제어신호를 연결하고, 제 2 모스트랜지스터의 게이트에는 고정된 전위의 전압을 연결하여 구성시킨 것이 특징인 시리얼 억세스 메모리 제어 회로.
  9. 제 8항에 있어서, 상기 제1 및 제2 모스트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 모스트랜지스터의 게이트에 연결하는 고정된 전위의 전압은 접지 전위인 것이 특징인 시리얼 억세스 메모리 제어 회로.
  10. 제 6 항 또는 7 항에 있어서, 상기 다단 임피턴스 조절 수단은, 제1 및 제2 모드 트랜지스터 두개를 병렬로 연결하여 전원과 상기 레지스터사이에 연결하고, 제3 및 제4 모스 트랜지스터 두개를 병렬로 연결하여 상기 레지스터와 접지 전위사이 에 연결하고, 제 1 모스트랜지스터 및 제 3 모스트랜지스터의 각 게이트에는 데이타 전송 시점에 하이 임피턴스를 만들기 위한 제어신호를 연결하고, 제 2 모스트랜지스터 및 제 4 모스트랜지스터의 각 게이트에는 고정된 전위의 전압을 연결하여 구성시킨 것이 특징인 시리얼 억세스 메모리 제어 회로.
  11. 제 10 항에 있어서, 상기 제1 및 제2 모스 트랜지스터는 PMOS 트랜지스터이고, 제3 및 제4모스트랜지스터는 NMOS 트랜지스터이며, 제 2 모스트랜지스터의 게이트에는 접지전위의 전압을 연결하고, 제 4 모스트랜지스터의 게이트에는 전원전압을 연결하여 구성시킨 것이 특징인 시리얼 억세스 메모리 제어 회로.
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