KR0132653B1

KR0132653B1 - 테스트 회로를 갖는 반도체 메모리 장치

Info

Publication number: KR0132653B1
Application number: KR1019940001269A
Authority: KR
Inventors: 요시노리 마쯔이
Original assignee: 세끼모또 타다히로; 닛본덴기가부시끼가이샤
Priority date: 1993-01-25
Filing date: 1994-01-25
Publication date: 1998-04-16
Also published as: EP0617429A2; EP0617429A3; JP2601120B2; EP0617429B1; JPH06223596A; US5444661A; DE69426087T2; DE69426087D1; KR940018985A

Abstract

기술된 반도체 메모리 장치는 제1 노드, 제2 노드, 제1 노드와 전위 라인 사이에 직렬로 접속된 제1 및 제2 트랜지스터, 제1 노드와 전위 라인 사이에 직렬로 접속된 제3 및 제4 트랜지스터, 제2 노드와 전위 라인 사이에 직렬로 접속된 제5 및 제6 트랜지스터, 제2 노드와 전위 라인 사이에 직렬로 접속된 제7 및 제8 트랜지스터를 포함하는 데이터 출력 회로를 갖고 있고, 제1 및 제3 트랜지스터 중 한 트랜지스터는 선택된 메모리 셀로부터 판독된 데이터 신호에 응답하여 구동되며, 제5 및 7 트랜지스터 중 한 트랜지스터는 제2 및 제4 트랜지스터중 한 트랜지스터와 제6 및 제8트랜지스터 중 한 트랜지스터가 턴 온 되는 동안, 정규 모드에서 데이터 신호의 변환된 데이터 신호에 응답하여 구동되고, 제1 및 제3 트랜지스터는 모두 데이터 신호에 응답하여 구동되며, 제5 및 제7 트랜지스터는 모두 제2, 제4, 제6 및 제8 트랜지스터 모두가 턴 온되는 동안에 변환된 데이터 신호에 응답하여 구동된다. 데이터 출력 회로는 제1 및 제2 회로 노드가 서로 다른 논리 레벨을 갖고 있을 때에 제1 및 제2 논리 레벨 중 한 논리 레벨로 출력 단자를 구동시키고, 제1 및 제2 회로 노드가 서로 동일한 논리 레벨을 갖고 있을 때에 고임피던스로 출력 단자를 구동시키는 출력 논리 회로를 더 포함한다.

Description

테스트 회로를 갖는 반도체 메모리 장치

제1도는 종래 기술에 따른 반도체 메모리 장치의 예를 도시하는 회로도.

제2도는 제1도에 도시된 메모리 셀 어레이의 예를 도시하는 회로도.

제3a도 내지 제3c도는 제어 신호를 발생하는 제어 신호 발생기의 한 부분을 도시하는 회로도.

제4도는 제어 신호 발생기의 다른 부분을 도시하는 회로도.

제5도는 제어 신호 발생기의 또 다른 부분을 도시하는 회로도.

제6도는 본 발명의 한 실시예에 따른 반도체 메모리 장치를 도시하는 회로도.

제7도는 제6도에 도시된 다비이스에 사용되는 제어 신호 발생기를 도시하는 회로도.

제8도는 제6도에 도시된 메모리 장치의 정규 판독 동작을 도시하는 타이밍 챠트.

제9도는 제6도에 도시된 메모리의 테스트 동작을 도시하는 타이밍 챠트.

＊ 도면의 주요 부분에 대한 부호의 설명

6 : 메모리 셀 어레이 7, 8 : 전압 보상 회로

9, 50 : 출력 회로 10 : 출력 버퍼

100, 200 : 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 테스트 회로를 갖는 랜덤 억세스 메모리 장치의 데이터 출력 회로를 향상시키기 위한 것이다. 종래에 공지된 바와 같이, 반도체 메모리 장치는 데이터를 도시하는 논리(1 또는 0)을 정확하게 저장하는 메모리 셀 및 선택된 메모리 셀 내/로부터 데이터를 판독 및 기록 하기 위하여 정확하게 동작하는 데이터 판독/기록 회로를 갖는 것이 필요하다. 따라서, 각 메모리 셀 및 데이터 판독/기록 회로의 보정 동작을 보장하기 위하여 메모리 장치를 검사하는 것이 필요하다. 테스트 동작을 용이하게 하기 위하여, 테스트 회로는 일반적으로 메모리 장치 내에 내장된다.

제1도를 참조하면, 종래 메모리 장치(100)은 제1 및 제2 메모리 셀 어레이 (6-1 및 6-2)를 포함한다. 각각의 셀 어레이(6-1 및 6-2)는 제2도에 도시된 바와 같은 회로 구성을 갖는다. 특히, 메모리 셀 어레이(6)은 2쌍의 데이터 입 출력 라인(Ioi,및 Ioj,), 다수의 열 스위치(YSW), 다수의 센서 증폭기(SA) 및 메모리 셀부(MC)를 포함한다. 메모리 셀부(MC)는 다수의 워드 라인(WL), 다수의 비트 라인 쌍(DL 및) 및 워드 및 비트 라인의 교차 중 상이한 하나에 각각 배치된 다수의 메모리 셀을 포함한다. 이 메모리 회로가 종래 기술에 공지되었기 때문에, 상세한 설명은 생략하겠다.

제1도를 참조하면, 메모리 셀 어레이(6)으로부터의 데이터 입 출력 라인 쌍[(Io0,)내지 (Io3,)]은 데이터 증폭기(DR0 내지 DR3)에 각각 접속된다. 데이터 증폭기(DR0 내지 DR3)은 데이터 버스 라인(RWBO 내지 RWB3)에 각각 차례로 접속된다. 출력 회로(9)는 데이터 버스 라인 (RWB)와 출력 단자(DOUT)사이에 접속된다. 또, 도시되지 않았지만, 메모리 장치(100)은 종래 기술에 공지된 바와 같이, 데이터 기록 회로 뿐만 아니라 어드레스 버퍼/디코더 회로를 포함한다.

따라서, 메모리 장치(100)은 정규 동작에서 선택된 하나의 어레이(6)에서 하나의 메모리 셀에 대한 데이터 판독 및 기록 동작을 실행하도록 구성된다. 상술한 바와 같이 이것은 회로 동작을 검사하도록 요구된다. 이러한 목적을 위하여, 테스트 데이터는 선택된 메모리 셀에 기록되어 메모리 셀에 저장된 데이터는 판독된다. 이때에, 테스트 데이터 기록 동작을 차례로 1개의 셀마다 실행되는 경우, 이것은 비교적 긴 시간 주기를 가질 수 있다. 따라서, 메모리 장치(100)은 다수의 메모리 셀이 테스트 동작 모드에서 서로 동시에 동일한 데이터로 선택 및 기록되도록 구성된다. 더욱이, 하나의 출력 단자(DOUT)이 제공되기 때문에, 선택된 2개 이상의 메모리 셀로부터 데이터를 동시에 판독하는 것은 불가능하다. 따라서, 출력 회로(9)는 2개 이상의 선택된 메모리 셀로부터 판독되는 데이터를 비교하는 비교기 회로를 갖고, 비교 결과 데이터는 단자(DOUT)로부터 출력된다. 이 메모리 장치(100)에 있어서, 예를 들면 총 4개의 메모리 셀을 갖는 각각의 셀 어레이(6)에서 2개의 메모리 셀은 테스트 모드에서 동시에 선택된다. 더욱이, 이 메모리 셀 장치(100)은, 예를 들면 총 2개의 메모리 셀은 갖는 각각의 셀 어레이 블록(6)에서 하나의 메모리 셀이 동시에 선택되는 다른 테스트 모드를 지지한다. 다음 설명에 있어서, 전자의 테스트 모드는 제1 테스트 모드라 칭하고, 후자의 테스트 모드는 제2 테스트 모드라 칭한다.

판독 동작으로서 정규 모드가 테스트 신호(및rm bar TE2)(제3도)의 고레벨에 의해 지정될 때, 열 선택 신호(YiNjN, YiTjN, YiNJT 및 YiTJT) 중 하나는 NAND 게이트(G14 내지 G22) 및 인버터(I15내지 I21)을 포함하는 어드레스 디코더 회로(ASG)에 의해 활성 고 레벨을 갖고, 잔류 열 선택 신호는 저 레벨을 갖는다.

그 결과, 데이터 증폭기(DA0 내지 DA3) 중 하나는 대응하는 데이터 라인 쌍(Ioi,rm bar Ioi)에 나타나는 데이터에 반응하 허제132653호 3/9는 대응 고 레벨 열 선택 신호에 의해 작동된다. 그 다음, 작동된 데터 증폭기(DA)는 공급된 데이터를 나타내는 논리(1 또는 0)을 대응하는 데이터 버스(RWB)로 출력된다. 정규 데이터 판독 모드에 있어서, 작동된 데이터 증폭기(DA)데이타에 의해 출력된 데이터는 대응하는 하나의 인버터(I0 내지 I3) 및 작동되거나 전환된 하나의 전송 게이트(TG0내지 TG3)을 경유하는 입력 노드(RD)에 전송되어 NAND 게이트(G24 내지 G27), 인버터(I23 내지 I29) 및 NOR 게이트(G28 및 G29)를 포함하는 스위치 신호 발생기(SSG1)(제5도)에 의해 발생된 스위칭 제어 신호(SW0 내지 SW3)에 의해 제어된다. 또, 선택된 데이터 버스(RWBS)에 대한 데이터는 스위칭 신호(SW0 내지 SW3)에 의해 제어된 대응하는 하나의 전송 게이트(TG4 내지 TG7)를 경유하여 입력 노드(rm bar RD)에 전송된다. 입력 노드(및 RD)는 NAND게이트(G7)의 출력 단부에 공통으로 접속된 다른 입력 단부를 갖는 NOR 게이트(G8 및 G9)의 한 입력단부에 각각 접속된다. 이 게이트(G7)은 데이터 단자(DOUT)를 구동하는 타이밍에서 저 레벨을 출력한다. 작동된 데이터 증폭기(DA)에 의해 출력된 데이터가 고 레벨을 갖는다고 가정하면, 입력 노드(RD 및 RD)는 P채널 MOS 트랜지스터(TO1)을 턴온시키고, N 채널 MOS 트랜지스터(TO2)을 턴오프시키도록 각각 저 레벨 및 고 레벨로 변화시킨다. 따라서, 출력 단자(DOUT)는 고 레벨로 구동된다.

정규 데이터 기록 모드에 있어서, 양 트랜지스터(TO1 및 TO2)는 출력 단자(DOUT)를 고 레벨 임피던스로 되도록 비도전 상태로 유지된다. 반면에, 데이터 기록 회로(도시하지 않음)는 기록 데이터가 메모리 셀의 선택된 하나로 작동된다.

테스트 신호()가 고 레벨로 유지되는 반면 테스트 신호()이 활성 저레벨로 변할 때, 제1 테스트 모드가 지정된다. 이 모드에 있어서, 4개의 메모리 셀은 상술한 바와 같이 선택되고, 테스트 데이터는 여기에 처음 저장된다. 그 다음, 장치는 판독 모드로 되어, 테스트 데이터는 여기에 처음 저장된다. 그 다음, 장치는 판독 모드로 되어, 모든 선택 신호(YiNjN, YiTjN, YiNJT 및 YiTJT)가 고 레벨로 되기 때문에, 모든 데이터 증폭기(DA0 내지 DA3)이 작동된다. 이 때에, 전송 게이트(TG0 내지 TG7 및 TG10 및 TG13)은 폐쇄되고, 트랜스퍼 게이트(TG8 및 TG9)는 개방된다. 따라서, 선택된 메모리 셀로부터 판독되고, 데이터 증폭기(DA)를 통해 데이터 버스(RWB)에 전송된 각각의 데이터는 출력이 노드(RD 및)로 차례로 전송된 NOR게이트(G1) 및 NAND 게이트(G2)에 공급된다. 선택된 4개의 메모리 셀이 1의 테스트 데이터를 정확하게 저장하고, 데이터 판독 회로를 동일한 방법으로 정확하게 판독할 때, 단지 트랜지스터(TO1)은 출력 단자(DOUT)를 고 레벨로 구동하도록 턴 온된다. 테스트 데이터가 0으로 되는 경우에 있어서, 트랜지스터(TO2)는 단자(DOUT)를 저 레벨로 구동하도록 턴 온된다. 그러나, 회로 동작에서 소정의 결함부는 나머지 데이터로부터 상이한 데이터를 적어도 하나의 데이터 버스(RWB)에 전송하기 위하여 존재할 경우, 게이트(G1)은 저 레벨로 출력되지만, 게이트(G2)는 고 레벨을 출력한다. 이러한 이유로 인해, 양 트랜지스터(TO1 및 TO2)는 출력 단자(DOUT)를 고 임피던스 상태가 되도록 비도전 상태로 유지된다. 따라서, 4개의 테스트 비트 데이터는 장치(100)에서 서로 비교되고, 비교 결과 데이터는 논리(1 또는 0)또는 고 임피던스 상태로 단자(DOUT)로부터 출력된다.

제2 테스트 모드는 테스트 신호()의 저 레벨 및 테스트 신호()의 고 레벨로 지정된다. 2개의 데이터 증폭기(DA1 및 DA3의 DA0 및 DA2)는 제3도에 도시된 어드레스 신호(YPiT)로 작동된다. 어드레스 신호(YPiT)가 고 레벨일 때, 데이터 증폭기(DA0 및 DA2)는 열 어드레스 신호(YiNjN 및 YiNJT)로 작동한다. 반면에 어드레스 신호(YPiT)가 저 레벨일 경우에, 데이터 증폭기(DA1 및 DA3)은 작동된다. 제1 테스트 모드에 대해 설명된 바와 같은 동일 방법에 있어서, 선택된 2개의 메모리 셀로부터 판독된 2개의 비트 데이터는 비교 결과 데이터를 출력하기 위하여 게이트(G3 내지 G6 및 G8 및 G9)을 사용함으로써 출력 회로(9)에서 비교된다.

상술한 바와 같이 테스트 모드의 억세스 경로는 정규 모드의 억세스 경로와 상이하다. 이러한 이유로 인해, 판독 억세스 시간용 억세스 검색은 데이터 판독/기록 동작 테스트를 동시에 갖는 테스트 모드로 실행할 수 없다. 더욱이, 2개 또는 4개의 비트 데이터와 다른 데이터 판독/기록 동작 테스트가 요구될 때, 이들의 다른 회로는 전체가 복잡한 회로 구조를 갖게 된다.

본 발명은 목적은 향상된 데이터 출력 회로를 갖는 반도체 메모리 장치를 제공하기 위한 것이다. 본 발명의 다른 목적은 데이터 판독/기록 동작 검색과 동시에, 억세스 검색을 수행할 수 있도록 구성된 테스트 회로를 갖는 반도체 메모리를 제공하기 위한 것이다.

본 발명에 따른 반도체 메모리 장치는 제1 및 제2 노드, 제1 노드와 전위 라인 사이에 직렬로 접속된 제1 및 제2 트랜지스터, 제1 노드와 전위 라인 사이에 직렬로 접속된 제3 및 제4트랜지스터, 제2 노드 및 전위 라인에 직렬로 접속된 제5 및 제6 트랜지스터, 제2 노드 및 전위 라인에 직렬로 접속된 제7 및 제8 트랜지스터, 및 출력 단자를 제1 및 제2 노드가 논리 레벨과 서로 상이할 때 제1 및 제2 논리 레벨 중 하나로 구동시키고 제1 및 제2 노드가 논리 레벨과 서로 동일할 때 고 임피던스로 구동시키기 위한 제1 및 제2 노드에 결합된 출력 논리 회로를 포함하는 출력 회로를 갖는 것을 특징으로 한다. 제1 및 제3 트랜지스터에는 데이터 신호가 공급되고, 제5 및 제7 트랜지스터에는 트랜지스터 중 하나 및 제6 및 제8 트랜지스터 중 하나가 턴 온되는 반면에, 제2, 제4, 제8 트랜지스터는 테스트 모드에서 턴 온된다.

이하, 본 발명을 첨부 도면들을 참조하여 상세히 설명하겠다.

제6도를 참조하면, 제1도에 도시된 것과 동일한 구성은 설명을 생략하기 위하여 동일 참조 번호로 표시되는 본 발명의 실시예에 따른 반도체 메모리 장치(200)이 도시된다. 메모리 장치(200)은 출력 회로(50)에서 제1도의 장치와 상이하다. 특히, 출력 회로(50)은 한쌍의 회로 노드(RD 및)를 포함한다. N 채널 NOS 트랜지스터(TNSWi 및 TNi)(i는 0, 1, 2 및 3이다)로 각각 이루어지 4개의 직렬 접속 회로는 노드(RD)와 접지 단자 사이에 병렬로 접속된다. 트랜지스터(TNSW0 내지 TNSW3)에는 각각 스위칭 신호(SW0 내지 SW3)이 공급되고, 트랜지스터(TN0 내지 TN3)에는 인버터(I0 내지 I3)을 통해 각각 데이터 버스 라인(RWB0 내지 RWB3)상에 나타나는 데이터 신호가 공급된다. 유사하게, 4개의 직렬 접속 회로는 N채널 MOS 트랜지스터(TTSWi 및 TTi)(i는 0, 1, 2 및 3이다)로 각각 이루어진 노드()와 접지 단자 사이에 병렬로 접속된다. 트랜지스터(TTSW0 내지 TTSW3)에는 각각 스위칭 신호(SW0 내지 SW3)이 공급되고, 트랜지스터(TT0 내지 TT3)에는 각각 데이터 버스 라인(RWB0 내지 RWB3)상에 나타나는 데이터 신호가 공급된다. 더욱이, 예비 충전 신호(OR)이 공급된 예비 충전 트랜지스터(TP1 및 GP2) 및 플립 플롭 구조의 전압 보상 회로(7 및 8)은 노드(RD 및 RD)에 접속된다. 더욱이, 출력 회로(50)은 노드()에 접속되고, 도시된 바와 같이 접속된 2개의 NOR 게이트(G10 및 G11) 및 2개의 NAND 게이트(G12 및 G13)을 갖는 출력 버퍼(10)을 포함한다. 출력 버퍼(10)은 인버터(130)을 통해 출력 엔에이블 신호(OE)에 의해 제어된다.

제7도를 참조하면, 스위칭 신호(SW0 내지 SW3)은 도시된 바와 같이 접속된 NAND 게이트(G30 내지 G33) 및 인버터(131 내지 134)로 이루어진 신호 발생기(SSG2)에 의해 발생된다. 예비 충전 신호는 어드레스가 변할 때 고 레벨을 갖는 어드레스 전이 검출 신호()로 발생된다. 다른 신호(YiNin-YiTjT)는 제3도 내지 제5도에 도시된 회로에 의해 발생된다.

제6도를 참조하여, 정규 모드 및 테스트 모드에서의 동작을 후술하겠다. 정규 모드에서의 동작의 설명은 제8도를 참조하여 기술될 것이다. 이 모드에 있어서, 2개의 메로리 셀은 각 셀 어레이(6-1 및 6-2)에서 선택되고, 각각 이들의 판독된 데이터는 데이터 입·출력 라인(I00 내지 I03)을 통해 데이터 증폭기(DA0 내지 DA3)에 공급된다. 데이터 증폭기(DA0 내지 DA3)중 하나는 이 모드에서 열 선택 신호(YiNjN, YiTjN, YiNJT 및 YiTJT)에 의해 작동한다. 작동된 데이터 증폭기는 이들에 공급된 데이터 신호를 증폭하고, 이들에 응답하여 대응 데이터 버스(RWB)를 구동한다. 이 설명에 있어서, 어드레스에서는 어드레스 신호(YPiT)를 고 레벨에서 저 레벨로 변화시킴으로써, 어드레스 변화 검출신호( R)를 고레벨에서 저레벨로 변화시키고, 열 선택신호(YiNjN)를 고 레벨에서 저 레벨로 변화시킨다. 따라서, 데이터 증폭기(DA0)은 작동되고, 데이터 버스(RWB1)은 선택된 메모리 셀로부터 데이터에 의해 고 레벨에서 저 레벨로 변하게 된다.

반면에, 노드(RD 및)를 예비 충전하는 트랜지스터(TP1 및 TP2)는 고 레벨을 갖는 어드레스 변화 검출 신호(øR)에 의해 비도전으로 된다. 레벨 보상회로(7 및 8)은 입력 노드(RD 및)에서 레벨을 일시적으로 유지한다. 트랜지스터(TP1 및 TP2)가 턴 오프된 후, 스위칭 신호(SW0 내지 SW3) 중 하나는 어드레스 변화 검출 신호(rm bar R) 및 스위칭 신호 발생기(SSG2)로부터 열 어드레스 신호(YiNjN, YiTjN, YiNJT 및 YiTJT)에 의한 활성 레벨을 갖는다. 본 설명에 있어서, 스위칭 신호(SW1)은 활성 고 레벨로 되고, 나머지 스위칭 신호(SW0, SW2 및 SW3)은 저 레벨로 된다. 그 결과, 트랜지스터(TTSW1 및 TNSW1)은 턴 온된다. 또한, 트랜지스터(TT1)은 데이타버스(RWBO)을 나타내는 고레벨 데이타 신호에 의해 턴 온된다. 반면에, 트랜지스터(TN1) 은 인버터(I1)에 의해 비도전 상태로 된다. 따라서, 입력 노드(RD)는 트랜지스터(TN1) 및 스위칭 트랜지스터(TNSW1)에 의해 저 레벨로 방전되고, 입력 노드(RD)는 고 레벨로 유지된다. 출력 작동 신호(OE)에 의해 작동된 출력 버퍼(10)은 출력 단자(DOUT)를 각각 고 레벨 및 저 레벨로 게이트 트랜지스터(TO1 및 TO2)을 인가시킴으로써, 고 레벨로 구동된다. 버스(RWB1)의 데이터 신호가 저 레벨을 가질 때, 입력 노드(RD 및)는 각각 고 레벨 및 저 레벨이므로, 출력 단자(DOUT)는 저 레벨로 구동된다.

신호(OR)이 저 레벨로 변할 때, 트랜지스터(TNSW0 내지 TNSW3 및 TTSW0 내지 TTSW3)은 턴 오프되고, 예비 충전 트랜지스터(TP1 및 TP2)는 턴 온된다. 따라서, 노드(RD 및)출력 단자(DOUT)를 임피던스 상태로 되도록 고 변화시킨다. 다음에, 테스트 모드 동작은 제9도를 참조하여 후술하겠다. 테스트 신호(rm bar TE1)이 저 레벨로 변할 때, 제1 테스트 모드는 4개의 메모리 셀을 검사하기 위하여 지정된다. 따라서, 모든 열 선택 신호(YiNjN, YiTjN, YiNJT 및 YiTJT)는 고 레벨로 된다. 그 결과, 모든 데이터 증폭기(DA0 내지 DA3)은 선택된 메모리 셀로부터 판독되는 데이터에 대해 데이터 버스(RWB0 내지 RWB3)을 구동하도록 작동된다. 따라서, 데이터 버스 라인(RWB)에 나타내는 데이터 신호는 트랜지스터(TT0 내지 TT3) 및 인버터(111 내지 114)를 경유하여 트랜지스터(TN0 내지 TN3)에 각각 공급된다. 어드레스 변화 검출 신호()이 고 레벨로 될 때, 스위칭 트랜지스터(TNSW0 내지 TNSW3 및 TTSW0 내지 TTSW3)은 스위칭 신호 발생기(SSG2) 로부터의 신호에 의해 턴 온된다. 데이터 버스(RWB0 내지 RWB3)의 모든 데이터 신호가 고 레벨이라고 가정하면, 입력 노드()는 트랜지스터(TT0내지 TT3)에 의해 저레벨로 방전되고, 입력 노드(RD)는 고 레벨로 유지되어 출력 단자(DOUT)가 고 레벨로 구동된다. 반면에, 데이터 버스의 모든 데이터 신호가 저 레벨일 때, 입력 노드(RD)는 트랜지스터(TN0 내지 TN3)에 의해 저 레벨로 방전되고, 입력 노드(RD)는 고 레벨로 유지된다. 따라서, 출력 단자(DOUT)는 저 레벨로 구동된다.

대응 데이터 버스(RWB)의 신호 중 최소한 하나가 메모리 셀 및/또는 판독/기록 회로의 결함으로 인해 나머지 데이터 신호와 상이할 경우, 트랜지스터(TT0 내지 TT3)의 최소한 하나는 턴 온되고, 또한 트랜지스터(TN0 내지 TN3)의 최소한 하나는 턴 온된다. 따라서, 양 입력 노드(RD 및 RD)는 저 레벨로 방전된다. 양 NAND 게이트(G12 및 G13) 은 저 레벨로 출력된다. 결과적으로, 출력 단자(DOUT)는 고 임피던스 상태로 된다.

제2 테스트 모드는 고 레벨에서 테스트 신호()을 유지하는 동안, 테스트 신호(TE2)의 저 레벨로 지정된다. 이 모드에 있어서, 데이터 증폭기(DA0 및 DA2) 또는 데이터 증폭기(DA1 및 DA3)은 어드레스 신호(YPiT)의 레벨에 따라 작동된다. 데이터 증폭기(DA0 및 DA2)가 작동된다고 가정하면, 단지 스위칭 신호(SW0 및 SW0)은 활성 고 레벨을 갖는다. 따라서, 출력 단자(DOUT)는 고 레벨 또는 저 레벨로 구동되거나, 2개의 데이터 신호의 레벨에 따라 고 임피던스 상태로 된다. 상술한 바와 같이,제6도에 도시된 메모리 장치(200)은 정규 모드 동작 뿐만 아니라 제1 및 제2 테스트 동작을 실행한다. 더욱이, 제1 또는 제2 동작 중 하나에 있어서, 데이터 전파 경로는 정규 동작의 정규 동작의 전파 경로와 동일하다. 따라서, 판독 억세스 시간 검색은 제1 및/또는 제2 테스트 모드 동작과 동시에 획득된다. 더욱이 2비트 또는 4비트 테스트보다 다른 테스트 동작이 요구될 때, 단지 이러한 회로 변경은 직렬 접속 회로가 각 노드(RD 및 RD)와 접지 단자 사이에 접속되는 것을 필요로 한다. 본 발명은 양호한 실시예에 대해 상세히 설명되었지만, 본 분야에 숙련된 기술자들이라면 본 발명의 범위를 벗어나지 않고서 양호한 실시예를 여러가지로 변형 및 변경시킬 수 있다. 그러므로, 본 발명은 첨부된 특허 청구의 범위 내에서만 제한한다.

Claims

행과 열로 배열된 다수의 메모리 셀을 포함하는 메모리 셀 어레이, 제1 및 제2 데이터 버스 라인, 정규 모드에서 상기 메모리 셀 어레이에 상기 제1 및 제2 데이터 버스 라인 중 하나를 결합시키고, 테스트 모드에서 상기 메모리 셀 어레이에 상기 제1 및 제2 데이터 버스 라인 중 하나를 결합시키기 위한 수단, 출력 단자, 및 상기 제1 및 제2 데이터 버스 라인과 상기 출력 단자에 결합된 출력 회로를 포함하고, 상기 출력 회로가 제1 및 제2 회로 노드, 상기 제1 회로 노드와 제1 전위 라인 사이에 직렬로 접속된 제1 및 제2 트랜지스터, 상기 제1 회로 노드와 상기 제1 전위 라인 사이에 직렬로 접속된 제3 및 제4 트랜지스터, 상기 제2 회로 노드와 상기 제1 전위 라인 사이에 직렬로 접속된 제5 및 제6 트랜지스터, 상기 제2회로 노드와 상기 제1 전위 라인 사이에 직렬로 접속된 제7 및 제8 트랜지스터, 상기 제1 및 제2 버스 라인에 대한 신호 레벨에 응답하여 각각 상기 제1 및 제3 트랜지스터를 구3동시키기 위한 수단, 상기 신호 레벨의 변환된 신호 레벨에 응답하여 각각 상기 제5 제7 트랜지스터를 구동시키기 위한 수단, 상기 정규 모드에서 상기 제2 및 제4 트랜지스터 중의 하나와 상기 제6 및 제8 트랜지스터 중의 하나를 턴 온시키고, 상기 테스트 모드에서 상기 제2, 제4, 제6 및 제8 트랜지스터 모두를 턴 온시키기 위한 수단, 및 상기 제1 및 제2 회로 노드가 서로 상이한 논리 레벨을 가질 때에 제1 및 제2 논리 레벨 중의 하나로 상기 출력 단자를 구동시키며, 상기 제1 및 제2 회로 노드가 서로 동일한 논리 레벨을 가질 때에 고 임피던스 상태로 상기 출력 단자를 구동시키기 위한 출력 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 출력 수단은 상기 출력 단자와 상기 제1 전위 라인 사이에 접속된 제9 트랜지스터, 상기 출력 단자와 제2 전위 라인 사이에 접속된 제10 트랜지스터, 상기 제1 및 제2 회로 노드가 각각 상기 제1 및 제2 논리 레벨을 가질 때에 상기 제1 트랜지스터를 턴 온시키고, 상기 제1 및 제2 회로 노드가 서로 동일한 논리 레1벨을 가질 때에 상기 제1 트랜지스터를 턴 오프시키기 위한 제1 게이트 회로 및 상기 제1 및 제2 회로 노드가 각각 상기 제2 및 제1 논리 레벨을 가질 때에 상기 제2 트랜지스터를 턴 온시키고, 상기 제1 및 제2 회로 노드가 서로 동일한 논리 레벨을 가질 때에 상기 제1 및 제2 트랜지스터를 턴 오프시키기 위한 제2 게이트 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
다수의 메모리 셀을 포함하는 메모리 셀을 포함하는 셀 어레이, 제1 및 제2 회로 노드, 제1 전위 라인, 상기 제1 회로 노드와 상기 제1 전위 라인 사이에서 서로 병렬로 접속된 다수의 제1 회로, 상기 제2 회로 노드와 상기 제1 전위 라인 사이에서 서로 병렬로 접속된 다수의 제2 회로, 정규 모드에서 상기 메모리 셀 중 선택된 메모리 셀로부터의 데이터를 판독하기 위해 상기 메모리 셀 중 한 메모리 셀을 선택하고, 테스트 모드에서 상기 메모리 셀 중 선택된 2개 이상의 메모리 셀로부터의 데이터를 판독하기 위해 상기 메모리 셀 중 2개 이상의 메모리 셀을 선택하기 위한 수단, 및 상기 제1 및 제2 회로 노드에 결합되고, 상기 제1 및 제2 회로 노드가 서로 상이한 논리 레벨을 가질 때에 상기 제1 및 제2 레벨 중 한 레벨을 갖는 출력 데이터 신호를 출력시키며, 상기 제1 및 제2 회로 노드가 서로 동일한 논리 레벨을 갖고 있을 때에 고 임피던스를 공급하기 위한 수단을 포함하고, 상기 제1 회로 중 한 회로는 상기 메모리 셀 중 상기 선택된 메모리 셀로부터의 데이터에 응답하여 상기 제1 회로 노드를 구동시키도록 작동되며, 상기 제2 회로 중 한 회로는 상기 정규 모드에서상기 메모리 셀 중 상기 선택된 메모리 셀로부터의 데이터의 변환된 데이터에 응답하여 상기 제2 회로 노드를 구동시키도록 작동되고, 상기 제1 회로 중 2개 이상의 회로는 상기 메모리 셀 중 상기 선택된 2개 이상의 메모리 셀로부터의 데이터에 응답하여 상기 제1 회로 노드를 구동시키도록 작동되며, 상기 제2 회로 중 2개 이상의 회로는 상기 메모리 셀 중 상기 선택된 2개 이상의 메모리 셀로부터의 데이터의 변환된 데이터에 응답하여 상기 제2 회로 노드를 구동시키도록 작동되는 것을 특징으로 하는 반도체 메모리 장치.