KR940018985A - 테스트 회로를 갖는 반도체 메모리 장치(Semiconductor Memory Device Having Test Circuit) - Google Patents

테스트 회로를 갖는 반도체 메모리 장치(Semiconductor Memory Device Having Test Circuit) Download PDF

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KR940018985A
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요시노리 마쯔이
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세끼모또 타다히로
닛본데기 사부시끼가이샤(Nec Corporation)
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

기술된 반도체 메모리 장치는 제1노드, 제2노드, 제1노드와 전위라인 사이에 직렬로 접속된 제1및 제2트랜지스터, 제1노드와 전위 라인사이에 직렬로 접속된 제3및 제4트랜지스터, 제2노드와 전위 라인사이에 직렬로 접속된 제5및 제6트랜지스터, 제2노드와 전위 라인사이에 직렬로 접속된 제7및 제8트랜지스터를 포함하는 데이타 출력회로를 갖고 있고, 제1및 제3트랜지스터 중 한 트랜지스터를 포함하는 데이타 출력회로를 갖고 있고 제1및 제3 트랜지스터 중 한 트랜지스터는 선택된 메모리 셀로부터 판독된 데이타 신호에 응답하여 구동되며, 제5및 제7트랜지스터 중 한 트랜지스터는 제2및 제4트랜지스터중 한 트랜지스터와 제6및 제8트랜지스터 중 한 트랜지스터가 턴 온되는 동안, 정규 모드에서 데이타 신호의 변환된 데이타 신호에 응답하여 구동되고, 제1및 제3트랜지스터는 모두 데이타 신호에 응답하여 구동되며, 제5및 제7트랜지스터는 모두 제2, 제4, 제6 및 제8트랜지스터 모두가 턴 온되는 동안 변환된 데이타 신호에 응답하여 구동된다, 데이타 출력회로는 제1및 제2회로 노드가 서로 다른 논리 레벨을 갖고 있을 때에 제1및 제2논리 레벨 중 한 노리 레벨로 출력 단자를 구동시키고, 제1및 제2회로노드가 서로 동일한 논리 레벨을 갖고 있을 때에 고임피던스로 출력단자를 구동시키는 출력논리회로를 더 포함한다.

Description

테스트 회로를 갖는 반도체 메모리 장치(Semiconductor Momory Device Having Test Circuit)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 6도는 본 발명의 한 실시예에 따른 반도체 메모리 장치를 도시하는 회로도.

Claims (3)

  1. 행과 열로 배열된 다수의 메모리 셀을 포함하는 메모리 셀 어레이, 제1및 제2데이타 버스라인, 정규 모드에서 상기 메모리 셀 어레이에 상기 제1 및 제2데이터 버스 라인중 하나를 결합시키고, 테스트 모드에서 상기 메모리 셀 어레이에 상기 제1 및 제2데이타 버스 라인중 하나를 결합시키기 위한 수단, 출력단자, 및 상기 제1 및 제2데이타 버스라인과 상기 출력단자에 결합된 출력회로를 포함하고, 상기 출력회로가 제1및 제2회로 노드, 상기 제1회로 노드와 제1전위 라인사이에 직렬로 접속된 제1및 제2트랜지스터 , 상기 제1회로 노드와 상기 제1전위 라인사이에 직렬로 접속된 제3및 제4트랜지스터 , 상기 제2회로 노드와 상기 제1전위 라인사이에 직렬로 접속된제5및 제6트랜지스터 , 상기 제2회로 노드와 상기 제1전위 라인사이에 직렬로 접속된 제7및 제8트랜지스터 , 상기 제1및 제2버스 라인에 대한 신호 레벨에 응답하여 각각 상기 제1및 제3 트랜지스터를 구동시키기 위한 수단, 상기신호 레벨의 변환된 신호 레벨에 응답하여 각각 상기 제5 및 제7 트랜지스터를 구동시키기 위한 수단, 상기 정규 모드에서 상기 제2 및 제4트랜지스터 중의 하나와 상기 제6및 제8 트랜지스터 중의 하나를 턴온 시키고, 상기 테스트 모드에서 제2, 제4, 제6 및 제8트랜지스터 모두를 턴 온시키기 위한 수단, 및 상기 제1및 제2회로 노드와 상기 출력 단자에 결합되고, 상기 제1및 제2회로 노드가 서로 상이한 논리 레벨을 가질 때에 제1및 제2논리 레벨을 중의 하나로 상기 출력단자를 구동시키며 , 상기 제1및 제2회로 노드가 서로 동일한 논리 레벨을 가질때에 고임피던스 상태로 상기 출력단자를 구동시키기 위한 출력수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 출력수단은 상기 출력단자와 상기 제1전위 라인 사이에 접속된 제9트랜지스터, 상기 출력단자와 제2전위 라인사이에 접속된 제10트랜지스터, 상기 제1및 제2회로 노드가 각각 상기 제1 및 제2논리레벨을 가질 때에 상기 제1트랜지스터를 턴 온시키고, 상기 제1및 제2회로 노드가 서로 동일한 논리 레벨을 가질때에 상기 제1트랜지스터를 턴 오프시키기 위한 제1게이트 회로 및 상기 제1및 제2회로 노드가 각각 상기 제2및 제1논리 레벨을 가질때에 상기 제2트랜지스터를 턴 온시키고, 상기 제1및 제2회로 노드가 서로 동일한 논리 레벨을 가질때에 상기 제1 및 제2트랜지스터를 턴 오프시키기 위한 제2게이트 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 다수 메모리 셀을 포함하는 메모리 셀 어레이, 제1및 제2회로 노드, 제1전위 라인, 상기 제1회로 노드와 상기 제1전위 라인사이에서 서로 병렬로 접속된 다수의 제2회로, 정규모드에서 상기 메모리 셀중 선택된 메모리 셀로부터의 데이타를 판독하기 위해 상기 메모리 셀 중 한 메모리 셀을 선택하고, 테스트 모드에서 상기 메모리 셀중 선택된 2개 이상의 메모리 셀로부터의 데이타를 판독하기 위해 상기 메모리 셀중 2개이상의 메모리 셀을 선택하기 위한 수단, 상기 제1 및 제2회로 노드에 결합되고, 상기 제1및 제2회로 노드가 서로 상이한 논리 레벨을 가질 때에 상기 제1및 제2회로 노드가 서로 동일한 논리 레벨을 갖고 있을 때에 고 임피던스를 공급하기 위한 수단을 포함하고, 상기 제1회로 중 한 회로는 상기 메모리 셀 중 상기 선택된 메모리 셀로 부터의 데이타에 응답하여 상기 제1회로 노드를 구동시키도록 작동되며, 상기 제2회로 중 한 회로는 상기 정규 모드에서 상기 메모리 셀 중 상기 선택도니 메모리 셀로부터의 데이타의 변환된 데이타에 응답하여 상기 제2회로 노드를 구동시키도록 작동되고, 상기 제1회로 중 2개 이상의 회로는 상기 메모리 셀중 상기 선택된 2개 이상의 메모리 셀로부터의 데이타에 응답하여 상기 제1회로 노드를 구동시키도록 작동되며, 상기 제2회로 중 2개 이상의 회로는 상기 메모리 셀 중 상기 선택된 2개 이상의 메모리 셀로부터의 데이타의 변환된 데이타에 응답하여 상기 제2회로 노드를 구동시키도록 작동되는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940001269A 1993-01-25 1994-01-25 테스트 회로를 갖는 반도체 메모리 장치 KR0132653B1 (ko)

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